JP2014096547A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】複数の半導体チップが搭載されてなる半導体装置の厚みを薄くする手段を提供する。
【解決手段】半導体チップ１０のパッド電極１４が再配線層３０の一方の表面に接続され、半導体チップ２０のバンプ電極２９が再配線層３０の他方の表面に接続されている。リジッドな配線基板を用いることなく２つの半導体チップ１０，２０を同じ再配線層にフリップチップ実装していることから、従来に比べて全体の厚みを非常に薄くすることができる。これにより、低背化の要求を満たすことが可能となる。
【選択図】図１

Description

本発明は半導体装置及びその製造方法に関し、特に、フリップチップ実装された複数の半導体チップを備える半導体装置及びその製造方法に関する。
近年、リジッドな配線基板上に複数の半導体チップがフリップチップ実装されてなる半導体装置が提案されている。例えば、特許文献１には、配線基板の両面にそれぞれ半導体チップをフリップチップ実装したタイプの半導体装置が開示されている。このように、配線基板の両面にそれぞれ半導体チップをフリップチップ実装すれば、より高密度なパッケージングが可能となる。また、半導体チップがフリップチップ実装されてなる半導体装置ではないが、特許文献２には、配線基板の両面にそれぞれ半導体チップを実装するとともにこれら半導体チップを封止樹脂で覆い、封止樹脂を貫通して設けられたスルーホール導体を介して配線基板と外部端子とを接続する構造が開示されている。
特開２００６−２１０５６６号公報 特開２０１０−１０３３４８号公報
近年、携帯型電子機器などに用いられる半導体装置に対しては、低背化の要求が非常に強くなっている。しかしながら、特許文献１，２に記載された半導体装置ではリジッドな配線基板を用いていることから、全体の厚みを薄くすることが困難であるという問題があった。
本発明による半導体装置は、複数の第１の電極が露出する主面を有する第１の半導体チップと、前記第１の半導体チップの前記主面上に形成され、前記複数の第１の電極に接続された再配線層と、前記再配線層を覆う絶縁層と、複数の第２の電極が露出する主面が、前記第１の半導体チップの前記主面と向かい合うよう、前記絶縁層上にフリップチップ実装された第２の半導体チップと、を備え、前記複数の第２の電極は、前記絶縁層に設けられた開口部を介して前記再配線層に接続されていることを特徴とする。
本発明による半導体装置の製造方法は、絶縁層の一方の表面上に再配線層を形成する工程と、複数の第１の電極が露出する主面を有する第１の半導体チップを、前記複数の第１の電極が前記再配線層に接続されるよう、前記再配線層上にフリップチップ実装する工程と、前記第１の半導体チップ及び前記再配線層を第１の封止体によって封止する工程と、前記第１の半導体チップ及び前記再配線層が前記第１の封止体によって封止された状態で、前記絶縁層の他方の表面側から前記絶縁層に開口部を形成することにより、前記再配線層の一部を露出させる工程と、複数の第２の電極が露出する主面を有する第２の半導体チップを、前記複数の第２の電極が前記開口部を介して前記再配線層に接続されるよう、前記絶縁層の前記他方の裏面上にフリップチップ実装する工程と、を備えることを特徴とする。
本発明によれば、リジッドな配線基板を用いることなく２つの半導体チップを同じ再配線層にフリップチップ実装していることから、従来に比べて全体の厚みを非常に薄くすることができる。これにより、低背化の要求を満たすことが可能となる。
本発明の第１の実施形態による半導体装置１００の構成を示す断面図である。 半導体装置１００を用いたＰｏＰ構造を有する半導体装置の構成を示す断面図である。 （ａ）は半導体チップ１０，２０のパッドレイアウトの好ましい第１の例を示す模式的な平面図であり、（ｂ）は半導体チップ１０，２０を重ねた場合のパッド電極１４，２４の位置関係を説明するための図である。 （ａ）は半導体チップ１０，２０のパッドレイアウトの好ましい第２の例を示す模式的な平面図であり、（ｂ）は半導体チップ１０，２０を重ねた場合のパッド電極１４，２４の位置関係を説明するための図である。 （ａ）は半導体チップ１０，２０のパッドレイアウトの好ましい第３の例を示す模式的な平面図であり、（ｂ）は半導体チップ１０，２０を重ねた場合のパッド電極１４，２４の位置関係を説明するための図である。 （ａ）は半導体チップ１０，２０のパッドレイアウトの好ましい第４の例を示す模式的な平面図であり、（ｂ）は半導体チップ１０，２０を重ねた場合のパッド電極１４，２４の位置関係を説明するための図である。 （ａ）は半導体チップ１０，２０のパッドレイアウトの好ましい第５の例を示す模式的な平面図であり、（ｂ）は半導体チップ１０，２０を重ねた場合のパッド電極１４，２４の位置関係を説明するための図である。 半導体装置１００の製造方法を説明するための工程図である。 半導体装置１００の製造方法を説明するための工程図である。 半導体装置１００の製造方法を説明するための工程図である。 半導体装置１００の製造方法を説明するための工程図である。 半導体装置１００の製造方法を説明するための工程図である。 半導体装置１００の製造方法を説明するための工程図である。 半導体装置１００の製造方法を説明するための工程図である。 半導体装置１００の製造方法を説明するための工程図である。 半導体装置１００の製造方法を説明するための工程図である。 半導体装置１００の製造方法を説明するための工程図である。 半導体装置１００の製造方法を説明するための工程図である。 本発明の第２の実施形態による半導体装置２００の構成を示す断面図である。 半導体装置２００を用いたＰｏＰ構造を有する半導体装置の構成を示す断面図である。 半導体装置２００の製造方法を説明するための工程図である。 半導体装置２００の製造方法を説明するための工程図である。 半導体装置２００の製造方法を説明するための工程図である。 半導体装置２００の製造方法を説明するための工程図である。 半導体装置２００の製造方法を説明するための工程図である。 半導体装置２００の製造方法を説明するための工程図である。 半導体装置２００の別の製造方法を説明するための工程図である。 半導体装置２００の別の製造方法を説明するための工程図である。 半導体装置２００の別の製造方法を説明するための工程図である。 半導体装置２００の別の製造方法を説明するための工程図である。 半導体装置２００の別の製造方法を説明するための工程図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の第１の実施形態による半導体装置１００の構成を示す断面図である。
図１に示すように、本実施形態による半導体装置１００は、２つの半導体チップ１０，２０を備えている。特に限定されるものではないが、本実施形態では半導体チップ１０，２０がＤＲＡＭ（Dynamic Random Access Memory）であり、互いに同じ形状、回路構成及び同じパッド配置を有している。但し、本発明がこれに限定されるものではなく、半導体チップ１０，２０がフラッシュメモリなど他の種類のメモリチップであっても構わないし、半導体チップ１０，２０の一方がメモリチップであり、他方がこれを制御するコントロールチップであっても構わない。
本実施形態による半導体装置１００では、半導体チップ１０の主面１１と半導体チップ２０の主面２１とが互いに向き合うように配置される。ここで、半導体チップ１０，２０の主面１１，２１とは、トランジスタなどの回路素子が形成された素子形成面１２，２２をそれぞれ覆う保護膜１３，２３の表面を指す。素子形成面１２，２２にはそれぞれパッド電極１４，２４が設けられており、保護膜１３，２３にはこれらパッド電極１４，２４を露出させる開口部が設けられている。保護膜１３，２３は、半導体チップ１０，２０の素子形成面１２，２２に水分などが侵入することを防止するための膜であり、その材料としては例えばポリイミドなどが用いられる。
図１においては、パッド電極１４，２４がそれぞれ１個ずつ示されているが、実際には半導体チップ１０，２０にそれぞれ複数のパッド電極１４，２４が設けられている。これらパッド電極１４，２４としては、半導体チップ１０，２０に電源電位を供給するためのパッド電極や、半導体チップ１０，２０に信号を入力し或いは半導体チップ１０，２０から信号を出力するためのパッド電極などが含まれる。
半導体チップ１０の裏面１５及び側面１６は、封止体１７によって覆われている。同様に、半導体チップ２０の裏面２５及び側面２６は、封止体２７によって覆われている。封止体１７，２７は、半導体チップ１０，２０を物理的に保護するための保護体であり、その材料としては例えば熱硬化性樹脂などが用いられる。
図１に示すように、封止体１７の表面は、半導体チップ１０の主面１１と同一平面を構成しており、かる平面上に再配線層３０が設けられている。したがって、再配線層３０の一方の表面（図１における上面）は、封止体１７の表面及び半導体チップ１０の主面１１と密着した状態である。これに対し、封止体２７の表面は、半導体チップ２０の主面２１と同一平面を構成しておらず、両者間には段差が存在する。半導体チップ２０の主面２１上には、ＮＣＦ（Non-Conductive Film）又はアンダーフィル２８が設けられており、ＮＦＣ（又はアンダーフィル）２８の表面と封止体２７の表面が同一平面を構成している。図１に示すように、再配線層３０の他方の表面（図１における下面）は、絶縁層３１で覆われており、この絶縁層３１と封止体２７の表面及びＮＦＣ（又はアンダーフィル）２８が密着している。絶縁層３１は樹脂などからなる薄い層であり、ガラスクロスなどの芯材が含浸されてなるリジッドな配線基板とは異なる。
再配線層３０は、半導体チップ１０のパッド電極１４に接続されるとともに、バンプ電極２９を介して半導体チップ２０のパッド電極２４に接続されている。特に限定されるものではないが、再配線層３０は単層構造であり、したがって再配線層３０のうち、半導体チップ１０のパッド電極１４に接続される部分と、半導体チップ２０のパッド電極２４に接続される部分とは、互いに同じ配線層内に位置している。尚、本発明においては、パッド電極１４，２４及びバンプ電極２９を単に「電極」と総称することがある。
また、封止体２７には複数の貫通孔２７ａが設けられており、これら貫通孔２７ａの内部には銅などからなるメタルポスト３２が充填されている。メタルポスト３２の一端は、再配線層３０に接続されている。また、メタルポスト３２の他端は、封止体２７の表面と同一平面を構成するとともに、それぞれ対応する外部端子３３が接続されている。したがって、外部端子３３はメタルポスト３２及び再配線層３０を介して、半導体チップ１０又は２０に接続される。外部端子３３は例えばハンダからなる。
外部端子３３は、本実施形態による半導体装置１００を外部のデバイスに接続するための端子であり、本実施形態による半導体装置１００をマザーボードやモジュール基板などに直接搭載する場合には、マザーボードやモジュール基板に設けられたランドパターンに接続される。また、本実施形態による半導体装置１００を用いてＰｏＰ（Package on Package）構造を有する半導体装置を構成する場合には、図２に示すように他のパッケージ４０の上面に設けられたランドパターン４１に外部端子３３が接続される。図２に示すパッケージ４０は、リジッドな配線基板４２を用いたパッケージであり、配線基板４２の一方の表面には半導体チップ４４が搭載され、配線基板４２の他方の表面には外部端子４３が設けられている。
図２に示すＰｏＰ構造を有する半導体装置においては、パッケージ４０の表面に他の半導体チップ４４などが設けられていることから、半導体装置１００を搭載すべき表面に凹凸が存在する。このような凹凸の存在する表面に半導体装置１００を搭載する場合には、封止体２７の表面と外部端子３３の先端との高さの差、いわゆるスタンドオフを十分に確保する必要があるが、本実施形態による半導体装置１００では、メタルポスト３２の他端と封止体２７の表面とが同一平面を構成しており、メタルポスト３２の当該他端に外部端子３３が設けられていることから、十分なスタンドオフを確保することができる。これにより、図２に示すようなＰｏＰ構造を容易に得ることが可能となる。また、特許文献１のようにスタンドオフを拡大するために外部端子３３のサイズを大型化する必要がないことから、多数の外部端子３３を狭ピッチで配列することも可能となる。
しかも、本実施形態による半導体装置１００は、再配線層３０の上面側が封止体１７で覆われ、再配線層３０の下面側が封止体２７で覆われているため、再配線層３０から見た上下構造がほぼ対称となる。これにより、温度変化による半導体装置１００の反りが生じにくいという効果を得ることもできる。
以上が本実施形態による半導体装置１００の構造である。このように、本実施形態による半導体装置１００は、リジッドな配線基板を用いることなく、単層構造を有する再配線層３０の両側に半導体チップ１０，２０を配置していることから、全体の厚みを非常に薄くすることが可能となる。次に、本実施形態による半導体装置１００にて用いる半導体チップ１０，２０の好ましいパッドレイアウトについて説明する。
図３（ａ）は半導体チップ１０，２０のパッドレイアウトの好ましい第１の例を示す模式的な平面図であり、図３（ｂ）は半導体チップ１０，２０を重ねた場合のパッド電極１４，２４の位置関係を説明するための図である。
図３（ａ）に示す例では、半導体チップ１０，２０のパッド電極１４，２４が中心線Ｃに対してオフセットした位置にレイアウトされている。本例では、半導体チップ１０，２０が矩形であり、その長辺をＸ方向、短辺をＹ方向とした場合に、Ｘ方向における中心に沿ってＹ方向に伸びる線が中心線Ｃである。このようなパッドレイアウトを有する半導体チップ１０，２０を用いて図１に示した半導体装置１００を構成した場合、図３（ｂ）に示すように、半導体チップ１０と半導体チップ２０は積層方向から見て（つまり半導体チップ１０又は半導体チップ２０の裏面方向から見て）ほぼ完全に重なるように搭載される。この時、パッド電極１４が中心線Ｃから見てＸ方向の一方側に位置し、パッド電極２４が中心線Ｃから見てＸ方向の他方側に位置するよう、半導体チップ１０，２０を搭載すれば、パッド電極１４と再配線層３０との接続位置と、パッド電極２４と再配線層３０との接続位置とを互いに異なる平面位置とすることができる。これにより、半導体チップ１０に接続された再配線層３０上の信号配線と、半導体チップ２０に接続された再配線層３０上の信号配線とを分離することが可能となる。
つまり、本実施形態においては再配線層３０が単層構造であるため、パッド電極１４と再配線層３０との接続位置と、パッド電極２４と再配線層３０との接続位置とが平面視で一致すると、パッド電極１４とパッド電極２４が短絡されてしまう。この場合、半導体チップ１０，２０にそれぞれ異なる信号を入力することができなくなるが、本実施形態のようにオフセットしたパッドレイアウトを有する半導体チップ１０，２０を用いれば、パッド電極１４，２４の位置を平面視でずらすことができるため、単層構造を有する再配線層３０を用いているにも関わらず、半導体チップ１０，２０に個別の信号を入力し、或いは、半導体チップ１０，２０から個別の信号を出力することが可能となる。
図４（ａ）は半導体チップ１０，２０のパッドレイアウトの好ましい第２の例を示す模式的な平面図であり、図４（ｂ）は半導体チップ１０，２０を重ねた場合のパッド電極１４，２４の位置関係を説明するための図である。
図４（ａ）に示す例においても、半導体チップ１０，２０のパッド電極１４，２４が中心線Ｃに対してオフセットした位置にレイアウトされている。但し、図３（ａ）に示した例とは異なり、パッド電極１４，２４がそれぞれ２列に配列されている。そして、一方のパッド列Ｌ１に属するパッド電極１４，２４と他方のパッド列Ｌ２に属するパッド電極１４，２４のＹ座標が互いに半ピッチずれている。
これにより、半導体チップ１０，２０を再配線層３０に接続した場合、図４（ｂ）に示すように、パッド電極１４に接続される配線３０１については中心線Ｃからみて左側に形成し、パッド電極２４に接続される配線３０２については中心線Ｃからみて右側に形成することが可能となり、再配線層３０上における配線レイアウトをシンプルにすることができる。つまり、仮にパッド列Ｌ１に属するパッド電極１４，２４のＹ座標と、パッド列Ｌ２に属するパッド電極１４，２４のＹ座標を半ピッチずらすことなく一致させると、パッド列Ｌ１に属するパッド電極１４，２４に接続すべき配線ついては、パッド列Ｌ２に属するパッド電極１４，２４を避けるように迂回させる必要があり、配線レイアウトがやや複雑化する。これに対し、図４（ａ）に示すパッドレイアウトを有する半導体チップ１０，２０を用いれば、図４（ｂ）に示すように配線３０１，３０２を直線的にレイアウトすることができるため、シンプルな配線レイアウトを実現することが可能となる。
図５（ａ）は半導体チップ１０，２０のパッドレイアウトの好ましい第３の例を示す模式的な平面図であり、図５（ｂ）は半導体チップ１０，２０を重ねた場合のパッド電極１４，２４の位置関係を説明するための図である。
図５（ａ）に示す例では、半導体チップ１０，２０のパッド電極１４，２４が中心線Ｃから見て両側に配置されている。但し、中心線Ｃから見て一方のパッド列Ｌ３に属するパッド電極１４，２４と、中心線Ｃから見て他方のパッド列Ｌ４に属するパッド電極１４，２４のＹ座標は半ピッチずれている。換言すれば、パッド列Ｌ３に属するパッド電極１４，２４は、半導体チップ１０，２０の主面を１８０°回転させた場合に、パッド列Ｌ４に属するパッド電極１４，２４と重なるようレイアウトされている。
これにより、半導体チップ１０，２０を再配線層３０に接続した場合、図５（ｂ）に示すように、中心線Ｃから見て一方のパッド列及び他方のパッド列ともに、パッド電極１４とパッド電極２４が交互に配置されることになる。したがって、第１及び第２の例と同様、半導体チップ１０に接続された再配線層３０上の信号配線と、半導体チップ２０に接続された再配線層３０上の信号配線とを分離することが可能となる。しかも、本例では、半導体チップ１０，２０上におけるパッドレイアウトがオフセットしていないことから、半導体チップ１０，２０の内部において等長配線を容易に実現することができるため、より高い信号特性を得ることが可能となる。
図６（ａ）は半導体チップ１０，２０のパッドレイアウトの好ましい第４の例を示す模式的な平面図であり、図６（ｂ）は半導体チップ１０，２０を重ねた場合のパッド電極１４，２４の位置関係を説明するための図である。
図６（ａ）に示す例では、半導体チップ１０，２０が矩形であり、その長辺をＸ方向、短辺をＹ方向とした場合に、両短辺に沿ってパッド電極１４，２４がＹ方向に配列されている。このようなパッドレイアウトを有する半導体チップ１０，２０を、再配線層３０上において互いに９０°ずらして搭載すれば、図６（ｂ）に示すようにパッド電極１４，２４の平面位置を互いに異ならせることが可能となる。これにより、第１〜第３の例と同様、半導体チップ１０に接続された再配線層３０上の信号配線と、半導体チップ２０に接続された再配線層３０上の信号配線とを分離することが可能となる。本例においても、半導体チップ１０，２０上におけるパッドレイアウトがオフセットしていないことから、より高い信号特性を得ることが可能となる。
図７（ａ）は半導体チップ１０，２０のパッドレイアウトの好ましい第５の例を示す模式的な平面図であり、図７（ｂ）は半導体チップ１０，２０を重ねた場合のパッド電極１４，２４の位置関係を説明するための図である。
図７（ａ）に示す例では、半導体チップ１０，２０が矩形であり、その長辺をＸ方向、短辺をＹ方向とした場合に、両長辺に沿ってパッド電極１４，２４がＸ方向に配列されている。但し、パッド電極１４とパッド電極２４の重なりを防ぐため、各列において一部のパッド電極１４，２４は削除されている。このようなパッドレイアウトを有する半導体チップ１０，２０を、再配線層３０上において互いに９０°ずらして搭載すれば、図７（ｂ）に示すようにパッド電極１４，２４の平面位置を互いに異ならせることが可能となる。図７（ｂ）において、Ｘ方向に延在するパッド電極１４の列と、Ｙ方向に延在するパッド電極２４の列とが交差する箇所には、パッド電極１４，２４が設けられていないことから、交差する箇所におけるパッド電極１４，２４の干渉は生じない。これにより、上述した第４の例と同様の効果を得ることが可能となる。
以上、第１〜第５の例を用いて、パッド電極１４に接続する配線とパッド電極２４に接続する配線とを分離する方法について説明したが、本発明においてこのような分離を行うことは必須でない。例えば、半導体チップ１０と半導体チップ２０が排他的に活性化するよう構成する場合には、チップセレクト信号用の配線などごく一部の配線を除き、大部分の配線については半導体チップ１０と半導体チップ２０に共通接続することができる。このような場合、パッド電極１４に接続する配線とパッド電極２４に接続する配線とを分離する必要はないことから、パッド電極１４，２４の平面位置が重なっても構わない。
次に、本実施形態による半導体装置１００の製造方法について説明する。
図８〜図１８は、本実施形態による半導体装置１００の製造方法を説明するための工程図である。
まず、図８に示すように支持基板５０を用意し、その一方の表面に絶縁層３１及び再配線層３０をこの順に形成する。支持基板５０は、シリコンなどからなるリジッドな基板であり、複数の半導体装置１００を多数個取りできるよう大面積を有している。このため、以下の工程を経ることにより複数の半導体装置１００が同時に作製される。
上述の通り、絶縁層３１は樹脂などからなる薄い層であり、ガラスクロスなどの芯材が含浸されてなるリジッドな配線基板とは異なる。このため、例えば、スピンコート法などを用いて絶縁層３１を形成することができる。再配線層３０については、例えば絶縁層３１の表面の全面に導電膜を形成した後、これをパターニングすることにより形成することができる。一例として、スパッタリング法によって絶縁層３１の全面に金属からなる薄いシード層を形成した後、レジストのコーティング及びパターニングを行い、シード層に対して電解めっきを施す。その後、レジストを除去し、シード層をエッチングすることにより、再配線層３０を形成することができる。或いは、樹脂付き銅箔（ＲＣＣ）を支持基板５０に貼り付け、この銅箔をパターニングすることによって絶縁層３１及び再配線層３０を形成しても構わない。本実施形態では、半導体チップ１０のパッド電極１４上にはバンプ電極が設けられていないため、図８に示すように、パッド電極１４と接続すべき箇所の再配線層３０に突起部３０ａを形成しておく必要がある。尚、バンプ電極を有する半導体チップ１０を用いる場合には、このような突起部３０ａは不要である。
次に、図９に示すように、再配線層３０に設けられた突起部３０ａとパッド電極１４が接合するよう、再配線層３０上に半導体チップ１０をフリップチップ実装する。これにより、半導体チップ１０の主面１１と再配線層３０の表面とは、実質的に同一平面を構成することになる。次に、図１０に示すように、半導体チップ１０が埋め込まれるよう、再配線層３０の表面を封止体１７によって封止する。その後、図１１に示すように支持基板５０を剥離する。これにより絶縁層３１の裏面が露出した状態となる。なお、図８の段階では絶縁層３１を形成せず、支持基板５０を剥離した後、図１１の段階で絶縁層３１を形成しても構わない。
次に、図１２に示すように、絶縁層３１を裏面側からパターニングすることにより複数の開口部３１ａ，３１ｂを形成し、再配線層３０の一部を裏面側から露出させる。次に、図１３に示すように、開口部３１ｂを介して再配線層３０に接続された複数のメタルポスト３２を形成する。メタルポスト３２の形成方法については特に限定されないが、電解メッキ法を用いることが好ましい。一例として、開口部３１ａ，３１ｂが形成された絶縁層３１上に厚いレジストマスクを形成した後、開口部３１ｂに相当する箇所にスルーホールを形成することによって再配線層３０の一部を露出させ、露出した再配線層３０に対して電解メッキを施すことにより、メタルポスト３２を形成することができる。
次に、パッド電極２４上にバンプ電極２９が設けられた半導体チップ２０を用意し、図１４に示すように、開口部３１ａを介して露出した再配線層３０とバンプ電極２９が接合するよう、絶縁層３１上に半導体チップ２０をフリップチップ実装する。但し、開口部３１ａを介して露出した再配線層３０に突起部を設けておけば、半導体チップ２０にバンプ電極２９を形成する必要はない。半導体チップ２０の実装は、絶縁層３１の表面にＮＣＦ２８を貼り付けた後、ＮＦＣ２８上に半導体チップ２０を押し当てることにより行っても構わないし、まず半導体チップ２０を実装した後、半導体チップ２０の主面２１と絶縁層３１との隙間にアンダーフィル２８を供給することにより行っても構わない。
次に、図１５に示すように、半導体チップ２０及びメタルポスト３２が埋め込まれるよう、絶縁層３１の表面を封止体２７によって封止する。そして、図１６に示すように、メタルポスト３２の端部が露出するまで封止体２７の表面を研削する。これにより、メタルポスト３２の端部と封止体２７の表面は同一平面を構成することになる。尚、上記の工程の代わりに、メタルポスト３２のあらかじめ端部が露出するよう、封止体２７を形成しても構わない。この場合、封止体２７の表面を研削する工程は不要となる。
そして、図１７に示すように、メタルポスト３２の端部にハンダなどからなる外部端子３３を形成した後、図１８に示すように封止体１７，２７を切断することによって個片化すれば、本実施形態による半導体装置１００が完成する。
このように、本実施形態による半導体装置１００は、半導体チップ１０をいわゆるファンアウト型のウェハレベルパッケージ技術を用いて再配線層３０の一方の表面に接続し、さらに、再配線層３０の他方の表面に半導体チップ２０を搭載することにより作製される。このため、２つの半導体チップ１０，２０が薄い再配線層３０及び絶縁層３１を介して向かい合うようにパッケージングされるため、リジッドな配線基板を用いた場合と比べ、全体の厚さを非常に薄くすることが可能となる。このため、低背化の要求が非常に強い携帯型電子機器用の半導体装置として好適に用いることが可能となる。
次に、本発明の第２の実施形態について説明する。
図１９は、本発明の第２の実施形態による半導体装置２００の構成を示す断面図である。
図１９に示すように、本実施形態による半導体装置２００は、半導体チップ２０の厚みが半導体チップ１０よりも薄い点において第１の実施形態による半導体装置１００と相違している。その他の点については、基本的に第１の実施形態による半導体装置１００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。本実施形態による半導体装置２００を用いてＰｏＰ構造を有する半導体装置を構成する場合、図２０に示すように他のパッケージ４０の上面に設けられたランドパターン４１に外部端子３３を接続すればよい。
図２１〜図２６は、本実施形態による半導体装置２００の製造方法を説明するための工程図である。図２１以前の工程は、上述した図８〜図１３を用いて説明した工程と基本的に同じであるが、本実施形態では、図２１に示すようにメタルポスト３２の高さが第１の実施形態よりも低くなるよう形成する。
そして、図２２に示すように、開口部３１ａを介して露出した再配線層３０とバンプ電極２９が接合するよう、絶縁層３１上に半導体チップ２０をフリップチップ実装する。この時、半導体チップ２０の裏面の高さはメタルポスト３２よりも高くなる。
次に、図２３に示すように、半導体チップ２０及びメタルポスト３２が埋め込まれるよう、絶縁層３１の表面を封止体２７によって封止する。そして、図２４に示すように、メタルポスト３２の端部が露出するまで封止体２７の表面を研削する。本実施形態では、半導体チップ２０の裏面の高さがメタルポスト３２よりも高いため、本工程においては半導体チップ２０の裏面も研削されることになる。これにより、当初は半導体チップ１０，２０の厚みが互いに同じであるものの、本工程によって半導体チップ２０の厚みが半導体チップ１０よりも薄くなる。
その後の工程は第１の実施形態と同様であり、図２５に示すように、メタルポスト３２の端部にハンダなどからなる外部端子３３を形成した後、図２６に示すように封止体１７，２７を切断することによって個片化すれば、本実施形態による半導体装置２００が完成する。
このように、本実施形態による半導体装置２００は、半導体チップ２０の裏面が研削されていることから、全体の厚みをより一層薄くすることが可能となる。また、半導体チップ２０の放熱性も高められる。しかも、半導体チップ２０の裏面研削は、メタルポスト３２の端部を露出させる工程にて同時に行われるため、工程数が増加することもない。
図２７〜図３１は、本実施形態による半導体装置２００の別の製造方法を説明するための工程図である。図２７以前の工程は、上述した図８〜図１２を用いて説明した工程と同じであるが、本製造方法では、図２７に示すように、メタルポストを形成する前に、絶縁層３１上に半導体チップ２０をフリップチップ実装する。
次に、図２８に示すように、半導体チップ２０が埋め込まれるよう、絶縁層３１の表面を封止体２７によって封止する。そして、図２９に示すように、封止体２７の表面を研削する。この時、半導体チップ２０の裏面も研削することにより、半導体チップ２０の厚みを半導体チップ１０よりも薄くする。
次に、図３０に示すように、開口部３１ｂに対応する部分の封止体２７にスルーホール３２ａを形成し、これによりスルーホール３２ａ及び開口部３１ｂを介して再配線層３０の一部を露出させる。そして、図３１に示すように、電解メッキ法によって開口部３１ｂ及びスルーホール３２ａの内部にメタルポスト３２を形成する。
その後の工程は上述の通りであり、図２５に示したように、メタルポスト３２の端部にハンダなどからなる外部端子３３を形成した後、図２６に示したように封止体１７，２７を切断することによって個片化すれば、本実施形態による半導体装置２００が完成する。
このように、本実施形態による半導体装置２００の製造工程においては、半導体チップ２０の裏面を研削した後にメタルポスト３２を形成しても構わない。この方法によれば、金属からなるメタルポストとシリコンなどからなる半導体チップを同時に研削する必要がないことから、比較的容易に研削を行うことが可能となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記各実施形態では、再配線層３０を形成した後、再配線層３０上に半導体チップ１０をフリップチップ実装しているが、半導体チップ１０を封止体１７で覆った後、半導体チップ１０の主面１１及び封止体１７の表面に再配線層３０を形成しても構わない。
１０，２０ 半導体チップ
１１，２１ 半導体チップの主面
１２，２２ 素子形成面
１３，２３ 保護膜
１４，２４ パッド電極
１５，２５ 半導体チップの裏面
１６，２６ 半導体チップの側面
１７，２７ 封止体
２７ａ 貫通孔
２８ アンダーフィル
２９ バンプ電極
３０ 再配線層
３０ａ 突起部
３０１，３０２ 配線
３１ 絶縁層
３１ａ，３１ｂ 開口部
３２ メタルポスト
３２ａ スルーホール
３３ 外部端子
４０ パッケージ
４１ ランドパターン
４２ 配線基板
４３ 外部端子
４４ 半導体チップ
５０ 支持基板
１００，２００ 半導体装置
Ｃ 中心線
Ｌ１〜Ｌ４ パッド列

Claims (16)

  1. 複数の第１の電極が露出する主面を有する第１の半導体チップと、
    前記第１の半導体チップの前記主面上に形成され、前記複数の第１の電極に接続された再配線層と、
    前記再配線層を覆う絶縁層と、
    複数の第２の電極が露出する主面が、前記第１の半導体チップの前記主面と向かい合うよう、前記絶縁層上にフリップチップ実装された第２の半導体チップと、を備え、
    前記複数の第２の電極は、前記絶縁層に設けられた開口部を介して前記再配線層に接続されていることを特徴とする半導体装置。
  2. 前記第１の半導体チップの少なくとも周囲を覆い、前記第１の半導体チップの前記主面と同一平面を構成する表面を有する第１の封止体をさらに備え、
    前記再配線層は、前記第１の半導体チップの前記主面及び前記第１の封止体の前記表面上に形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２の半導体チップの少なくとも周囲を覆う第２の封止体と、
    前記第２の封止体に設けられた貫通孔を介して、一端が前記再配線層に接続された複数のメタルポストと、
    前記複数のメタルポストの他端に設けられた複数の外部端子と、をさらに備えることを特徴とする請求項２に記載の半導体装置。
  4. 前記第２の半導体チップの裏面は、前記複数のメタルポストの前記他端と同一平面を構成していることを特徴とする請求項３に記載の半導体装置。
  5. 前記第２の半導体チップの厚さは前記第１の半導体チップよりも薄いことを特徴とする請求項４に記載の半導体装置。
  6. 前記第１の半導体チップの前記主面上における前記複数の第１の電極のレイアウトは、前記第２の半導体チップの前記主面上における前記複数の第２の電極のレイアウトと一致しており、
    前記第１の半導体チップの裏面方向から見た前記複数の第１の電極の平面位置は、前記第１の半導体チップの裏面方向から見た前記複数の第２の電極の平面位置と重ならないことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
  7. 前記複数の第１の電極は、前記第１の半導体チップの前記主面上における中心線に対してオフセットした位置にレイアウトされており、
    前記複数の第２の電極は、前記第２の半導体チップの前記主面上における中心線に対してオフセットした位置にレイアウトされていることを特徴とする請求項６に記載の半導体装置。
  8. 前記複数の第１の電極の一部は、前記第１の半導体チップの前記主面を１８０°回転させた場合に、前記複数の第１の電極の残りの一部と重なるようレイアウトされており、
    前記複数の第２の電極の一部は、前記第２の半導体チップの前記主面を１８０°回転させた場合に、前記複数の第２の電極の残りの一部と重なるようレイアウトされていることを特徴とする請求項６に記載の半導体装置。
  9. 前記第１及び第２の半導体チップの前記主面は、いずれも短辺及び長辺を有する長方形状であり、
    前記第１及び第２の半導体チップは、搭載方向が平面視で９０°相違していることを特徴とする請求項６に記載の半導体装置。
  10. 前記複数の第１の電極は、前記第１の半導体チップの前記主面の前記短辺に沿ってレイアウトされており、
    前記複数の第２の電極は、前記第２の半導体チップの前記主面の前記短辺に沿ってレイアウトされていることを特徴とする請求項９に記載の半導体装置。
  11. 前記複数の第１の電極は、前記第１の半導体チップの前記主面の前記長辺に沿ってレイアウトされており、
    前記複数の第２の電極は、前記第２の半導体チップの前記主面の前記長辺に沿ってレイアウトされていることを特徴とする請求項９に記載の半導体装置。
  12. 絶縁層の一方の表面上に再配線層を形成する工程と、
    複数の第１の電極が露出する主面を有する第１の半導体チップを、前記複数の第１の電極が前記再配線層に接続されるよう、前記再配線層上にフリップチップ実装する工程と、
    前記第１の半導体チップ及び前記再配線層を第１の封止体によって封止する工程と、
    前記第１の半導体チップ及び前記再配線層が前記第１の封止体によって封止された状態で、前記絶縁層の他方の表面側から前記絶縁層に開口部を形成することにより、前記再配線層の一部を露出させる工程と、
    複数の第２の電極が露出する主面を有する第２の半導体チップを、前記複数の第２の電極が前記開口部を介して前記再配線層に接続されるよう、前記絶縁層の前記他方の裏面上にフリップチップ実装する工程と、を備えることを特徴とする半導体装置の製造方法。
  13. 前記複数の第２の電極は、前記第２の半導体チップの前記主面から突出した形状を有しており、
    前記第２の半導体チップをフリップチップ実装する工程は、前記複数の第２の電極が前記再配線層の前記一部に接触するよう、前記第２の半導体チップをフリップチップ実装することにより行うことを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 前記第２の半導体チップを第２の封止体によって封止する工程と、
    前記第２の封止体を貫通して設けられ、前記再配線層に接続された複数のメタルポストを形成する工程と、をさらに備えることを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
  15. 前記複数のメタルポストが露出するまで前記第２の封止体を研削する工程をさらに備えることを特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 前記第２の封止体を研削する工程においては、前記第２の半導体チップの裏面も同時に研削することを特徴とする請求項１５に記載の半導体装置の製造方法。
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