TWI811191B - 半導體裝置及其製造方法 - Google Patents

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韓意書
李泰勇
柳智妍
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美商艾馬克科技公司
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    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
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Abstract

半導體裝置及半導體裝置的製造方法。作為非限制性範例，本發明所公開的各個態樣提供了包括多個囊封層和多個信號分佈結構的半導體裝置及其製造方法。

Description

半導體裝置及其製造方法
本發明涉及半導體裝置及其製造方法。
現有的半導體裝置和用於製造半導體裝置的方法是不充分的，例如導致製造過程太耗時及/或太昂貴，導致具有不可靠連接及/或具有次優尺寸的互連結構的半導體封裝等。透過將常規和傳統方法與本申請案參考附圖的其餘部分中提出的本案公開內容進行比較，常規和傳統方法的進一步的限制和缺點將對本領域技術人員而言變得顯而易見。
本發明所公開的各個態樣提供半導體裝置和製造半導體裝置的方法。作為非限制性示例，本發明所公開的各個態樣提供了包括多個囊封層和多個信號分佈結構的半導體裝置及其製造方法。
21:信號分佈結構/第一信號分佈結構
21a:第一介電層
21b:第一導電層
21c:第二介電層
21d:第二導電層
21e:凸塊下金屬化(UBM)結構
22:第二電子組件
23:第一電子組件/電子組件
24:互連結構
25:導電柱/柱/第二信號分佈結構
26:第一囊封材料
27:第二囊封材料
28:組件端子/導電端子
29:接合襯墊/導電凸塊
29a:接合襯墊/導電凸塊
31:第二信號分佈結構/信號分佈結構
31a:第一介電層
31b:第一導電層
31c:第二介電層
31d:第二導電層
31e:UBM結構
34:互連結構
61:載體
62:黏著層
63:介電層
100:示例性方法
110:準備載體/方塊
120:附接第一組件/方塊
130:第一囊封/方塊
140:翻轉和載體移除/方塊
150:形成第一信號分佈結構/方塊
160:形成柱且附接第二組件/方塊
170:第二囊封/方塊
180:薄化/平坦化/方塊
190:形成第二信號分佈結構和互連結構/方塊
195:單一化分割/方塊
200a:示例性結構
200b:示例性結構
200c:示例性結構/第一囊封結構
200d:示例性結構
200e:示例性結構
200f:示例性結構
200g:示例性結構
200h:示例性結構
200i:示例性結構/示例性實施例/半導體裝置
300:示例性半導體裝置/示例性封裝
400a:示例性結構
400b:示例性結構/半導體裝置
500:半導體裝置
圖1顯示了根據本發明公開的各個態樣的製造半導體裝置的示例性方法的流程圖。
圖2A-2I顯示了根據本發明公開的各個態樣來說明製造半導體裝置的示例性方法的各個步驟的橫截面圖。
圖3A顯示了根據本發明公開的各個態樣的示例性半導體裝置的橫截面圖。
圖3B顯示了根據本發明公開的各個態樣的示例性半導體裝置的仰視圖。
圖4A-4B顯示了根據本發明公開的各個態樣來說明製造半導體裝置的示例性方法的各個步驟的橫截面圖。
圖5A顯示了根據本發明公開的各個態樣的示例性半導體裝置的橫截面圖。
圖5B顯示了根據本發明公開的各個態樣的示例性半導體裝置的仰視圖。
以下討論透過提供本發明的實例來呈現本發明公開的各個態樣。這些實施例是非限制性的，因此本發明公開的各個態樣的範圍不一定受到所提供的實施例的任何具體特徵的限制。在下面的討論中，用語“例如”、“舉例來說”和“示例性”是非限制性的，並且通常是“作為範例而非限制”、“例如而非限制”等的同義詞。
如本文所使用的，“及/或”是指透過“及/或”連接的列表中的任何一個或多個項目。舉例來說，“x及/或y”表示三元素集合{(x)，(y)，(x，y)}中的任何元素。換句話說，“x及/或y”表示“x和y中的一個或兩個”。作為另一個例子，“x、y及/或z”表示“七元素集合{(x)，(y)，(z)，(x，y)，(x，z)，(y，z)，(x，y，z)}。換句話說，“x、y及/或z”表示“x、y和z中的一個或多個”。
本文使用的術語僅用於描述特定實施例的目的，並不意圖限制本發明的公開內容。如本文所使用的，單數形式也意圖包括複數形式，除非上下文另有明確指出。進一步理解，在本說明書中使用的用語“包括”、“包含”、“包括有”、“包含有”、“具有”、“含有”、“有”等等特別標明了所描述的特徵、整數、步驟、操作、元件及/或組件的存在，但不排除存在或添加一個或多個其他特徵、整數、步驟、操作、元件、組件及/或其集合。
應當理解的是，儘管於本文中使用的用語第一、第二等可以描述各種元件，但是這些元件不應受這些用語的限制。這些用語僅用於區分一個元件和另一個元件。因此，例如，在不脫離本發明公開的教示的情況下，可以將下面討論的第一元件、第一組件或第一部分稱為第二元件、第二組件或第二部分。類似地，可以使用諸如“上”、“上方”、“下”、“下方”、“側向”、“橫向”、“水平”、“垂直”等等各種空間用語來以相對的方式區分一個元件與另一元件。然而應當理解的是，組件可以以不同的方式定向，例如，半導體裝置可以側向轉動，使得其“頂部”表面水平面向並且其“側”表面垂直面向，而不脫離本公開的教示。
還將理解，除非另有明確說明，耦合、連接，附接等等用語包括直接和間接(例如，具有中間元件)耦合、連接、附接等等。例如，如果元件A耦合到元件B，元件A可以透過中間信號分佈結構間接地耦合到元件B，元件A可以直接耦合到元件B(例如，直接黏著、直接焊接、由直接金屬對金屬接合來附接等)等。
在附圖中，為了清楚起見，可能誇大了結構、層、區域等的 尺寸(例如絕對及/或相對尺寸)。然而這樣的尺寸通常是示例性實施例的表示，而它們不是限制性的。例如，如果結構A被顯示為大於區域B，這通常是示例性實施例的表示，除非另有說明，否則結構A通常不需要大於結構B。另外，在附圖中，相似的元件符號可以在整個討論中指代相似的元件。
近年來，諸如行動電話或可攜式媒體播放器(portable media player，PMP)的可攜式電子產品已被持續地要求得是小的、輕便的和具有成本效益的同時具有高功能性。為了滿足這些要求，安裝在可攜式電子產品上的半導體封裝正在發展成為創新的、具有成本效益的三維(3D)封裝。
因此，正在發展製造具有與晶片的尺寸或厚度幾乎相同的尺寸或厚度的晶圓級晶片尺寸封裝、晶片尺寸封裝和晶片堆疊封裝以及其他封裝類型，並且這些堆疊類型封裝的範例包括系統級封裝(system in package，SIP)、多晶片封裝(multi-chip package，MCP)、堆疊式封裝(package-on-package，POP)等。
本發明公開的各個態樣提供一種半導體裝置及其製造方法，其包括：第一信號分佈結構(signal distribution structure，SDS)，具有信號分佈結構頂側、信號分佈結構底側和多個信號分佈結構橫向側，其中所述第一信號分佈結構包括第一介電層和第一導電層；第一電子組件，耦合到所述信號分佈結構頂側；第一囊封材料，覆蓋所述信號分佈結構頂側的至少一部分和所述第一電子組件的至少一部分；半導體晶粒，耦合到所述信號分佈結構底側並且直接位於所述第一電子組件下方；多個導電柱，耦合到所述信號分佈結構底側並且在所述半導體晶粒周圍橫向地定位；以及第二囊封材料，覆蓋所述信號分佈結構底側的至少一部分、所述半導體晶粒的至少一部分以及所述多個導電柱的至少一部分。
在各種示例性實施例中，所述多個導電柱中的每個導電柱的底側和所述半導體晶粒的底側可以在所述第二囊封材料的底側處從所述第二囊封材料露出；並且所述多個導電柱中的每個導電柱的底側、所述半導體晶粒的底側和所述第二囊封材料的底側可以是共平面。在各種示例性實施例中，所述裝置可以包括在所述第二囊封材料的底側上的下方介電層，其中所述下方介電層包括多個孔，所述多個孔中的每個孔透過所述下方介電層露出所述多個導電柱中相應的導電柱；並且可以包括多個導電球，其中所述多個導電球中的每個導電球透過所述多個孔中相應的孔而電連接到所述多個導電柱中相應的導電柱。在各種示例性實施例中，所述第一電子組件的頂側可以被所述第一囊封材料覆蓋，並且所述半導體晶粒的底側可能不被所述第二囊封材料覆蓋。在各種示例性實施例中，所述裝置可以包括：第二信號分佈結構(SDS)，在所述第二囊封材料的底側上；以及多個導電球，耦合到所述第二信號分佈結構的底側並且定位在所述半導體晶粒的正下方，並且其中所述第二信號分佈結構將所述多個導電球中的每個導電球電連接到所述多個導電柱中相應的導電柱。另外，在各種示例性實施例中，所述多個信號分佈結構橫向側中的至少一個信號分佈結構橫向側可以與所述第一囊封材料的相應橫向側、所述第二囊封材料的相應橫向側和所述第二信號分佈結構的相應橫向側共平面。
本發明公開的各個態樣提供一種半導體裝置及其製造方法，其包括：第一信號分佈結構(SDS)，具有第一信號分佈結構頂側、第一信號分佈結構底側和在所述第一信號分佈結構頂側和所述第一信號分佈 結構底側之間延伸的多個第一信號分佈結構橫向側；第一電子組件，耦合到所述信號分佈結構頂側；第一囊封材料，覆蓋所述信號分佈結構頂側的至少一部分和所述第一電子組件的至少一部分；第二電子組件，耦合到所述信號分佈結構底側並且位於所述第一電子組件下方；導電柱，耦合到所述信號分佈結構底側；第二囊封材料，覆蓋所述信號分佈結構底側的至少一部分、所述第二電子組件的至少一部分以及所述導電柱的至少一部分；以及第二信號分佈結構(SDS)，具有第二信號分佈結構頂側、第二信號分佈結構底側和在所述第二信號分佈結構頂側和所述第二信號分佈結構底側之間延伸的多個第二信號分佈結構橫向側。
在各種示例性實施例中，所述多個導電柱中的每個導電柱的底側和所述第二電子組件(例如，半導體晶粒)的底側可以在所述第二囊封材料的底側處從所述第二囊封材料露出，例如其中所述多個導電柱中的每個導電柱的底側、所述第二電子組件的底側和所述第二囊封材料的底側是共平面。在各種示例性實施例中，所述第一電子組件的頂側可以被所述第一囊封材料覆蓋，並且所述第二電子組件的底側可能從所述第二囊封材料露出。在各種示例性實施例中，所述裝置可以包括：多個導電球，耦合到所述第二信號分佈結構底側並且定位在所述第二電子組件正下方，並且其中所述第二信號分佈結構將所述多個導電球中的每個導電球電連接到所述多個導電柱中相應的導電柱；以及第二多個導電球，耦合到所述第二信號分佈結構底側並且於所述第二電子組件的覆蓋區的外側橫向定位，並且其中所述第二信號分佈結構將所述第二多個導電球中的每個導電球電連接到所述多個導電柱中相應的導電柱。在各種示例性實施例中，所述多個信 號分佈結構橫向側中的一個信號分佈結構橫向側可以與所述第一囊封材料的相應側、所述第二囊封材料的相應側和所述第二信號分佈結構的相應側共平面；及/或第一信號分佈結構和第二信號分佈結構中的每一個可以包括多個導電層和多個介電層。
圖1顯示了根據本發明公開的各個態樣的製造半導體裝置的示例性方法的流程圖。圖2A-2I顯示了根據本發明公開的各個態樣來說明製造半導體裝置的方法的各個步驟的橫截面圖。例如，圖2A-2I可以顯示根據圖1的示例性方法100的製造期間的示例性半導體裝置的橫截面圖。下面的討論通常一起參考圖1和圖2A-2I。
參考圖1，製造半導體裝置的示例性方法100可以包括：(110)準備載體、(120)附接第一組件、(130)第一囊封、(140)翻轉和載體移除、(150)形成第一信號分佈結構、(160)形成柱且附接第二組件、(170)第二囊封、(180)薄化/平坦化、(190)形成第二信號分佈結構和互連結構以及(195)單一化分割。
現在將參考圖2A-2I來描述圖1所示的示例性方法100的各種方塊(或步驟、階段、製程等)。
參考圖1和圖2A的示例性結構200a，示例性方法100可以在方塊110處包括準備(或提供、接收等)載體61。載體61可以包括任何種類的特徵，不限於在本文中提供的範例。載體61可以例如包括用於單一半導體裝置(或封裝)的載體，或者可以例如包括可以在上方形成有任何數量的半導體裝置(或封裝)的晶圓或面板。載體61可以例如包括半導體晶圓或面板。載體61還可以例如包括玻璃晶圓或面板、金屬晶圓或面板、 陶瓷晶圓或面板、塑料晶圓或面板等。
方塊110還可以例如包括在載體上形成黏著層62。黏著層62可以例如包括黏著糊層、液體黏著層、預先成型的雙面膠帶或片(例如，晶粒附著帶)、印刷黏著劑等。黏著層62可以例如部分地或完全地覆蓋載體61的頂側。方塊110可以包括以各種方式中的任何一種形成黏著層62。例如，方塊110可以包括藉由將預先形成的黏著層62的片或膜施加到載體61上、將黏著層62印刷在載體61上、載體61上旋塗黏著層62、將載體61浸漬在黏著劑中、將黏著層62噴塗在載體上等來形成黏著層62。
應注意的是，在接收已經施加有黏著層62的載體61的示例性場景中，方塊110可以跳過施加黏著層62。還應注意，在示例性情況下，耦合到載體61(例如，在方塊120處等)的組件可以在將所述組件施加到載體61之前用黏著層62(或其一部分)塗覆。
接下來參考圖1和圖2B的示例性結構200b，示例性方法100可以在方塊120處包括將一個或多個第一電子組件23耦合(或附接或形成)到載體61。方塊120可以例如包括將第一電子組件23放置在黏著層62的頂側(例如，黏著層62的底側面向載體61)。
一個或多個第一電子組件23(或本文所討論的任何電子組件)可以包括各種類型的電子組件中的任一種的特性。例如，第一電子組件23(或本文所討論的任何電子組件)中的任何一個或全部可以包括被動電子組件(例如電阻器、電容器、電感器、天線元件等)、整合式主動裝置(integrated passive device，IPD)等。在一個或多個第一電子組件23包括IPD的示例性情況下，這些第一電子組件23中的每一個可以具有相對較小的厚 度(例如，50微米或更小等等)。
再者例如，第一電子組件23中的任何一個或全部可以包括主動電子組件(例如，半導體晶粒、電晶體等)。例如，第一電子組件23中的任何一個或全部可以包括處理器晶粒、微處理器、微控制器、共處理器、通用處理器、特定應用積體電路、可程式及/或分立邏輯裝置、記憶體裝置、其組合、等效物等。
示例性的第一電子組件23可以例如包括組件端子28。在示例性實施例中，第一電子組件23的組件端子28可以被放置成與黏著層62接觸。在各種示例性情況下，組件端子28(例如，其橫向側的全部或部分)可以嵌入黏著層62中。方塊120可以包括以各種方式(例如，利用自動拾取放置系統、手動放置、執行自動和手動放置的任意組合等)中的任何一種方式來放置一個或多個第一電子組件23。
接下來參考圖1和圖2C的示例性結構200c，示例性方法100可以在方塊130處包括形成第一囊封材料。例如，方塊130可以包括以第一囊封材料26覆蓋黏著層62的頂側和第一電子組件23的任何或所有側面(例如，頂側、組件和黏著層62之間有間隙存在之面向黏著層62的底側、橫向側等)。另外，第一囊封材料26可以覆蓋尚未被覆蓋的導電端子28的任何部分(例如，尚未被黏著層62、第一電子組件23的其他部分等覆蓋的部分)。應注意的是，第一電子組件23中的一個或多個的任何一側可以維持未被第一囊封材料26覆蓋。
方塊130可以包括以各種方式中的任一種方式形成第一囊封材料26，不限於本文所提供的範例。例如，方塊130可以包括利用壓縮 模製、轉移模製、液體囊封劑模製、真空層壓、糊狀印刷、薄膜輔助模製等中的一種或多種來形成第一囊封材料26。再者例如，方塊130可以包括採用旋塗、噴塗、印刷、燒結、熱氧化、物理氣相沉積(PVD)、化學氣相沉積(CVD)、金屬有機化學氣相沉積(MOCVD)、原子層沉積(ALD)、低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、電漿氣相沉積(PVD)、片層壓、蒸發等中一個或多個來形成第一囊封材料26。
第一囊封材料26可以包括各種囊封材料中的一種或多種，不限於本文所提供的範例。例如，第一囊封材料26可以包括各種囊封或模製材料(例如樹脂、聚合物、聚合物複合材料、具有填料的聚合物、環氧樹脂、具有填料的環氧樹脂、具有填料的環氧丙烯酸酯、矽氧樹脂、其組合、等效物等)中的任何一種。再者例如，第一囊封材料26可以包括各種介電材料中的任何一種，例如無機介電材料(例如，Si3N4、SiO2、SiON、SiN、氧化物、氮化物、其組合、其等效物等)及/或有機介電材料(例如聚合物、聚醯亞胺(polyimide，PI)、苯環丁烯(benzocyclobutene，BCB)、聚苯噁唑(polybenzoxazole，PBO)、雙馬來醯亞胺三氮雜苯(bismaleimide triazine，BT)、模製材料、酚醛樹脂、環氧樹脂、聚矽氧、丙烯酸酯聚合物、其等效物等)。
應注意的是，如本文關於在方塊170處形成的第二囊封材料的討論，第一囊封材料26可以起初形成為期望的厚度，但是也可以被薄化(例如，薄化但仍然覆蓋第一電子組件23、薄化以露出一個或多個第一電子組件23的頂表面等)。
接下來參考圖1和圖2D的示例性結構200d，示例性方法100 可以在方塊140處包括翻轉(或翻動)第一囊封結構200c並且移除載體61和黏著層62。在儘管在圖2D中未顯示，但是在示例性實施例中可以將第二載體(或工具結構)耦合到第一囊封材料26(例如，在與載體61和黏著層62相反的一側等)，然後載體61和黏著層62可以被去除。
方塊140可以包括以各種方式中的任何一種方式去除載體61和黏著層62，不限於本文所提供的範例。例如，方塊140可以包括將能量(例如，熱能、雷射能量等)施加到黏著層62及/或載體61以釋放黏著層62。另外例如，方塊140可以包括從第一囊封材料26和第一電子組件23剝離、剪切及/或拉動載體61。另外例如，方塊140可以包括研磨(或磨蝕)及/或化學蝕刻掉載體61及/或黏著層62。應注意的是，在各種示例性情況下，也可以去除(例如，平坦化等)緊鄰黏著層62的導電端子28及/或第一囊封材料26的一部分。
應注意的是，移除載體61和黏著層62可以露出先前被黏著層62和載體61覆蓋的第一囊封材料26的側面，並且還可以露出先前被黏著層62和載體61覆蓋的組件端子28的側面(例如，面向載體61的側面、可能已經嵌入黏著層62中的側面等)。應注意的是，取決於第一電子組件23及/或導電端子28的幾何形狀，除了導電端子28，載體61和黏著層62的移除也可以露出部分的第一電子組件23。
接下來參考圖1和圖2E的示例性結構200e，示例性方法100可以在方塊150處包括在第一囊封材料26上和第一電子組件23(及/或其導電端子28)上形成信號分佈結構21。方塊150可以包括以各種方式中的任何一種方式形成信號分佈結構21，不限於本文所提供的範例。例如，方塊 150可以享有與在2016年8月11日提交的題為“半導體封裝和其製造方法”的美國專利申請案第14/823,689號中所顯示的大致上類似的方塊(及/或所得結構)之任何或所有特徵，其中前述美國專利申請案的全部內容透過引用方式整體併入本文以用於所有目的。
方塊150可以例如包括形成和圖案化一個或多個介電層和一個或多個導電層以形成信號分佈結構21。應注意的是，信號分佈結構21也可以被稱為再分佈層、再分佈層堆疊、再分佈結構、中介層等。
方塊150可以例如包括形成具有任何數量的介電層和導電層的信號分佈結構21(例如，信號分佈層、再分佈層、襯墊層、導電通孔、凸塊下金屬化、連接盤層(land layer)等)。在示例性範例中，方塊150可以包括形成包含有第一介電層21a、第一導電層21b(例如，襯墊或連接盤層、跡線層等)、第二介電層21c、第二導電層21d(例如，襯墊或連接盤層、跡線層等)和凸塊下金屬化(UBM)結構(或層)21e的信號分佈結構21。
例如，方塊150可以包括利用各種製程(例如旋塗、噴塗、印刷、燒結、熱氧化、物理氣相沉積(PVD)、化學品氣相沉積(CVD)、原子層沉積(ALD)、低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、電漿氣相沉積(PVD)、片層壓、蒸發等)中的任何一種或多種製程來形成第一介電層21a，但本發明公開的範圍不限於此。
第一介電層21a可以包括一層或多層各種介電材料中的任何一種，例如無機介電材料(例如，Si3N4、SiO2、SiON、SiN、氧化物、氮化物、其組合、其等效物等)及/或有機介電材料(例如聚合物、聚醯亞胺(polyimide，PI)、苯環丁烯(benzocyclobutene，BCB)、聚苯噁唑 (polybenzoxazole，PBO)、雙馬來醯亞胺三氮雜苯(bismaleimide triazine，BT)、模製材料、酚醛樹脂、環氧樹脂、聚矽氧、丙烯酸酯聚合物、其等效物等)，但本發明公開的範圍不限於此。
例如，方塊150也可以包括圖案化第一介電層21a，例如在其中形成孔，以露出本文所討論的電子組件23的各種部分(例如，導電端子28等)。例如，方塊150可以包括燒融孔(例如，利用雷射燒蝕、利用機械消融、利用化學燒融(或蝕刻)等)。再者例如，方塊150可以包括起初形成具有(例如，利用遮罩及/或印刷製程等)期望的孔之第一介電層21a(例如，沉積等)。
方塊150可以包括以各種方式中的任何一種形成第一導電層21b(例如，襯墊或連接盤層、跡線層等)，不限於本文所提供的範例。例如，方塊150可以包括使用各種製程(例如，電鍍、無電電鍍、化學氣相沉積(CVD)、金屬有機化學氣相沉積(MOCVD)、濺射或物理氣相沉積(PVD)、原子層沉積(ALD)、電漿氣相沉積、印刷、絲網印刷、微影等)中的任何一種或多種製程來形成第一導電層21b，但是本發明公開的範圍不限於此。例如，方塊150可以包括形成第一導電層21b，所述第一導電層21b包括第一介電層21a的孔中的襯墊或連接盤，例如在電子組件23的導電端子28的頂側上。方塊150也可以例如包括在第一介電層21a上(及/或在本文中形成的通道中)形成跡線。
與本文討論的任何導電層一樣，方塊150可以包括形成一個或多個晶種層，作為形成第一導電層21b的處理的一部分(例如，在電鍍第一導電層21b之前等)。例如，雖然圖2E中未顯示，但方塊150可以包括 在第一介電層21a的頂表面上、第一介電層21a的孔側壁上、導電端子28的頂表面上等形成一個或多個晶種層。
在本文中也可以稱為襯墊、通孔、跡線、連接盤、接合襯墊層、導電層、跡線層、再分佈層等的第一導電層21b可以包括各種材料(例如銅、鋁、鎳、鐵、銀、金、鈦、鉻、鎢、鈀、其組合、其合金、其等效物等)中的任何一種，但是本發明公開的範圍不限於此。
方塊150可以例如包括在第一介電層21a(或其部分)上及/或第一導電層21b(或其部分)上形成第二介電層21c。例如，方塊150可以包括以各種方式中的任何一種方式形成第二介電層21c，例如本文關於第一介電層21a討論的任何方式。例如，方塊150可以包括以與第一介電層21a相同的方式形成第二介電層21c，或以不同的方式來形成第二介電層21c。第二介電層21c可以例如包括本文關於第一介電層21a討論的任何特徵。第二介電層21c可以例如由與第一介電層21a相同的介電材料或不同的介電材料形成。
與第一介電層21a一樣，方塊150可以包括以各種方式中的任何一種方式圖案化第二介電層21c。例如，方塊150可以包括在第二介電層21c中形成孔，以露出第一導電層21b的襯墊、連接盤或跡線，例如用以建立與第二導電層21d的電接觸。
方塊150可以例如包括在第二介電層21c上、在第二介電層21c的孔中、在透過第二介電層21c的孔露出之第一導電層21b(或其它材料)的部分中及/或部分上等形成第二導電層21d。方塊150例如可以包括以本文關於第一導電層21b討論的任何方式來形成第二導電層21d。例如，方 塊150可以包括以與第一導電層21b相同的方式來形成第二導電層21d，或以不同的方式來形成第二導電層21d。第二導電層21d可以例如包括本文關於第一導電層21b討論的任何或全部特徵。第二導電層21d可以例如由與第一導電層21b相同的導電材料或不同的導電材料形成。
在示例性實施例中，第二導電層21d(或其一部分)可以包括可以附接一個或多個電子組件的互連結構之第一襯墊或連接盤以及在上方形成具導電柱(或桿)之第二襯墊或連接盤。應注意的是，第一襯墊或連接盤和第二襯墊或連接盤可以相同或可以具有各自不同的特性(例如，冶金特性、幾何特性等)。
應注意的是，方塊150可以包括形成信號分佈結構21以具有任何數量的導電及/或介電層，例如一個或多個導電層、一個或多個介電層等。還要注意的是，本文各圖中所示的信號分佈結構21的配置僅僅是示例性的而不是限制性的。例如，信號分佈結構21(或其導電層)可以穿過信號分佈結構21例如在第一電子組件23和第二電子組件22及/或導電柱25(或其他組件)之間直接垂直或間接垂直(例如，垂直和水平等)提供電路徑。還例如，信號分佈結構21(或其導電層)可以穿過信號分佈結構21例如在第一電子組件23和第二電子組件22及/或柱25(或其他組件)之間提供橫向(或水平)電通道。
方塊150還可以例如包括在第二導電層21d上及/或第二介電層21c上(例如，在圍繞露出第二導電層21d的第二介電層21c中的孔周邊之部分第二介電層21c上等)形成凸塊下金屬化(UBM)結構21e(或層)。例如，方塊150可以包括形成UBM結構21e以具有有助於例如在方塊160 處所形成及/或所附接的互連結構(例如，導電球、導電柱或桿等)的附接(或形成)之一個或多個金屬化層。UBM結構21e可以例如在信號分佈結構21的頂表面處露出(例如，如圖2E中定向)。UBM結構21e在本文中也可以稱為連接盤或襯墊。
方塊150可以包括以各種方式中的任一種方式形成UBM結構21e，不限於本文所提供的範例。在示例性範例中，方塊150可以包括在第二介電層21c上方及/或在通過第二介電層21c中的孔露出之第二導電層21d(例如，襯墊或連接盤、跡線等)的部分上方形成UBM結構21e的UBM晶種層。UBM晶種層可以例如包括各種導電材料(例如銅、金、銀、金屬等)中的任何一種。UBM晶種層可以各種方式(例如濺射、無電電鍍、化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、電漿氣相沉積等)中的任何一種方式形成。
方塊150可以例如包括在UBM晶種層上方形成遮罩(或模板)以定義UBM結構21e的一個或多個附加UBM層(及/或導電柱25或其他互連結構)將要形成的區域(或體積)。例如，遮罩可以包括光阻(PR)材料或其它材料，其可以被圖案化以覆蓋除了將要形成UBM層(及/或導電柱25)的區域之外的區域。然後，方塊150可以例如包括在透過遮罩暴露的UBM晶種層上形成一個或多個UBM層。UBM層可以包括各種材料(例如鈦、鉻、鋁、鈦/鎢、鈦/鎳、銅、其合金等)中的任何一種。方塊150可以包括以各種方式(例如電鍍、濺射、無電電鍍、化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、電漿氣相沉積等)中的任何一種方式在UBM晶種層上形成UBM層。
應注意的是，UBM結構21e可以存在或可以不存在，例如取決於互連需要。在示例性實施例中，UBM結構21e可以形成以用於與第二電子組件22的互連，而不是用於與導電柱25的互連。在另一示例性實施例中，UBM結構21e可以形成以用於與第二電子組件22的互連和用於與導電柱25的互連。在這樣的一示例性實施例中，用於與第二電子組件22互連的相應UBM結構21e可以不同於(例如，冶金學上不同、幾何上不同等)用於與導電柱25互連的相應UBM結構21e(或這種UBM結構21e可以全部相同)。另一示例性實施例可能不包括UBM結構21e。另一個示例性實施例可以包括用於與導電柱25互連但不用於與第二電子組件22互連的UBM結構21e。應注意的是，可以使用導電連接盤或襯墊來代替UBM結構21e，或者除了UBM結構21e，也可以使用導電連接盤或襯墊。
如本文所討論的，信號分佈結構21可以垂直及/或水平地佈置第一電子組件23、第二電子組件22(將在方塊160處安裝)及/或導電柱(將在方塊160處形成)的任何電信號。例如，信號分佈結構21可以垂直及/或垂直且水平(或側向)佈置任何這種信號。
通常，方塊150可以包括形成信號分佈結構21(或中介層)。因此，本發明公開的範圍不應受到任何特定信號分佈結構的特性或者形成這種信號分佈結構的任何特定方式的特性的限制。
接下來參考圖1和圖2F的示例性結構200f，示例性方法100可以在方塊160處包括在信號分佈結構上形成一個或多個導電柱(或桿)，並且將一個或多個第二電子組件(例如，半導體晶粒等)耦合到信號分佈結構(例如，如方塊150處所形成等)。
方塊160可以例如包括在信號分佈結構21上形成一個或多個導電柱25。導電柱25可以例如形成在第二導電層21d的相應部分上及/或至少部分地在第二介電層21c上。導電柱25也可以形成在相應的UBM結構21e(如果存在)上。在示例性實施例中，方塊160可以包括形成導電柱25以從信號分佈結構21(例如，從相應的UBM結構21e、從第二導電層21d的相應的襯墊或連接盤或跡線等)垂直延伸。這種形成可以各種方式中的任何一種方式進行，但不限於本文所提供的範例。
如本文所討論的，第二導電層21d可以例如包括各種導電材料(例如銅、鋁、銀、金、鎳、其合金等)中的任何一種。第二導電層21d可以例如透過第二介電層21c或另一個介電層中的孔露出。例如，第二介電層21c可以覆蓋第二導電層21d的側表面(或其襯墊或連接盤)及/或第二導電層21d的頂表面的外周邊。第二介電層21c也可以例如維持第二導電層21d的橫向側表面的至少一部分露出。
導電柱25(或其多個)可以包括各種特性中的任何一種。例如，導電柱25可以是圓柱形、橢圓柱形、矩形柱形等。導電柱25可以例如包括平的上端、凹的上端或凸的上端。導電柱25可以例如包括本文關於導電層討論的任何材料。在示例性實施例中，導電柱25可以包括銅(例如，純銅、具有一些雜質的銅等)、銅合金等。在示例性實施例中，方塊160(或示例性方法100的另一方塊)還可以包括在導電柱25上形成焊帽(或圓頂)。
方塊160可以包括以各種方式(例如，電鍍、無電鍍、化學氣相沉積(CVD)、金屬有機化學氣相沉積(MOCVD)、濺射或物理氣相沉積(PVD)、原子層沉積(ALD)、電漿氣相沉積、印刷、絲網印刷、微影等) 中的任何一種形成導電柱25，但是本發明公開的範圍不限於此。應注意的是，導電柱25還可以透過附接預先形成的線(例如，晶粒接合線等)、透過填充在臨時或永久性遮罩(例如，光阻遮罩、模製材料遮罩等)中的通孔或溝槽等來形成。
在形成導電柱25之後，如果使用遮罩，方塊160可以包括剝離或去除遮罩(例如，化學剝離、灰化等)。另外，方塊160可以包括(例如透過化學蝕刻等)去除如果用於形成導電柱25的晶種層的至少一部分。應注意的是，在晶種層的蝕刻期間，至少其它非蝕刻層下面的晶種層的橫向邊緣部分可以例如被蝕刻。例如，這種蝕刻可能導致在剩餘的非蝕刻層(例如，導電柱25、UBM結構21e等)下方的底切。例如，在UBM結構21e和相應的導電柱25都形成在同一晶種層上方的示例性實施例中，這種晶種層的蝕刻可能導致形成於其上之UBM結構21e下方及/或導電柱25下方的底切。再者例如，在晶種層上方形成導電柱25的示例性實施例中，這種晶種層的蝕刻可能導致在導電柱25下方的底切。
在形成導電柱25之後，方塊160可以例如包括將一個或多個第二電子組件22附接(或耦合或形成)到信號分佈結構21。第二電子組件22可以例如包括本文關於第一電子組件23討論的任何或所有類型的組件。例如，示例性實施例中，第一電子組件23可以包括被動電子裝置，並且第二電子組件22可以包括半導體晶粒。在另一示例性實施例中，第一電子組件23可以包括半導體晶粒，並且第二電子組件22可以包括半導體晶粒。在又一示例性實施例中，第一電子組件23可以包括半導體晶粒，並且第二電子組件22可以包括被動電子裝置。在又另一示例性實施例中，第一 電子組件23可以包括半導體晶粒和被動組件，並且第二電子組件22可以包括半導體晶粒和被動組件。
方塊160可以例如包括將第二電子組件22附接到信號分佈結構21的頂側(或部分)。在第二電子組件22包括半導體晶粒的示例性情況中，第二電子組件22可以例如以晶粒的作用側(例如，通常形成半導體電路在其上)面向信號分佈結構21(例如，以覆晶配置等)且與晶粒的作用側相對之晶粒的非作用側背對信號分佈結構21這樣的方式定向。應注意的是，這種半導體晶粒的作用側可以包括電連接到晶粒的半導體電路之晶粒接合襯墊。例如，如圖2F所示，接合襯墊29/29a(及/或第二電子組件22的下側處的第二電子組件22的其它互連端子)可以附接到對應的UBM結構21e(如果存在)及/或信號分佈結構21的第二導電層21d的露出部分(例如，襯墊、連接盤等)。這種附接(或連接)可以例如用導電凸塊29/29a(例如，C4凸塊、微凸塊、金屬柱、導電球等)來執行。方塊160可以包括以各種方式(例如，質量回焊、熱壓接合、直接金屬對金屬金屬間接合、雷射焊接、導電環氧樹脂接合、導電膜接合等)中的任一種方式將第二電子組件22附接到信號分佈結構21的頂側。應注意的是，信號分佈結構21可以將導電柱25電連接到第一電子組件23及/或第二電子組件22的襯墊或端子。
第二電子組件22可以以各種方式中的任何一種來定位在信號分佈結構21上。例如，第二電子組件22可以在信號分佈結構21上居中，但也可以橫向偏移。另外，例如也可以將多個第二電子組件22(與第一電子組件23一樣)附接到信號分佈結構21，以被包含在相同的封裝半導體裝 置中。
導電柱25(或桿)和第二電子組件22可以各種方式中的任何一種方式配置。例如，第二電子組件22(或其多個)可以被多個導電柱25橫向包圍(例如，在兩個、三個或四個側面上包圍)。在另一示例性實施例中，一個或多個導電柱25可以橫向地定位在同一封裝半導體裝置的第二電子組件22之間。
應注意的是，例如當第二電子組件22附接到信號分佈結構21時，第二電子組件22可以比導電柱25更高、比導電柱25更短或者與導電柱25大致相同的高度。如本文所討論的，第二電子組件22、導電柱25及/或第二囊封材料27的頂部可以各種方式中的任何一種來平坦化。
通常，方塊160可以包括在信號分佈結構上形成一個或多個導電柱(或桿)及/或形成一個或多個第二電子組件。因此，本發明公開的範圍不應受到任何特定導電柱或形成這種柱的方式的特性的限制，或者不應受任何特定的電子組件或形成(或附接)這種電子組件的方式的特性的限制。
接下來參考圖1和圖2G的示例性結構200g，示例性方法100可以在方塊170處包括形成第二囊封材料。例如，方塊170可以與方塊130共享任何或所有特徵。
例如，方塊170可以包括以第二囊封材料27覆蓋信號分佈結構21的頂側、導電柱25的任何或所有側面(例如，頂側、橫向側、透過底切所露出的底側等)、第二電子組件22的任何或所有側面(例如，頂側、組件和信號分佈結構21之間存在有間隙之面向信號分佈結構21的底側、橫 向側等)。此外，第二囊封材料27可以覆蓋尚未被覆蓋的第二電子組件22的接合襯墊或凸塊的任何部分。應注意的是，一個或多個第二電子組件22的任何一側可以維持不被第二囊封材料27覆蓋。
在示例性實施例中，第二囊封材料27可以覆蓋信號分佈結構21的頂側(例如，在信號分佈結構21的頂側處露出的任何介電層及/或導電層)。第二囊封材料27也可以全部或部分地覆蓋第二電子組件22(或其多個)的橫向側及/或導電柱25(或其多個)的橫向側。第二囊封材料27可以形成為也覆蓋第二電子組件22及/或導電柱25的頂側。儘管本文圖2G和其它附圖顯示了第二囊封材料27僅覆蓋信號分佈結構21的頂側，應當理解的是，第二囊封材料27也可形成為覆蓋信號分佈結構21的橫向側及/或第一囊封材料26的橫向側(例如，在將電子裝置從晶圓或面板或其他這種電子裝置的組合分離之後)。
應注意的是，第二囊封材料27也可以底部填充第二電子組件22，及/或與第二囊封材料27不同的底部填充物可以在第二電子組件22的附著期間及/或之後被施加。例如，這種底部填充物可以包括各種類型的材料中的任何一種，例如環氧樹脂、熱塑性材料、熱固性材料、聚醯亞胺、聚胺甲酸酯、聚合物材料、填充的環氧樹脂、填充的熱塑性材料、填充的熱固性材料、填充的聚醯亞胺、填充的聚胺甲酸酯、填充的聚合物材料、助熔底部填充物及其等效物，但不限於此。可以使用毛細管底部填充製程、利用預先施加的底部填充物等來執行這種底部充填。例如，本文所討論的任何電子組件可以被類似地底部填充。
方塊170可以包括以各種方式中的任一種方式形成第二囊 封材料27，不限於本文所提供的範例。例如，方塊170可以包括利用壓縮模製、轉移模製、液體囊封劑模製、真空層壓、糊狀印刷、薄膜輔助模製等中的一種或多種來形成第二囊封材料27。另外例如，方塊170可以包括利用旋塗、噴塗、印刷、燒結、熱氧化、物理氣相沉積(PVD)、化學氣相沉積(CVD)、金屬有機化學氣相沉積(MOCVD)、原子層沉積(ALD)、低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、電漿氣相沉積(PVD)、片層壓、蒸發等中一個或多個來形成第二囊封材料27。
第二囊封材料27可以包括各種囊封材料中的一種或多種，不限於本文所提供的範例。例如，第二囊封材料27可以包括各種囊封或模製材料(例如，樹脂、聚合物、聚合物複合材料、具有填料的聚合物、環氧樹脂、具有填料的環氧樹脂、具有填料的環氧丙烯酸酯、矽氧樹脂、其組合、等效物等)中的任何一種。也例如，第二囊封材料27可以包括各種介電材料中的任何一種，例如無機介電材料(例如，Si3N4、SiO2、SiON、SiN、氧化物、氮化物、其組合、其等效物等)及/或有機介電材料(例如聚合物、聚醯亞胺(PI)、苯環丁烯(BCB)、聚苯噁唑(PBO)、雙馬來醯亞胺三氮雜苯(BT)、模製材料、酚醛樹脂、環氧樹脂、聚矽氧、丙烯酸酯聚合物、其等效物等)。
第二囊封材料27(或其形成)可以與第一囊封材料26共享任何或所有特性。然而，本發明公開的範圍不限於此。例如，方塊170可以包括以與方塊130形成第一囊封材料26的方式不同的方式形成第二囊封材料27。同樣例如，第二囊封材料27可以是與第一囊封材料26不同類型的材料。
接下來參考圖1和圖2H的示例性結構200h，示例性方法100可以在方塊180處包括薄化(或平坦化)在方塊170處已囊封的組裝件。
例如，方塊180可以包括將第二囊封材料27的頂側薄化或平坦化(例如機械研磨、化學蝕刻、剃刮或剪切、剝離、其任何組合等)到期望的厚度。方塊180還可以例如包括對第二電子組件22(或其多個)及/或導電柱25(或其多個)薄化(例如機械研磨、化學蝕刻、剃刮、剝離、其任何組合等)。在圖2H所示的示例性實施例中，方塊180包括以導致第二囊封材料27、第二電子組件22及/或導電柱25的共平面頂表面的方式來執行薄化。因此，第二電子組件22和導電柱25的至少相應的頂表面(及/或至少橫向側表面的上部)從第二囊封材料27的頂表面(或在第二囊封材料27的頂表面處)露出。應注意的是，雖然示例性實施例顯示了從第二囊封材料27露出的第二電子組件22的頂側，但是這種露出並不必要。例如，在各種實施例中，可以保留覆蓋第二電子組件22的頂側的第二囊封材料27的薄層。
在各種示例性實施例中，方塊110-180(及/或所得結構)可以享有與在2016年8月11日提交的題為“半導體封裝和其製造方法”的美國專利申請案第14/823,689號中所顯示的通用同功的方塊(及/或所得結構)之任何或所有特徵，其中前述美國專利申請案的全部內容透過引用方式整體併入本文以用於所有目的。
接下來參考圖1和圖2I的示例性結構200i，示例性方法100可以在方塊190處包括形成第二信號分佈結構和互連結構。方塊190可以包括以各種方式中的任何一種來執行這些操作，不限於本文所提供的範例。
例如，方塊190可以與方塊150共享任何或全部特徵。在圖2I所示的示例性實施例200i中，方塊190包括在第二囊封材料27、導電柱25及/或第二電子組件22上形成介電層63。介電層63(及其形成)可以例如與本文所討論的任何介電層(及其形成)共享任何或所有特性，包括孔的形成。
示例性介電層63顯示出具有露出至少導電柱25的頂端的中心區域的孔。方塊190可以例如包括以本文所提供的各種方式、各種範例(例如，在方塊150的討論中)中的任何一種形成這種孔。
方塊190可以例如包括在導電柱25的頂端(例如，透過穿過介電層63的相應孔)上及/或介電層63的部分(例如，圍繞穿過介電層63的相應孔)上形成互連結構24。
互連結構24可以包括各種特性中的任何一種。例如，互連結構24可以包括導電球或凸塊(例如，焊球或凸塊、晶圓凸塊、實芯或銅芯焊球等)。例如，在包括焊球或凸塊的示例性實施例中，這樣球或凸塊可以包括錫、銀、鉛、Sn-Pb、Sn37-Pb、Sn95-Pb、Sn-Pb-Ag、Sn-Pb-Bi、Sn-Cu、Sn-Ag、Sn-Au、Sn-Bi、Sn-Ag-Cu、Sn-Ag-Bi、Sn-Zn、Sn-Zn-Bi、其組合、其等效物等，但本發明公開內容不限於此。互連結構24還可以包括導電柱或桿、線、連接盤等，其可以例如包括本文所討論的任何導電材料(例如，金屬、導電黏著劑等)。
互連結構24可以任何或各種配置來配置。例如，互連結構24可以被配置為球柵陣列配置、平面柵格陣列配置等。互連結構24可以例如圍繞半導體封裝的周邊佈置(例如，包圍第二電子組件22及/或第一電子 組件23的覆蓋區(或輪廓))。互連結構24也可以例如被佈置成行/列矩陣陣列(例如，矩陣/陣列的至少一部分在第二電子組件22及/或第一電子組件23的覆蓋區(或輪廓)內)。
方塊190可以包括以各種方式中的任何一種方式形成(或附接)這種互連結構24，不限於本文所提供的範例。例如，方塊190可以包括透過球滴、凸塊化、金屬鍍覆、黏貼和回焊等形成(或附接)這種互連結構24。例如，方塊190可以包括將導電球滴落在導電柱25的端部(或第二信號分佈結構的經暴露的導體或襯墊或連接盤或UBM結構)上。
儘管未顯示，方塊190也可以例如包括在互連結構24之間橫向地形成(或附接)附加組件(例如，被動組件、主動組件等)。在示例性實施例中，這種組件可以具有比互連結構24更小的高度。例如，這種組件可以具有比焊球導電互連結構24更小的高度、比焊球互連結構24的實芯(例如，銅芯等)更小的高度等。在這樣的一實施例中，當互連結構24附接到另一基板或組件時，互連結構24可以提供間隔以保持這些組件的空間。
接下來參考圖1和圖2I的示例性結構200i，示例性方法100可以在方塊195處包括從晶圓或面板或以其他方式連接的多個電子封裝將電子封裝單一化分割。方塊195可以包括以各種方式中的任何一種進行這種單一化分割，不限於本文所提供的範例。
例如，示例性方法100的任何或所有方塊可以在晶圓或面板級執行，例如同時形成多個半導體裝置(或封裝)。然後，晶圓或面板可以例如被單一化分割成個別的封裝。這種單一化分割可以例如透過機械切割(例如鋸切、切割、磨蝕、折斷(snapping)等)、能量切割(例如雷射切割、 電漿切割等)、化學切割(例如蝕刻、溶解等)等中的任何一種或多種進行。在示例性實施例中，這種單一化分割可以形成半導體裝置(或封裝)的共平面橫向側表面。例如，第一囊封材料26、第一信號分佈結構21、第二囊封材料27和第二信號分佈結構25的一個或多個橫向側表面可以在經單一化分割的半導體裝置(或封裝)的一個或多個橫向側上共平面。
圖3A顯示了根據本發明公開的各個態樣的示例性半導體裝置300的橫截面圖，以及圖3B顯示了根據本發明公開的各個態樣的示例性半導體裝置300的仰視圖。圖3A和3B所示的示例性半導體裝置300可以由圖1的示例性方法100所實施而得，例如如圖2A-2I所示且本文所討論的。
例如，示例性半導體裝置300(或封裝)可以與圖2I所示的所得半導體裝置200i共享任何或全部特性。應注意的是，可以在示例性封裝300上執行其他方法步驟，例如添加或刪除組件等，而不脫離本發明公開的範圍。應注意的是，示例性半導體裝置300(或本文討論的任何裝置)可以被稱為半導體封裝、電子裝置、電子封裝、裝置、封裝等。
如本文所討論的，例如在示例性方法100的方塊190的討論中，與導電柱25及/或與其耦合的互連結構24可以各種方式配置。在示例性實施例中，如圖3A和3B所示，導電柱25和互連結構24可以圍繞第二電子組件22的覆蓋區(或輪廓)的周邊來配置。例如，在這樣的一示例性配置中，第二電子組件22的覆蓋區(或輪廓)內的位置可能沒有互連結構24的扇入(fan-in)。例如，如圖3A和3B所示，在第二電子組件22正下方沒有互連結構24。
然而，如本文所討論的(例如，在示例性方法100的方塊 190的討論中)，第二信號分佈結構(在圖2I和3A中顯示為具有填充有導電材料的孔的介電層63)可以包括任何數量的介電層及/或導電層。例如，第二信號分佈結構可以與在方塊150處形成的信號分佈結構21共享任何或所有特性。
例如，參考圖1和圖4a的示例性結構400a，示例性方法100可以在方塊190處包括形成第二信號分佈結構31。第二信號分佈結構31(及/或其形成)可以與第一信號分佈結構21(及/或其形成)共享任何或所有特性。示例性第二信號分佈結構31例如包括多個介電層和多個導電層(例如襯墊或連接盤層、跡線層、UBM層等)。
例如，除了介電層63，第二信號分佈結構31也可以包括第一介電層31a、第一導電層31b、第二介電層31c、第二導電層31d和UBM結構31e(或替代地為襯墊)。例如，第一導電層31b可以透過介電層63中的孔而連接到導電柱25。然後可以形成任何數量的導電層和介電層以形成信號分佈結構31。這種導電層(例如，第一導電層31b、第二導電層31d等)可以將各自的信號從半導體裝置的覆蓋區上的任何位置分佈到導電柱25以及從導電柱25分佈到半導體裝置的覆蓋區上的任何位置。
還例如，參考圖1和圖4B的示例性結構400b，示例性方法100可以在方塊190處包括形成附接到第二信號分佈結構31(例如，到襯墊、連接盤、UBM結構等)的互連結構34。
圖5A顯示了根據本發明公開的各個態樣的示例性半導體裝置500的橫截面圖，以及圖5B顯示了根據本發明公開的各個態樣的示例性半導體裝置500的仰視圖。圖5A和5B所示的示例性半導體裝置500可以 圖1的示例性方法100實施而得，例如如圖2A-2I和圖4A-4B所示且在本文討論的。
例如，示例性半導體裝置500(或封裝)可以與圖4B所示的所得半導體裝置400b以及圖2I所示的半導體裝置200i共享任何或全部特性。應注意的是，可以在示例性封裝500上執行其他方法步驟，例如添加或刪除組件等，而不脫離本發明公開的範圍。應注意的是，示例性半導體裝置500(或本文討論的任何裝置)可以被稱為半導體封裝、電子裝置、電子封裝、裝置、封裝等。
如本文所討論的，例如在示例性方法100的方塊190的討論中，與導電柱25及/或與其耦合的互連結構24可以各種配置中的任一種配置。一個這樣的示例，如圖5A和5B所示，導電柱25可以圍繞第二電子組件22的覆蓋區(或輪廓)的周邊配置。例如，在這樣的一示例性配置中，可能有完整的互連結構24的矩陣，例如第二信號分佈結構31在第二電子組件22的覆蓋區(或輪廓)內的位置提供了扇入。例如，如圖5B所示，一些互連結構34在第二電子組件22的正下方，並且互連結構34中的一些不在第二電子組件22的正下方。例如，互連結構34中的一些可以位於相應的導電柱25的正下方，並且一些互連結構34可以自相應的導電柱25橫向偏移。
總之，本發明公開的各個態樣提供半導體裝置和製造半導體裝置的方法。作為非限制性範例，本發明公開的各個態樣提供了包括多個囊封層和多個信號分佈結構的半導體裝置及其製造方法。雖然參考某些態樣和實施例已於前述描述，但是本領域技術人士將理解，在不脫離本發明 公開的範圍的情況下，可以進行各種改變並且可以替換等效物。此外，在不脫離其範圍的情況下，可以進行許多修改以使特定情況或材料適用於本發明公開的教示。因此，本發明公開的目的並不限於所揭示的特定範例，而是本發明揭示內容將包括落入所附申請專利範圍的範疇內的所有範例。
21‧‧‧信號分佈結構/第一信號分佈結構
21a‧‧‧第一介電層
21b‧‧‧第一導電層
21c‧‧‧第二介電層
21d‧‧‧第二導電層
21e‧‧‧凸塊下金屬化(UBM)結構
22‧‧‧第二電子組件
23‧‧‧第一電子組件/電子組件
24‧‧‧互連結構
25‧‧‧導電柱/柱/第二信號分佈結構
26‧‧‧第一囊封材料
27‧‧‧第二囊封材料
28‧‧‧組件端子/導電端子
29‧‧‧接合襯墊/導電凸塊
29a‧‧‧接合襯墊/導電凸塊
63‧‧‧介電層
300‧‧‧示例性半導體裝置/示例性封裝

Claims (15)

  1. 一種半導體裝置，包括：第一信號分佈結構，具有信號分佈結構頂側、信號分佈結構底側和多個信號分佈結構橫向側，其中所述第一信號分佈結構包括第一介電層和第一導電層；第一電子組件，耦合到所述信號分佈結構頂側；第一囊封材料，接觸所述信號分佈結構頂側的至少一部分和所述第一電子組件的至少一部分；半導體晶粒，耦合到所述信號分佈結構底側並且位於所述第一電子組件正下方；多個導電柱，耦合到所述信號分佈結構底側並且在所述半導體晶粒周圍橫向地定位；以及第二囊封材料，接觸所述信號分佈結構底側的至少一部分、所述半導體晶粒的至少一部分以及所述導電柱的至少一部分，其中：所述多個導電柱中的每個導電柱的底側和所述半導體晶粒的底側在所述第二囊封材料的底側處從所述第二囊封材料露出；以及所述多個導電柱中的每個導電柱的整個最上面的表面從所述第二囊封材料的最上面的表面露出並且在垂直方向上不高於所述第二囊封材料的所述最上面的表面。
  2. 根據請求項1所述的半導體裝置，包括直接在所述第二囊封材料的所述底側上的下方介電層，其中： 所述下方介電層是在所述第二囊封材料下方的唯一介電層；所述下方介電層包括多個孔，所述多個孔中的每個孔透過所述下方介電層露出所述多個導電柱中相應的導電柱；以及所述下方介電層接觸所述多個導電柱中的每一個導電柱的相應的最下方水平表面。
  3. 根據請求項2所述的半導體裝置，包括多個導電球，其中：所述多個導電球中的每個導電球透過所述多個孔中相應的孔而電連接到所述多個導電柱中相應的導電柱；以及所述多個導電球中的每個導電球包括第一部分，所述第一部分定位於所述多個孔中相應的孔內。
  4. 根據請求項1所述的半導體裝置，其中：所述第一電子組件包括第一接觸件；以及所述第一信號分佈結構的所述第一導電層被直接形成在所述第一接觸件上。
  5. 根據請求項1所述的半導體裝置，包括：第二信號分佈結構，其在所述第二囊封材料的所述底側上；以及耦合到所述第二信號分佈結構的底側並且定位在所述半導體晶粒的正下方的多個導電球，並且其中所述第二信號分佈結構將所述多個導電球中的每個導電球電連接到所述多個導電柱中相應的導電柱。
  6. 根據請求項1所述的半導體裝置，包括第二信號分佈結構，所述第二信號分佈結構在所述第二囊封材料的所述底側上，所述第二信號分佈結構包括多個介電層和多個導電層， 其中所述多個信號分佈結構橫向側中的每一個信號分佈結構橫向側與所述第一囊封材料的相應橫向側、所述第二囊封材料的相應橫向側和所述第二信號分佈結構的相應橫向側共平面。
  7. 根據請求項1所述的半導體裝置，其中所述多個導電柱中的每個導電柱的所述底側、所述半導體晶粒的所述底側和所述第二囊封材料的所述底側是共平面的。
  8. 根據請求項1所述的半導體裝置，其中：所述多個導電柱中的每個導電柱的整個所述最上面的表面的第一部分被所述第一信號分佈結構的所述第一介電層接觸；以及所述多個導電柱中的每個導電柱的整個所述最上面的表面的第二部分被所述第一信號分佈結構的所述第一導電層接觸。
  9. 一種半導體裝置，包括：第一信號分佈結構，具有第一信號分佈結構頂側、第一信號分佈結構底側和在所述第一信號分佈結構頂側與所述第一信號分佈結構底側之間延伸的多個第一信號分佈結構橫向側，所述第一信號分佈結構包括第一導電層和第一介電層；第一電子組件，耦合到所述第一信號分佈結構頂側；第一囊封材料，接觸所述第一信號分佈結構頂側的至少一部分和所述第一電子組件的至少一部分；第二電子組件，耦合到所述第一信號分佈結構底側並且位於所述第一電子組件下方；多個導電柱，耦合到所述第一信號分佈結構底側； 第二囊封材料，接觸所述第一信號分佈結構底側的至少一部分、所述第二電子組件的至少一部分以及所述導電柱的至少一部分；以及第二信號分佈結構，具有耦合到所述多個導電柱的第二信號分佈結構頂側、第二信號分佈結構底側和在所述第二信號分佈結構頂側和所述第二信號分佈結構底側之間延伸的多個第二信號分佈結構橫向側，其中：所述多個導電柱中的每個導電柱的最上面的平坦表面被所述第一信號分佈結構的所述第一介電層接觸且被所述第一信號分佈結構的所述第一導電層接觸；所述導電柱中的每個導電柱的底側和所述第二電子組件的底側在所述第二囊封材料的底側處從所述第二囊封材料露出；以及所述多個導電柱中的每個導電柱的整個最上面的表面從所述第二囊封材料的最上面的表面露出並且在垂直方向上不高於所述第二囊封材料的所述最上面的表面。
  10. 根據請求項9所述的半導體裝置，其中：所述第一電子組件包括第一接觸件；以及所述第一信號分佈結構的所述第一導電層被直接形成在所述第一接觸件上。
  11. 根據請求項9所述的半導體裝置，包括耦合到所述第二信號分佈結構底側並且定位在所述第二電子組件正下方的多個導電球，並且其中所述第二信號分佈結構將所述多個導電球中的每個導電球電連接到所述導電柱中相應的導電柱。
  12. 根據請求項9所述的半導體裝置，其中：所述第一介電層包括通孔洞，所述通孔洞包括朝向所述第一電子組件的上方通孔端和朝向所述第二電子組件的下方通孔端；以及所述上方通孔端在横向方向上比所述下方通孔端窄。
  13. 根據請求項9所述的半導體裝置，其中所述多個第一信號分佈結構橫向側中的每個第一信號分佈結構橫向側與所述第一囊封材料的相應橫向側、所述第二囊封材料的相應橫向側和所述多個第二信號分佈結構橫向側中相應的一個第二信號分佈結構橫向側共平面。
  14. 根據請求項9所述的半導體裝置，其中所述第一信號分佈結構和所述第二信號分佈結構中的每個信號分佈結構包括多個導電層和多個介電層。
  15. 根據請求項9所述的半導體裝置，其中所述導電柱中的每個導電柱的所述底側、所述第二電子組件的所述底側和所述第二囊封材料的所述底側是共平面的。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI652787B (zh) 2017-05-25 2019-03-01 矽品精密工業股份有限公司 電子封裝件及其製法
US10541228B2 (en) 2017-06-15 2020-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Packages formed using RDL-last process
US10629539B2 (en) * 2017-11-07 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of fabricating the same
TWI643307B (zh) * 2018-01-30 2018-12-01 矽品精密工業股份有限公司 電子封裝件及其製法
US11039531B1 (en) 2018-02-05 2021-06-15 Flex Ltd. System and method for in-molded electronic unit using stretchable substrates to create deep drawn cavities and features
US20190244943A1 (en) * 2018-02-08 2019-08-08 Powertech Technology Inc. Semiconductor package and manufacturing method thereof
US11224117B1 (en) 2018-07-05 2022-01-11 Flex Ltd. Heat transfer in the printed circuit board of an SMPS by an integrated heat exchanger
TWI697078B (zh) * 2018-08-03 2020-06-21 欣興電子股份有限公司 封裝基板結構與其接合方法
US10964660B1 (en) 2018-11-20 2021-03-30 Flex Ltd. Use of adhesive films for 3D pick and place assembly of electronic components
TWI703685B (zh) * 2018-11-21 2020-09-01 欣興電子股份有限公司 發光二極體封裝及其製作方法
CN111211116B (zh) * 2018-11-21 2022-03-01 欣兴电子股份有限公司 发光二极管封装及其制作方法
US10896877B1 (en) * 2018-12-14 2021-01-19 Flex Ltd. System in package with double side mounted board
WO2020129808A1 (ja) * 2018-12-21 2020-06-25 株式会社村田製作所 電子部品モジュールの製造方法及び電子部品モジュール
US11257747B2 (en) 2019-04-12 2022-02-22 Powertech Technology Inc. Semiconductor package with conductive via in encapsulation connecting to conductive element
TWI698966B (zh) * 2019-05-14 2020-07-11 矽品精密工業股份有限公司 電子封裝件及其製法
DE102020119181A1 (de) * 2019-10-29 2021-04-29 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterpackages und verfahren zu deren herstellung
US10978338B1 (en) * 2019-11-13 2021-04-13 Nanya Technology Corporation Semiconductor device and manufacture method thereof
US20210159177A1 (en) * 2019-11-27 2021-05-27 Mediatek Inc. Semiconductor package structure
KR20210126310A (ko) * 2020-04-10 2021-10-20 삼성전자주식회사 씨드 구조체를 갖는 반도체 소자 및 그 형성 방법
US11562936B2 (en) 2020-08-31 2023-01-24 Amkor Technology Singapore Holding Pte. Ltd. Electrionic devices with interposer and redistribution layer

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014096547A (ja) * 2012-11-12 2014-05-22 Ps4 Luxco S A R L 半導体装置及びその製造方法
TW201426977A (zh) * 2012-11-30 2014-07-01 Altera Corp 包含在其週邊周圍之閘極驅動器之半導體裝置
US20170077022A1 (en) * 2011-12-30 2017-03-16 Deca Technologies Inc. Fully molded miniaturized semiconductor module

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7049170B2 (en) * 2003-12-17 2006-05-23 Tru-Si Technologies, Inc. Integrated circuits and packaging substrates with cavities, and attachment methods including insertion of protruding contact pads into cavities
FR2942583A1 (fr) * 2009-03-02 2010-09-03 Clause Plantes du genre diplotaxis porteuses d'une sterilite male cytoplasmique
JP5406572B2 (ja) 2009-03-19 2014-02-05 新光電気工業株式会社 電子部品内蔵配線基板及びその製造方法
US9385095B2 (en) * 2010-02-26 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. 3D semiconductor package interposer with die cavity
US8970023B2 (en) 2013-02-04 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and methods of forming same
KR101676916B1 (ko) * 2014-08-20 2016-11-16 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
US10177115B2 (en) * 2014-09-05 2019-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming
US9633974B2 (en) * 2015-03-04 2017-04-25 Apple Inc. System in package fan out stacking architecture and process flow
KR101809521B1 (ko) * 2015-09-04 2017-12-18 주식회사 네패스 반도체 패키지 및 그 제조방법
US9735131B2 (en) * 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
US10026716B2 (en) * 2016-04-15 2018-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC formation with dies bonded to formed RDLs
US9935080B2 (en) * 2016-04-29 2018-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Three-layer Package-on-Package structure and method forming same
US10062626B2 (en) * 2016-07-26 2018-08-28 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US20180076179A1 (en) * 2016-09-09 2018-03-15 Powertech Technology Inc. Stacked type chip package structure and manufacturing method thereof
US10319683B2 (en) * 2017-02-08 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stacked package-on-package structures

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170077022A1 (en) * 2011-12-30 2017-03-16 Deca Technologies Inc. Fully molded miniaturized semiconductor module
JP2014096547A (ja) * 2012-11-12 2014-05-22 Ps4 Luxco S A R L 半導体装置及びその製造方法
TW201426977A (zh) * 2012-11-30 2014-07-01 Altera Corp 包含在其週邊周圍之閘極驅動器之半導體裝置
TW201431011A (zh) * 2012-11-30 2014-08-01 Enpirion Inc 包含耦合至一去耦裝置之半導體裝置之設備

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