JP2005057003A - 半導体集積回路装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 76
- 239000000463 material Substances 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims description 22
- 230000003071 parasitic effect Effects 0.000 abstract description 21
- 239000010410 layer Substances 0.000 description 53
- 239000011229 interlayer Substances 0.000 description 23
- 238000000034 method Methods 0.000 description 11
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5225—Shielding layers formed together with wiring layers
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Manufacturing & Machinery (AREA)
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Abstract
【課題】配線層間の平坦化のために同一層の配線間に配線材料と同一材料からなるダミーパターンを備えていながら、該ダミーパターンと配線との間の対向容量を好適に抑制することのできる半導体集積回路装置を提供する。
【解決手段】同一層の配線(配線パターン)3a、3b間にそれら配線材料と同一の材料にて形成されるダミーパターン3Dとして、その形状を、少なくとも隣り合う配線との間の対向容量(寄生容量)が同配線との平行面を有する直方体に比べて減少される形状とする。具体的には、このダミーパターン3Dは、隣り合う配線(配線パターン)3a、3bに対して略45°傾斜した柱面を備える直方体形状をもって形成される。
【選択図】 図1
【解決手段】同一層の配線(配線パターン)3a、3b間にそれら配線材料と同一の材料にて形成されるダミーパターン3Dとして、その形状を、少なくとも隣り合う配線との間の対向容量(寄生容量)が同配線との平行面を有する直方体に比べて減少される形状とする。具体的には、このダミーパターン3Dは、隣り合う配線(配線パターン)3a、3bに対して略45°傾斜した柱面を備える直方体形状をもって形成される。
【選択図】 図1
Description
この発明は、半導体基板上に複数の層にわたって配線が敷設される多層配線構造を有する半導体集積回路装置、より詳しくは、それら配線層間の平坦化のために同一層の配線間に配線材料と同一材料からなるダミーパターンを有する半導体集積回路装置に関する。
周知のように、半導体集積回路装置をさらに高集積化する構造として、半導体基板上に複数の層にわたって配線が敷設される多層配線構造がある。このような構造を有する半導体集積回路装置では、配線層に配線密度の密な部分と疎な部分が含まれることで、これら両者の上に成膜される絶縁膜には自ずと段差が形成される。このため、こうした絶縁膜上に形成された上層の配線が上記段差部分において断線する等の問題が生じ、配線形成の信頼性の低下が避けられないものとなっている。
そこで従来は、こうした問題を解消するため、配線間隔の広い部分に配線と電気的に接続されない導体片(ダミーパターン)を同時形成して、上記段差の発生を緩和する方法なども提案されている。図5(a)および(b)に、こうした構造を有する半導体集積回路装置の平面構造および断面構造の一例をそれぞれ模式的に示す。なお、図5(a)は、この半導体集積回路装置の平面構造の一部を示す拡大平面図、図5(b)は図5(a)のB−B線に沿った断面図である。
図5(b)に示されるように、この半導体集積回路装置は、基本的に、半導体基板10と、絶縁膜20と、第1の配線層30と、層間絶縁膜層40と、第2の配線層50とが順次積層されて形成されている。
ここで、上記第1の配線層30には、周知のフォトリソグラフィ技術等によって、基本的には図5(a)に示されるように、例えばアルミニウム等からなる配線パターン30aおよび30bの間に、これら配線材料と同一材料からなる直方体形状のダミーパターン30Dが形成されている。具体的には、上記配線パターン30aおよび30bは互いに略平行となるように形成されており、上記直方体形状のダミーパターン30Dはこれら配線との平行面をもって、各々略等間隔おいて斜めに並ぶ態様にて配設されている。
また、上記層間絶縁膜層40は、具体的には、例えばp(プラズマ)−TEOS(テトラエトキシシラン)膜等からなる層間絶縁膜40aと、例えば平坦性に優れるSOG(スピンオングラス)膜等からなる層間絶縁膜40bと、例えばp−TEOS膜等からなる層間絶縁膜40cとが積層された構造となっている。そして、この層間絶縁膜40cの上に、例えばアルミニウム等からなる配線パターン50aを有する上記第2の配線層50が形成されている。
このように、上記ダミーパターン30Dを配設して配線間の隙間を埋めることにより、上記第1の配線層30の上に層間絶縁膜40a〜40cを成膜した場合の平坦化を図ることができるようになる。また、上記層間絶縁膜40a〜40cの成膜後に例えばCMPを用いてさらに平坦化を図った場合においても、上記ダミーパターン30Dを配設したことにより荷重の局部的な集中が緩和されるため、こうした荷重の集中等に起因した平坦性の悪化も回避することができるようになる。そして、こうして上層の第2の配線層50の下地となる層間絶縁膜40cの平坦性が高められることで、上述した上層配線の断線等も自ずと抑制されるようになる。
また従来、この種の半導体集積回路装置としては他にも、例えば特許文献1に見られるように、線状のダミーメタル(ダミーパターン)が隣り合う配線の間に配線と平行に形成された装置なども提案されている。
特開平10−335326号公報
ところで、上述のようにダミーパターン30Dを配設することで、上層配線の断線等の問題については確かにこれを解消することはできる。しかし、こうしてダミーパターン30Dを配設することにより、上記配線パターン30aおよび30bの間にはダミーパターン30Dを介して自ずと対向容量、いわゆる寄生容量が生じるようになる。そして、こうして生じた寄生容量は回路動作の速度低下やノイズの増加等を引き起こし、ひいては当該半導体集積回路装置の回路特性を悪化させることとなる。
この発明は、こうした実情に鑑みてなされたものであり、配線層間の平坦化のために同一層の配線間に配線材料と同一材料からなるダミーパターンを備えていながら、該ダミーパターンを介した配線間の寄生容量を好適に抑制することのできる半導体集積回路装置を提供することを目的とする。
こうした目的を達成するため、請求項1に記載の発明では、半導体基板上に複数の層にわたって配線が敷設される多層配線構造を有し、それら配線層間の平坦化のために同一層の配線間に配線材料と同一材料からなるダミーパターンが配されてなる半導体集積回路装置として、前記ダミーパターンを、少なくとも隣り合う配線との間の対向容量が同配線との平行面を有する直方体に比べて減少される形状をもって形成されてなる構造としている。
半導体集積回路装置として、このような構造を有するダミーパターンを採用することにより、従来の隣り合う配線との平行面を有する直方体形状のダミーパターンを採用した半導体集積回路装置に比べて、前記ダミーパターンおよび隣り合う配線間の対向容量、いわゆる寄生容量は確実に低減される。このため、同構造を有する半導体集積回路装置によれば、上記ダミーパターンにより上層配線の下地の平坦性を高めつつ、前記ダミーパターンを介した配線間の寄生容量に起因する回路動作の速度低下やノイズの増加等についてもこれを的確に抑制することができるようになる。
また、請求項2に記載の半導体集積回路装置では、このようなダミーパターンを、前記隣り合う配線と対向する面が同配線に対して非平行となる面を含む多角柱形状をもって形成されてなる構造としている。
このような構造を有するダミーパターンの形状としては、例えば底面形状が菱形あるいは八角形あるいは三角形であるような多角柱等がある。そして、このような形状を有するダミーパターンを、前記隣り合う配線と対向する面が同配線に対して非平行となる面を含む態様にて形成している。このため、前記隣り合う配線からの距離を一定とした場合、前記ダミーパターンおよび隣り合う配線間の対向容量(寄生容量)は、少なくとも同配線との平行面を有する直方体形状のダミーパターンに比べて確実に減少することとなる。
また、請求項3に記載の半導体集積回路装置では、請求項1に記載の半導体集積回路装置において、前記ダミーパターンを、前記隣り合う配線と対向する面の配線からの距離が断続的もしくは連続的に変化する多角柱形状をもって形成されてなる構造としている。
このような構造を有するダミーパターンの形状としては、例えば底面形状が菱形あるいは八角形あるいは三角形であるような多角柱等がある。そして、このような形状を有するダミーパターンを、隣り合う配線と対向する面の配線からの距離が断続的もしくは連続的に変化する態様にて形成している。このため、先の請求項2に記載の発明と同様、前記隣り合う配線からの距離を一定とした場合、前記ダミーパターンおよび隣り合う配線間の対向容量(寄生容量)は、少なくとも同配線との平行面を有する直方体形状のダミーパターンに比べて確実に減少することとなる。
また、請求項4に記載の半導体集積回路装置では、請求項1に記載の半導体集積回路装置において、前記ダミーパターンを、前記隣り合う配線と対向する面の配線からの距離が連続的に変化する略円柱形状をもって形成されてなる構造としている。
こうして形成されるダミーパターンによっても、先の請求項2または3に記載の発明と同様、前記隣り合う配線からの距離を一定とした場合、前記ダミーパターンおよび隣り合う配線間の対向容量(寄生容量)は、少なくとも同配線との平行面を有する直方体形状のダミーパターンに比べて確実に減少することとなる。
一方、請求項5に記載の半導体集積回路装置では、半導体基板上に複数の層にわたって配線が敷設される多層配線構造を有し、それら配線層間の平坦化のために同一層の配線間に配線材料と同一材料からなるダミーパターンが配されてなる半導体集積回路装置として、前記ダミーパターンを、チップとして切り出された半導体基板の側面に対して全て非平行となる4つの柱面を備える直方体形状をもって形成されてなる構造としている。
一般に、前記配線層における配線は、チップとして切り出された半導体基板の側面に対して平行もしくは垂直となるように形成される。このため、前記ダミーパターンを、これら側面に対して全て非平行となる4つの柱面を備える直方体形状に形成することにより、それら全ての柱面に対して非平行となる配線が多くなる。すなわち、半導体集積回路装置として、このような構造を有するダミーパターンを採用すれば、先の請求項1〜4に記載の半導体集積回路装置と同様もしくはそれに準じた効果が得られるとともに、隣り合う配線に限らず、より多くの配線について、前記ダミーパターンとの間に生じる対向容量の低減を図ることができるようになる。
他方、請求項6に記載の半導体集積回路装置では、半導体基板上に複数の層にわたって配線が敷設される多層配線構造を有し、それら配線層間の平坦化のために同一層の配線間に配線材料と同一材料からなるダミーパターンが配されてなる半導体集積回路装置として、前記ダミーパターンを、互いに対向する面の距離が断続的もしくは連続的に変化する多角柱形状をもって形成されてなる構造としている。
半導体集積回路装置として、このような構造を有するダミーパターンを採用することによっても、一般的な配線の敷設方法に対して、前記ダミーパターンおよび隣り合う配線間の対向容量(寄生容量)の低減を図ることができるようになる。
また、請求項7に記載の半導体集積回路装置では、半導体基板上に複数の層にわたって配線が敷設される多層配線構造を有し、それら配線層間の平坦化のために同一層の配線間に配線材料と同一材料からなるダミーパターンが配されてなる半導体集積回路装置として、前記ダミーパターンは、互いに対向する面の距離が連続的に変化する略円柱形状をもって形成されてなる構造としている。
半導体集積回路装置として、このような構造を有するダミーパターンを採用すれば、配
線の任意の敷設方法に対して、前記ダミーパターンと隣り合う配線との間の対向容量(寄生容量)の低減を図ることができるようになる。
線の任意の敷設方法に対して、前記ダミーパターンと隣り合う配線との間の対向容量(寄生容量)の低減を図ることができるようになる。
この発明にかかる半導体集積回路装置では、配線層間の平坦化のために同一層の配線間に配線材料と同一材料からなるダミーパターンを、少なくとも隣り合う配線との間の対向容量が同配線との平行面を有する直方体に比べて減少される形状をもって形成した。これにより、ダミーパターンを介した配線間の寄生容量は確実に低減され、該寄生容量に起因する回路動作の速度低下やノイズの増加等についてもこれを的確に抑制することができる。
図1に、本発明にかかる半導体集積回路装置の一実施の形態について、その構造を模式的に示す。この実施の形態にかかる半導体集積回路装置も、先の図5に例示した半導体集積回路装置と同様、前述のダミーパターンを配設することで上層配線の下地の平坦化を図っている。ただし、この実施の形態の半導体集積回路装置では、この図1に示される態様にて上記ダミーパターンを配置することにより、前述のダミーパターンおよび隣り合う配線間の対向容量(寄生容量)を抑制するようにしている。
図1(a)および(b)は、この実施の形態にかかる半導体集積回路装置の平面構造および断面構造の一例をそれぞれ模式的に示したものである。なお、図1(a)は、この半導体集積回路装置の平面構造の一部を示す拡大平面図、図1(b)は図1(a)のB−B線に沿った断面図である。
図1(b)に示されるように、この実施の形態にかかる半導体集積回路装置も、基本的には、半導体基板1と、絶縁膜2と、第1の配線層3と、層間絶縁膜層4と、第2の配線層5とが順次積層されて形成されている。
ここで、上記第1の配線層3には、周知のフォトリソグラフィ技術等によって、基本的には図1(a)に示されるように、例えばアルミニウム等からなる配線パターン3aおよび3bの間に、これら配線材料と同一材料からなる直方体形状のダミーパターン3Dが形成されている。具体的には、上記配線パターン3aおよび3bは互いに略平行となるように形成されており、上記直方体形状のダミーパターン3Dはこれら配線に対して略45°傾斜した柱面をもって、各々略等間隔おいて斜めに並ぶ態様にて配設されている。
また、上記層間絶縁膜層4は、具体的には、例えばp(プラズマ)−TEOS(テトラエトキシシラン)膜等からなる層間絶縁膜4aと、例えば平坦性に優れるSOG(スピンオングラス)膜等からなる層間絶縁膜4bと、例えばp−TEOS膜等からなる層間絶縁膜4cとが積層された構造となっている。そして、この層間絶縁膜4cの上に、例えばアルミニウム等からなる配線パターン5aを有する上記第2の配線層5が形成されている。
このように、上記ダミーパターン3Dを配設して配線間の隙間を埋めることにより、上記第1の配線層3の上に層間絶縁膜4a〜4cを成膜した場合の平坦化を図ることができるようになる。また、上記層間絶縁膜4a〜4cの成膜後に例えばCMPを用いてさらに平坦化を図った場合においても、上記ダミーパターン3Dを配設したことにより荷重の局部的な集中が緩和されるため、こうした荷重の集中等に起因した平坦性の悪化も回避することができるようになる。そしてこの場合も、こうして上層の第2の配線層5の下地となる層間絶縁膜4cの平坦性が高められることで、前述した上層配線の断線等も自ずと抑制されるようになる。
次に、図2を用いて、この実施の形態に採用される上記ダミーパターン3Dの形状、並びに寸法についてその具体例を示す。なお、この図2は、上記ダミーパターン3Dの外観形状を、便宜上、左あるいは右方向に45°傾けた方向から見た斜視図として示している。
このダミーパターン3Dの形状は同図2に示される通りであるが、その各部の寸法は、図2中のa1〜a2およびb1〜b2およびcについて、例えばa1=a2=b1=b2=0.4μm、c=0.32μm〜1.0μmといった設定となっている。そして、ダミーパターン3Dのこのような寸法に対し、図1に例示した上記配線パターン3aおよび3bは、例えば幅0.4μm、厚さ(高さ)0.32μm〜1.0μmの寸法をもって形成されている。
一方、図3は、これら配線パターンやダミーパターンを有して形成される上記第1の配線層3のレイアウト例についてその一部を模式的に示したものである。なお、先の図1(a)は、同図3中に一点鎖線にて示される領域A20を拡大して示した平面図に相当する。
同図3に示すように、上記第1の配線層3のレイアウト設計に際しては、
(イ)まず、所要の数のダミーパターン3Dを、各々等間隔をおいて斜めに配列される態様にて基板全面に配置する。
(イ)まず、所要の数のダミーパターン3Dを、各々等間隔をおいて斜めに配列される態様にて基板全面に配置する。
(ロ)その後、この基板上に例えば図中X軸方向あるいはY軸方向に沿った配線パターン3a〜3cを配置する。
(ハ)これら配線パターン3a〜3cあるいはその周囲(図3に破線にて示される領域A11〜A13)と重なった部分のダミーパターン(図3に二点鎖線にて示されるダミーパターン3D')についてはこれを削除する。
といった手順にて行われる。
といった手順にて行われる。
なおこの際、上述のようにダミーパターン3Dを斜めに並べて配置したことで、所定の間隔をもつ配線間には必ずいずれかのダミーパターン3Dが配置されることとなる。また、上記ダミーパターン3Dを直方体形状としたことで、こうしたレイアウト設計において、あるいはその後工程として実際にエッチング等により加工を行う上においても、その作業性を高く維持することが可能となる。
本実施の形態においてはこのように、上記ダミーパターン3Dについてはこれを、図1あるいは図3に示したように、図中X軸方向あるいはY軸方向に沿った配線パターンのそれぞれに対して略45°傾斜した柱面を備える直方体形状をもって形成することとしている。このため、このダミーパターン3Dが上記配線パターンのいずれと隣り合う場合であっても、隣り合う配線からの距離を一定とした場合、該ダミーパターン3Dと隣り合う配線との間の対向容量(寄生容量)は、同配線との平行面を有する直方体形状のダミーパターン(図5)に比べて確実に減少することとなる。さらに、該ダミーパターン3D同士の間の対向容量(寄生容量)も減少するので、結果としてダミーパターンを介した配線間の寄生容量を減少させることができる。
また、特に図示はしないが、上記半導体集積回路装置は、ウェーハをカットしてチップを切り取る工程、いわゆるダイシング工程に際して、先の図3中X軸方向あるいはY軸方向に沿った面を切り口として切り出されることとなる。すなわち、上記ダミーパターン3Dは、チップとして切り出された半導体基板の側面に対して全て略45°傾斜した柱面を有する直方体形状となっている。そして、一般に配線は、先の図3に例示した配線パターン3a〜3cのように、上記チップとして切り出された半導体基板の側面に対して平行も
しくは垂直となるように形成されることが多い。すなわち、自ずとダミーパターン3Dの全ての柱面に対して非平行となる配線が多くなる。
しくは垂直となるように形成されることが多い。すなわち、自ずとダミーパターン3Dの全ての柱面に対して非平行となる配線が多くなる。
以上説明したように、この実施の形態にかかる半導体集積回路装置によれば、以下のような優れた効果が得られるようになる。
(1)配線層間を平坦化するためのダミーパターン3Dを、隣り合う配線に対して略45°傾斜した柱面を備える直方体形状とした。このため、配線からの距離を一定とした場合、隣り合う配線およびダミーパターン間の対向容量(寄生容量)を、同配線との平行面を有する直方体形状のダミーパターンに比べて確実に減少させることができる。このため、同構造を有する半導体集積回路装置によれば、上記ダミーパターンにより上層配線の下地の平坦性を高めつつ、前記配線間の寄生容量に起因する回路動作の速度低下やノイズの増加等についてもこれを好適に抑制することができるようになる。
(2)さらに、上記ダミーパターン3Dについて、その全ての柱面がチップとして切り出された半導体基板の側面に対して略45°傾斜するように形成した。これにより、多くの配線について、前記ダミーパターンとの間に生じる対向容量(寄生容量)の低減を図ることができるようにもなる。
なお、本発明にかかる半導体集積回路装置は、上記実施の形態に限られることなく、例えば以下の形態にて実施することもできる。
・上記実施の形態では、層間絶縁膜層4を層間絶縁膜4a〜4cの3層から構成したが、層間絶縁膜層4の構成および材料等については一層とするなど任意である。
・上記実施の形態では、ダミーパターン3Dを斜めに並ぶ態様にて配置したが、ダミーパターン3Dの配置態様は任意であり、例えば縦方向および横方向に配列される態様にて配置した場合等についても本発明は適用できる。
・上記実施の形態では、ダミーパターン3Dを、隣り合う配線およびチップとして切り出された半導体基板の側面に対して全て略45°傾斜する4つの柱面を備える直方体形状をもって形成される構造とした。しかし、同ダミーパターン3Dは、
(a)隣り合う配線と対向する面が同配線に対して非平行となる面を含む多角柱形状。
(a)隣り合う配線と対向する面が同配線に対して非平行となる面を含む多角柱形状。
(b)隣り合う配線と対向する面が同配線に対して平行となる面をもたない多角柱形状。
(c)隣り合う配線と対向する面の配線からの距離が断続的もしくは連続的に変化する多角柱形状。
のいずれかを満たす構造であれば足りる。また、上記ダミーパターン3Dを、隣り合う配線と対向する面の配線からの距離が連続的に変化する略円柱形状としてもよい。すなわち、こうしたダミーパターンとしては、例えば図4(a)〜(l)に例示するような形状を底面形状とする多角柱形状あるいは円柱形状のものなども適宜採用することができる。特に、上記ダミーパターン3Dを、互いに対向する面の距離が断続的もしくは連続的に変化する多角柱形状として形成すれば、一般的な配線の敷設方法に対して、前記ダミーパターンおよび隣り合う配線間の対向容量(寄生容量)の低減を図ることができるようになる。また、上記ダミーパターン3Dを、互いに対向する面の距離が連続的に変化する略円柱形状(図4(l))として形成すれば、任意の方向の配線の敷設方法に対して、前記ダミーパターンと隣り合う配線との間の対向容量(寄生容量)の低減を簡便に図ることができるようになる。結局のところ、こうしたダミーパターンとして要は、少なくとも隣り合う配線との間の対向容量が同配線との平行面を有する直方体に比べて減少される形状であれば足りる。
のいずれかを満たす構造であれば足りる。また、上記ダミーパターン3Dを、隣り合う配線と対向する面の配線からの距離が連続的に変化する略円柱形状としてもよい。すなわち、こうしたダミーパターンとしては、例えば図4(a)〜(l)に例示するような形状を底面形状とする多角柱形状あるいは円柱形状のものなども適宜採用することができる。特に、上記ダミーパターン3Dを、互いに対向する面の距離が断続的もしくは連続的に変化する多角柱形状として形成すれば、一般的な配線の敷設方法に対して、前記ダミーパターンおよび隣り合う配線間の対向容量(寄生容量)の低減を図ることができるようになる。また、上記ダミーパターン3Dを、互いに対向する面の距離が連続的に変化する略円柱形状(図4(l))として形成すれば、任意の方向の配線の敷設方法に対して、前記ダミーパターンと隣り合う配線との間の対向容量(寄生容量)の低減を簡便に図ることができるようになる。結局のところ、こうしたダミーパターンとして要は、少なくとも隣り合う配線との間の対向容量が同配線との平行面を有する直方体に比べて減少される形状であれば足りる。
・また、配線層に形成される配線パターンおよびダミーパターンの材料についてもアルミニウムに限られることはなく、例えば銅あるいはアルミニウム合金あるいは多結晶シリコン等でもよい。また、ダミーパターンの寸法についても任意であり、配線層に形成される配線の幅等に応じた望ましい寸法に設定することができる。
1…半導体基板、2…絶縁膜、3、5…配線層、3a〜3c、5a…配線パターン、3D…ダミーパターン、4…層間絶縁膜層、4a〜4c…層間絶縁膜。
Claims (7)
- 半導体基板上に複数の層にわたって配線が敷設される多層配線構造を有し、それら配線層間の平坦化のために同一層の配線間に配線材料と同一材料からなるダミーパターンが配されてなる半導体集積回路装置において、
前記ダミーパターンは、少なくとも隣り合う配線との間の対向容量が同配線との平行面を有する直方体に比べて減少される形状をもって形成されてなる
ことを特徴とする半導体集積回路装置。 - 前記ダミーパターンは、前記隣り合う配線と対向する面が同配線に対して非平行となる面を含む多角柱形状をもって形成されてなる
請求項1に記載の半導体集積回路装置。 - 前記ダミーパターンは、前記隣り合う配線と対向する面の配線からの距離が断続的もしくは連続的に変化する多角柱形状をもって形成されてなる
請求項1に記載の半導体集積回路装置。 - 前記ダミーパターンは、前記隣り合う配線と対向する面の配線からの距離が連続的に変化する略円柱形状をもって形成されてなる
請求項1に記載の半導体集積回路装置。 - 半導体基板上に複数の層にわたって配線が敷設される多層配線構造を有し、それら配線層間の平坦化のために同一層の配線間に配線材料と同一材料からなるダミーパターンが配されてなる半導体集積回路装置において、
前記ダミーパターンは、チップとして切り出された半導体基板の側面に対して全て非平行となる4つの柱面を備える直方体形状をもって形成されてなる
ことを特徴とする半導体集積回路装置。 - 半導体基板上に複数の層にわたって配線が敷設される多層配線構造を有し、それら配線層間の平坦化のために同一層の配線間に配線材料と同一材料からなるダミーパターンが配されてなる半導体集積回路装置において、
前記ダミーパターンは、互いに対向する面の距離が断続的もしくは連続的に変化する多角柱形状をもって形成されてなる
ことを特徴とする半導体集積回路装置。 - 半導体基板上に複数の層にわたって配線が敷設される多層配線構造を有し、それら配線層間の平坦化のために同一層の配線間に配線材料と同一材料からなるダミーパターンが配されてなる半導体集積回路装置において、
前記ダミーパターンは、互いに対向する面の距離が連続的に変化する略円柱形状をもって形成されてなる
ことを特徴とする半導体集積回路装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003285158A JP2005057003A (ja) | 2003-08-01 | 2003-08-01 | 半導体集積回路装置 |
CNA2004100698861A CN1581478A (zh) | 2003-08-01 | 2004-07-15 | 半导体集成电路装置 |
US10/903,596 US20050023568A1 (en) | 2003-08-01 | 2004-07-29 | Semiconductor integrated circuit device |
TW093122863A TWI246742B (en) | 2003-08-01 | 2004-07-30 | Semiconductor integrated circuit device |
KR1020040060225A KR100610703B1 (ko) | 2003-08-01 | 2004-07-30 | 반도체 집적 회로 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003285158A JP2005057003A (ja) | 2003-08-01 | 2003-08-01 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005057003A true JP2005057003A (ja) | 2005-03-03 |
Family
ID=34101118
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003285158A Withdrawn JP2005057003A (ja) | 2003-08-01 | 2003-08-01 | 半導体集積回路装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20050023568A1 (ja) |
JP (1) | JP2005057003A (ja) |
KR (1) | KR100610703B1 (ja) |
CN (1) | CN1581478A (ja) |
TW (1) | TWI246742B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006095655A1 (ja) * | 2005-03-11 | 2006-09-14 | Matsushita Electric Industrial Co., Ltd. | 半導体集積回路 |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5258167B2 (ja) * | 2006-03-27 | 2013-08-07 | 株式会社沖データ | 半導体複合装置、ledヘッド、及び画像形成装置 |
US7709962B2 (en) | 2006-10-27 | 2010-05-04 | Infineon Technologies Ag | Layout structure having a fill element arranged at an angle to a conducting line |
JP5494264B2 (ja) * | 2010-06-14 | 2014-05-14 | 富士ゼロックス株式会社 | 発光装置、プリントヘッドおよび画像形成装置 |
JP2014072379A (ja) * | 2012-09-28 | 2014-04-21 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
US9793089B2 (en) | 2013-09-16 | 2017-10-17 | Kla-Tencor Corporation | Electron emitter device with integrated multi-pole electrode structure |
US20150076697A1 (en) * | 2013-09-17 | 2015-03-19 | Kla-Tencor Corporation | Dummy barrier layer features for patterning of sparsely distributed metal features on the barrier with cmp |
JP6434763B2 (ja) * | 2014-09-29 | 2018-12-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
TWI740997B (zh) * | 2017-08-03 | 2021-10-01 | 聯華電子股份有限公司 | 半導體結構 |
KR102397905B1 (ko) * | 2017-12-27 | 2022-05-13 | 삼성전자주식회사 | 인터포저 기판 및 반도체 패키지 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2695821B2 (ja) * | 1988-03-22 | 1998-01-14 | 株式会社東芝 | 半導体集積回路装置 |
JP3724606B2 (ja) * | 1995-05-22 | 2005-12-07 | 日立化成工業株式会社 | 半導体チップの接続構造及びこれに用いる配線基板 |
DE69618458T2 (de) * | 1995-05-22 | 2002-11-07 | Hitachi Chemical Co Ltd | Halbleiterteil mit einem zu einem verdrahtungsträger elektrisch verbundenem chip |
JP2000286263A (ja) * | 1999-03-29 | 2000-10-13 | Nec Corp | 半導体装置及びその製造方法 |
US6638863B2 (en) * | 2001-04-24 | 2003-10-28 | Acm Research, Inc. | Electropolishing metal layers on wafers having trenches or vias with dummy structures |
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-
2003
- 2003-08-01 JP JP2003285158A patent/JP2005057003A/ja not_active Withdrawn
-
2004
- 2004-07-15 CN CNA2004100698861A patent/CN1581478A/zh active Pending
- 2004-07-29 US US10/903,596 patent/US20050023568A1/en not_active Abandoned
- 2004-07-30 KR KR1020040060225A patent/KR100610703B1/ko not_active IP Right Cessation
- 2004-07-30 TW TW093122863A patent/TWI246742B/zh not_active IP Right Cessation
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US7541625B2 (en) | 2005-03-11 | 2009-06-02 | Panasonic Corporation | Semiconductor integrated circuit |
Also Published As
Publication number | Publication date |
---|---|
CN1581478A (zh) | 2005-02-16 |
US20050023568A1 (en) | 2005-02-03 |
KR100610703B1 (ko) | 2006-08-10 |
TW200511501A (en) | 2005-03-16 |
TWI246742B (en) | 2006-01-01 |
KR20050016055A (ko) | 2005-02-21 |
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JP2009111073A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051226 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060614 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20070731 |