JPH09162279A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
- Publication number
- JPH09162279A JPH09162279A JP32146795A JP32146795A JPH09162279A JP H09162279 A JPH09162279 A JP H09162279A JP 32146795 A JP32146795 A JP 32146795A JP 32146795 A JP32146795 A JP 32146795A JP H09162279 A JPH09162279 A JP H09162279A
- Authority
- JP
- Japan
- Prior art keywords
- wiring layer
- wiring
- layer
- integrated circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 高性能でしかも容易に製造できる半導体集積
回路装置およびその製造技術を提供する。 【解決手段】 直交している１層目の配線層９と２層目
の配線層１０および直交している３層目の配線層１１と
４層目の配線層１２を有し、１層目の配線層９の配線ピ
ッチと２層目の配線層１０の配線ピッチとは等しく、３
層目の配線層１１の配線ピッチと４層目の配線層１２の
配線ピッチとは等しく、３層目の配線層１１および４層
目の配線層１２の配線ピッチは、１層目の配線層９およ
び２層目の配線層１０の配線ピッチの２1/2 倍であるも
のである。
回路装置およびその製造技術を提供する。 【解決手段】 直交している１層目の配線層９と２層目
の配線層１０および直交している３層目の配線層１１と
４層目の配線層１２を有し、１層目の配線層９の配線ピ
ッチと２層目の配線層１０の配線ピッチとは等しく、３
層目の配線層１１の配線ピッチと４層目の配線層１２の
配線ピッチとは等しく、３層目の配線層１１および４層
目の配線層１２の配線ピッチは、１層目の配線層９およ
び２層目の配線層１０の配線ピッチの２1/2 倍であるも
のである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関する。
置およびその製造技術に関する。
【０００２】
【従来の技術】半導体集積回路装置は、高集積化と微細
加工化が推進されており、それに伴い配線構造も微細と
なり、高密度の配線構造が要求されてきている。
加工化が推進されており、それに伴い配線構造も微細と
なり、高密度の配線構造が要求されてきている。
【０００３】ところで、本発明者は、半導体集積回路装
置の製造技術について検討した。以下は、本発明者によ
って検討された技術であり、その概要は次のとおりであ
る。
置の製造技術について検討した。以下は、本発明者によ
って検討された技術であり、その概要は次のとおりであ
る。
【０００４】すなわち、半導体集積回路装置の配線層と
しては、多層配線構造が採用されており、下層配線層と
上層配線層とが層間絶縁膜の選択的な領域の接続孔（ス
ルーホール）を通して電気接続されている。
しては、多層配線構造が採用されており、下層配線層と
上層配線層とが層間絶縁膜の選択的な領域の接続孔（ス
ルーホール）を通して電気接続されている。
【０００５】この場合、例えばマクロセルとマクロセル
との配線などにおいて、ＣＡＤ（Computer Aided Desig
n)を使用した自動配線法により、下層配線層と上層配線
層とを直交するように配置している。
との配線などにおいて、ＣＡＤ（Computer Aided Desig
n)を使用した自動配線法により、下層配線層と上層配線
層とを直交するように配置している。
【０００６】なお、半導体集積回路装置における配線層
の形成技術について記載されている文献としては、例え
ば平成元年１１月２日、（株）プレスジャーナル発行の
「’９０最新半導体プロセス技術」ｐ２６７〜ｐ２７３
に記載されているものがある。
の形成技術について記載されている文献としては、例え
ば平成元年１１月２日、（株）プレスジャーナル発行の
「’９０最新半導体プロセス技術」ｐ２６７〜ｐ２７３
に記載されているものがある。
【０００７】
【発明が解決しようとする課題】ところが、前述した下
層配線層と上層配線層とを直交するように配置している
態様の多層配線構造において、例えば４層などの多層の
配線層を積層する場合にそれらの下層配線層と上層配線
層とを層間絶縁膜における接続孔を介して電気接続する
ことが複雑になると共に高性能な多層配線層を製作する
ことが困難となっているという問題点が発生している。
層配線層と上層配線層とを直交するように配置している
態様の多層配線構造において、例えば４層などの多層の
配線層を積層する場合にそれらの下層配線層と上層配線
層とを層間絶縁膜における接続孔を介して電気接続する
ことが複雑になると共に高性能な多層配線層を製作する
ことが困難となっているという問題点が発生している。
【０００８】本発明の目的は、高性能でしかも容易に製
造できる多層配線層を有する半導体集積回路装置および
その製造技術を提供することにある。
造できる多層配線層を有する半導体集積回路装置および
その製造技術を提供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１１】すなわち、本発明の半導体集積回路装置
は、直交している１層目の配線層と２層目の配線層およ
び直交している３層目の配線層と４層目の配線層を有
し、１層目の配線層の配線ピッチと２層目の配線層の配
線ピッチとは等しく、３層目の配線層の配線ピッチと４
層目の配線層の配線ピッチとは等しく、３層目の配線層
および４層目の配線層の配線ピッチは１層目の配線層お
よび２層目の配線層の配線ピッチの２1/2 倍であるもの
である。
は、直交している１層目の配線層と２層目の配線層およ
び直交している３層目の配線層と４層目の配線層を有
し、１層目の配線層の配線ピッチと２層目の配線層の配
線ピッチとは等しく、３層目の配線層の配線ピッチと４
層目の配線層の配線ピッチとは等しく、３層目の配線層
および４層目の配線層の配線ピッチは１層目の配線層お
よび２層目の配線層の配線ピッチの２1/2 倍であるもの
である。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
【００１３】（実施の形態１）図１は、本発明の一実施
の形態である半導体集積回路装置の配線層を示す模式図
である。
の形態である半導体集積回路装置の配線層を示す模式図
である。
【００１４】同図は、本実施の形態の半導体集積回路装
置の配線層の配置をＤＡ（Design Automation)処理する
際において、配線層のチャネルと格子点を図示している
ものである。この場合、チャネルは、配線層の線幅を０
としているものであり、配線層の配置可能領域を示すも
のである。また、格子点は、各チャネルの交差点を示す
ものである。
置の配線層の配置をＤＡ（Design Automation)処理する
際において、配線層のチャネルと格子点を図示している
ものである。この場合、チャネルは、配線層の線幅を０
としているものであり、配線層の配置可能領域を示すも
のである。また、格子点は、各チャネルの交差点を示す
ものである。
【００１５】図１に示すように、本実施の形態の半導体
集積回路装置の配線層において、複数の半導体素子が形
成されている半導体基板（図示を省略）の上に配置され
ている１層目の配線層に対応する第１配線層用チャネル
１は、隣接する配線層の間隔が一定の配線ピッチＰ1 と
なるように横方向に配置されている。
集積回路装置の配線層において、複数の半導体素子が形
成されている半導体基板（図示を省略）の上に配置され
ている１層目の配線層に対応する第１配線層用チャネル
１は、隣接する配線層の間隔が一定の配線ピッチＰ1 と
なるように横方向に配置されている。
【００１６】また、本実施の形態の半導体集積回路装置
の配線層において、１層目の配線層の上に層間絶縁膜
（図示を省略）を介して配置されている２層目の配線層
に対応する第２配線層用チャネル２は、隣接する配線層
の間隔が一定の配線ピッチＰ1となるように配置されて
いると共に第１配線層用チャネル１と直交するように縦
方向に配置されている。
の配線層において、１層目の配線層の上に層間絶縁膜
（図示を省略）を介して配置されている２層目の配線層
に対応する第２配線層用チャネル２は、隣接する配線層
の間隔が一定の配線ピッチＰ1となるように配置されて
いると共に第１配線層用チャネル１と直交するように縦
方向に配置されている。
【００１７】この場合、第１配線層用チャネル１と第２
配線層用チャネル２との交差点である格子点は、第１格
子点５として示している。
配線層用チャネル２との交差点である格子点は、第１格
子点５として示している。
【００１８】また、本実施の形態の半導体集積回路装置
の配線層において、第２配線層用チャネル２における隣
接する第１格子点５の中間点に第２格子点６と第３格子
点７とが配置されている。
の配線層において、第２配線層用チャネル２における隣
接する第１格子点５の中間点に第２格子点６と第３格子
点７とが配置されている。
【００１９】この場合、第２格子点６と第３格子点７と
は、それぞれが千鳥格子となるように交互に配置されて
いる。
は、それぞれが千鳥格子となるように交互に配置されて
いる。
【００２０】また、本実施の形態の半導体集積回路装置
の配線層において、２層目の配線層の上に層間絶縁膜
（図示を省略）を介して配置されている３層目の配線層
に対応する第３配線層用チャネル３は、隣接する配線層
の間隔が一定の配線ピッチＰ2となるように配置されて
いる。また、第３配線層用チャネル３は、第２配線層用
チャネル２に対し傾斜角度が４５度となっていると共に
第２格子点６を通るように配置されている。
の配線層において、２層目の配線層の上に層間絶縁膜
（図示を省略）を介して配置されている３層目の配線層
に対応する第３配線層用チャネル３は、隣接する配線層
の間隔が一定の配線ピッチＰ2となるように配置されて
いる。また、第３配線層用チャネル３は、第２配線層用
チャネル２に対し傾斜角度が４５度となっていると共に
第２格子点６を通るように配置されている。
【００２１】この場合、第３配線層用チャネル３の配線
ピッチＰ2 と第１配線層用チャネル１および第２配線層
用チャネル２の配線ピッチＰ1 との関係は、Ｐ2 ＝２
1/2 ×Ｐ1 となっている。
ピッチＰ2 と第１配線層用チャネル１および第２配線層
用チャネル２の配線ピッチＰ1 との関係は、Ｐ2 ＝２
1/2 ×Ｐ1 となっている。
【００２２】また、本実施の形態の半導体集積回路装置
の配線層において、第１配線層用チャネル１における隣
接する第１格子点５の中間点に第４格子点８が配置され
ている。
の配線層において、第１配線層用チャネル１における隣
接する第１格子点５の中間点に第４格子点８が配置され
ている。
【００２３】また、本実施の形態の半導体集積回路装置
の配線層において、３層目の配線層の上に層間絶縁膜
（図示を省略）を介して配置されている４層目の配線層
に対応する第４配線層用チャネル４は、隣接する配線層
の間隔が一定の配線ピッチＰ2となるように配置されて
いる。また、第４配線層用チャネル４は、第３配線層用
チャネル３に対し傾斜角度が４５度となっていると共に
第４格子点８を通るように配置されている。
の配線層において、３層目の配線層の上に層間絶縁膜
（図示を省略）を介して配置されている４層目の配線層
に対応する第４配線層用チャネル４は、隣接する配線層
の間隔が一定の配線ピッチＰ2となるように配置されて
いる。また、第４配線層用チャネル４は、第３配線層用
チャネル３に対し傾斜角度が４５度となっていると共に
第４格子点８を通るように配置されている。
【００２４】この場合、第４配線層用チャネル４の配線
ピッチＰ2 と第１配線層用チャネル１および第２配線層
用チャネル２の配線ピッチＰ1 との関係は、Ｐ2 ＝２
1/2 ×Ｐ1 となっている。
ピッチＰ2 と第１配線層用チャネル１および第２配線層
用チャネル２の配線ピッチＰ1 との関係は、Ｐ2 ＝２
1/2 ×Ｐ1 となっている。
【００２５】前述した本実施の形態の半導体集積回路装
置の配線層において、第２配線層用チャネル２は、第１
配線層用チャネル１に対し直交している。
置の配線層において、第２配線層用チャネル２は、第１
配線層用チャネル１に対し直交している。
【００２６】また、第３配線層用チャネル３は、第１配
線層用チャネル１と第２配線層用チャネル２に対し傾斜
角度が４５度をもって配置されている。
線層用チャネル１と第２配線層用チャネル２に対し傾斜
角度が４５度をもって配置されている。
【００２７】また、第４配線層用チャネル４は、第３配
線層用チャネル３に対し直交していると共に第１配線層
用チャネル１と第２配線層用チャネル２に対し傾斜角度
が４５度をもって配置されている。
線層用チャネル３に対し直交していると共に第１配線層
用チャネル１と第２配線層用チャネル２に対し傾斜角度
が４５度をもって配置されている。
【００２８】また、第１配線層用チャネル１と第２配線
層用チャネル２の配線ピッチＰ1 は、等しくなってい
る。
層用チャネル２の配線ピッチＰ1 は、等しくなってい
る。
【００２９】また、第３配線層用チャネル３と第４配線
層用チャネル４の配線ピッチＰ2 は、等しくなってい
る。
層用チャネル４の配線ピッチＰ2 は、等しくなってい
る。
【００３０】そして、第３配線層用チャネル３および第
４配線層用チャネル４の配線ピッチＰ2 と第１配線層用
チャネル１および第２配線層用チャネル２の配線ピッチ
Ｐ1との関係は、Ｐ2 ＝２1/2 ×Ｐ1 となっている。
４配線層用チャネル４の配線ピッチＰ2 と第１配線層用
チャネル１および第２配線層用チャネル２の配線ピッチ
Ｐ1との関係は、Ｐ2 ＝２1/2 ×Ｐ1 となっている。
【００３１】したがって、前述した本実施の形態の半導
体集積回路装置の配線層において、第１配線層用チャネ
ル１と第２配線層用チャネル２とを層間絶縁膜における
接続孔を介して電気接続する場合において、第１配線層
用チャネル１と第２配線層用チャネル２との交差点であ
る第１格子点５を通して行うことができる。
体集積回路装置の配線層において、第１配線層用チャネ
ル１と第２配線層用チャネル２とを層間絶縁膜における
接続孔を介して電気接続する場合において、第１配線層
用チャネル１と第２配線層用チャネル２との交差点であ
る第１格子点５を通して行うことができる。
【００３２】また、第２配線層用チャネル２と第３配線
層用チャネル３とを層間絶縁膜における接続孔を介して
電気接続する場合において、第２配線層用チャネル２と
第３配線層用チャネル３との交差点である第２格子点６
を通して行うことができる。
層用チャネル３とを層間絶縁膜における接続孔を介して
電気接続する場合において、第２配線層用チャネル２と
第３配線層用チャネル３との交差点である第２格子点６
を通して行うことができる。
【００３３】また、第３配線層用チャネル３と第４配線
層用チャネル４とを層間絶縁膜における接続孔を介して
電気接続する場合において、第３配線層用チャネル３と
第４配線層用チャネル４との交差点である第４格子点８
を通して行うことができる。
層用チャネル４とを層間絶縁膜における接続孔を介して
電気接続する場合において、第３配線層用チャネル３と
第４配線層用チャネル４との交差点である第４格子点８
を通して行うことができる。
【００３４】したがって、前述した本実施の形態の半導
体集積回路装置の配線層において、第３配線層用チャネ
ル３および第４配線層用チャネル４のように、第１配線
層用チャネル１および第２配線層用チャネル２に対して
傾斜している斜め配線層を有する多層配線層を所定の規
定に従って配置することができるので、ＣＡＤを用いた
自動配線法によるレイアウト法を使用することができ
る。
体集積回路装置の配線層において、第３配線層用チャネ
ル３および第４配線層用チャネル４のように、第１配線
層用チャネル１および第２配線層用チャネル２に対して
傾斜している斜め配線層を有する多層配線層を所定の規
定に従って配置することができるので、ＣＡＤを用いた
自動配線法によるレイアウト法を使用することができ
る。
【００３５】その結果、自動化された配線レイアウト法
を使用できることにより、高効率でしかも高信頼度の配
線レイアウトを容易に行うことができる。
を使用できることにより、高効率でしかも高信頼度の配
線レイアウトを容易に行うことができる。
【００３６】また、前述した本実施の形態の半導体集積
回路装置の配線層において、第３配線層用チャネル３お
よび第４配線層用チャネル４のように、第１配線層用チ
ャネル１および第２配線層用チャネル２に対して傾斜し
ている斜め配線層を有する多層配線層を所定の規定に従
って配置することができるので、例えばマクロセルとマ
クロセルとの配線などにおいて、それらの下層配線層と
上層配線層とを層間絶縁膜における接続孔を介して電気
接続することが簡単化できると共に最短距離をもって各
配線層の配置を行うことができることにより、高性能な
半導体集積回路装置とすることができる。
回路装置の配線層において、第３配線層用チャネル３お
よび第４配線層用チャネル４のように、第１配線層用チ
ャネル１および第２配線層用チャネル２に対して傾斜し
ている斜め配線層を有する多層配線層を所定の規定に従
って配置することができるので、例えばマクロセルとマ
クロセルとの配線などにおいて、それらの下層配線層と
上層配線層とを層間絶縁膜における接続孔を介して電気
接続することが簡単化できると共に最短距離をもって各
配線層の配置を行うことができることにより、高性能な
半導体集積回路装置とすることができる。
【００３７】次に、本実施の形態の半導体集積回路装置
の配線層の製造方法を説明する。
の配線層の製造方法を説明する。
【００３８】図２〜図５は、本実施の形態の半導体集積
回路装置の配線層を示す概略レイアウト図である。
回路装置の配線層を示す概略レイアウト図である。
【００３９】本実施の形態の半導体集積回路装置の配線
層の製造技術は、ＣＡＤを用いた自動配線法によるレイ
アウト法を使用している。
層の製造技術は、ＣＡＤを用いた自動配線法によるレイ
アウト法を使用している。
【００４０】まず、図２に示すように、複数の半導体素
子が形成されている半導体基板（図示を省略）の上に１
層目の配線層９を形成する。
子が形成されている半導体基板（図示を省略）の上に１
層目の配線層９を形成する。
【００４１】この場合、配線層９は、隣接する配線層９
の間隔が一定の配線ピッチＰ1 となるように横方向に形
成する。また、配線ピッチＰ1 は、配線層９の配線幅ａ
1 と隣接する配線層９の間のスペース幅ｂ1 とを加えた
距離としている。
の間隔が一定の配線ピッチＰ1 となるように横方向に形
成する。また、配線ピッチＰ1 は、配線層９の配線幅ａ
1 と隣接する配線層９の間のスペース幅ｂ1 とを加えた
距離としている。
【００４２】次に、図３に示すように、１層目の配線層
９の上に層間絶縁膜（図示を省略）を介して２層目の配
線層１０を隣接する配線層１０の間隔が一定の配線ピッ
チＰ1 となるように形成すると共に１層目の配線層９と
直交するように縦方向に形成する。
９の上に層間絶縁膜（図示を省略）を介して２層目の配
線層１０を隣接する配線層１０の間隔が一定の配線ピッ
チＰ1 となるように形成すると共に１層目の配線層９と
直交するように縦方向に形成する。
【００４３】この場合、配線ピッチＰ1 は、配線層１０
の配線幅ａ2 と隣接する配線層１０の間のスペース幅ｂ
2 とを加えた距離としている。
の配線幅ａ2 と隣接する配線層１０の間のスペース幅ｂ
2 とを加えた距離としている。
【００４４】また、１層目の配線層９と２層目の配線層
１０との交差点に第１接続孔１３を必要に応じて形成す
ることができる。
１０との交差点に第１接続孔１３を必要に応じて形成す
ることができる。
【００４５】次に、図４に示すように、２層目の配線層
１０の上に層間絶縁膜（図示を省略）を介して３層目の
配線層１１を隣接する配線層１１の間隔が一定の配線ピ
ッチＰ2 となるように形成する。
１０の上に層間絶縁膜（図示を省略）を介して３層目の
配線層１１を隣接する配線層１１の間隔が一定の配線ピ
ッチＰ2 となるように形成する。
【００４６】また、３層目の配線層１１は、２層目の配
線層１０に対し傾斜角度が４５度となっていると共に前
述した第２格子点６を通るように形成する。
線層１０に対し傾斜角度が４５度となっていると共に前
述した第２格子点６を通るように形成する。
【００４７】この場合、配線ピッチＰ2 は、配線層１１
の配線幅ａ3 と隣接する配線層１１の間のスペース幅ｂ
3 とを加えた距離としている。
の配線幅ａ3 と隣接する配線層１１の間のスペース幅ｂ
3 とを加えた距離としている。
【００４８】また、２層目の配線層１０と３層目の配線
層１１との交差点に第２接続孔１４を必要に応じて形成
することができる。
層１１との交差点に第２接続孔１４を必要に応じて形成
することができる。
【００４９】次に、図５に示すように、３層目の配線層
１１の上に層間絶縁膜（図示を省略）を介して４層目の
配線層１２を隣接する配線層１２の間隔が一定の配線ピ
ッチＰ2 となるように形成すると共に３層目の配線層１
１と直交するように形成する。
１１の上に層間絶縁膜（図示を省略）を介して４層目の
配線層１２を隣接する配線層１２の間隔が一定の配線ピ
ッチＰ2 となるように形成すると共に３層目の配線層１
１と直交するように形成する。
【００５０】この場合、配線ピッチＰ2 は、配線層１２
の配線幅ａ4 と隣接する配線層１２の間のスペース幅ｂ
4 とを加えた距離としている。
の配線幅ａ4 と隣接する配線層１２の間のスペース幅ｂ
4 とを加えた距離としている。
【００５１】また、３層目の配線層１１と４層目の配線
層１２との交差点に第３接続孔１５を必要に応じて形成
することができる。
層１２との交差点に第３接続孔１５を必要に応じて形成
することができる。
【００５２】次に、必要に応じて前述した配線層の製造
工程を繰り返し行って多層配線層を形成した後、パシベ
ーション膜（図示を省略）を形成することにより、半導
体集積回路装置の製造を終了する。
工程を繰り返し行って多層配線層を形成した後、パシベ
ーション膜（図示を省略）を形成することにより、半導
体集積回路装置の製造を終了する。
【００５３】前述した本実施の形態の半導体集積回路装
置の配線層の製造技術によれば、ＣＡＤを用いた自動配
線法によるレイアウト法を使用して、３層目の配線層１
１および４層目の配線層１２のように、１層目の配線層
９および２層目の配線層１０に対して傾斜している斜め
配線層を有する多層配線層を所定の規定に従って配置す
ることができることにより、自動化された配線レイアウ
ト法を使用して高効率でしかも高信頼度の配線レイアウ
トを容易に行うことができる。
置の配線層の製造技術によれば、ＣＡＤを用いた自動配
線法によるレイアウト法を使用して、３層目の配線層１
１および４層目の配線層１２のように、１層目の配線層
９および２層目の配線層１０に対して傾斜している斜め
配線層を有する多層配線層を所定の規定に従って配置す
ることができることにより、自動化された配線レイアウ
ト法を使用して高効率でしかも高信頼度の配線レイアウ
トを容易に行うことができる。
【００５４】また、前述した本実施の形態の半導体集積
回路装置の配線層の製造技術によれば、ＣＡＤを用いた
自動配線法によるレイアウト法を使用して、３層目の配
線層１１および４層目の配線層１２のように、１層目の
配線層９および２層目の配線層１０に対して傾斜してい
る斜め配線層を有する多層配線層を所定の規定に従って
配置することができることにより、それらの下層配線層
と上層配線層とを層間絶縁膜における接続孔を介して電
気接続することが簡単化できると共に最短距離をもって
各配線層の配置を行うことができることにより、高性能
な半導体集積回路装置を製作することができる。
回路装置の配線層の製造技術によれば、ＣＡＤを用いた
自動配線法によるレイアウト法を使用して、３層目の配
線層１１および４層目の配線層１２のように、１層目の
配線層９および２層目の配線層１０に対して傾斜してい
る斜め配線層を有する多層配線層を所定の規定に従って
配置することができることにより、それらの下層配線層
と上層配線層とを層間絶縁膜における接続孔を介して電
気接続することが簡単化できると共に最短距離をもって
各配線層の配置を行うことができることにより、高性能
な半導体集積回路装置を製作することができる。
【００５５】（実施の形態２）図６は、本発明の他の実
施の形態である半導体集積回路装置の配線層を示す概略
レイアウト図である。
施の形態である半導体集積回路装置の配線層を示す概略
レイアウト図である。
【００５６】図６に示すように、本実施の形態の半導体
集積回路装置の配線層は、２層目の配線層１０、３層目
の配線層１１および４層目の配線層１２とそれらの下層
の配線層との間に設けられている接続孔１６、接続孔１
７および接続孔１８に埋め込まれている接続孔用配線層
は、例えばプラグなどの接続孔埋め込み技術を使用して
形成された柱形状のピラー（pillar）であることを特徴
としている。
集積回路装置の配線層は、２層目の配線層１０、３層目
の配線層１１および４層目の配線層１２とそれらの下層
の配線層との間に設けられている接続孔１６、接続孔１
７および接続孔１８に埋め込まれている接続孔用配線層
は、例えばプラグなどの接続孔埋め込み技術を使用して
形成された柱形状のピラー（pillar）であることを特徴
としている。
【００５７】接続孔用配線層として柱形状のピラーを使
用することにより、高アスペクト比の接続孔であり接続
孔の深さが大きい場合であってもその接続孔に接続孔用
配線層を確実に埋め込むことができるので、高性能でし
かも高信頼度の配線層とすることができる。
用することにより、高アスペクト比の接続孔であり接続
孔の深さが大きい場合であってもその接続孔に接続孔用
配線層を確実に埋め込むことができるので、高性能でし
かも高信頼度の配線層とすることができる。
【００５８】本実施の形態の半導体集積回路装置の配線
層におけるチャネルおよび格子点は、前述した実施の形
態１の半導体集積回路装置の配線層におけるチャネルお
よび格子点と同様であり、図１に示すとおりである。
層におけるチャネルおよび格子点は、前述した実施の形
態１の半導体集積回路装置の配線層におけるチャネルお
よび格子点と同様であり、図１に示すとおりである。
【００５９】図１および図６を用いて、本実施の形態の
半導体集積回路装置の配線層を詳細に説明する。
半導体集積回路装置の配線層を詳細に説明する。
【００６０】本実施の形態の半導体集積回路装置の配線
層の製造技術は、ＣＡＤを用いた自動配線法によるレイ
アウト法を使用している。
層の製造技術は、ＣＡＤを用いた自動配線法によるレイ
アウト法を使用している。
【００６１】図１に示す第３格子点７は、第２配線層用
チャネル２と第４配線層用チャネル４との交差点でもあ
る。この第３格子点７には、図６に示す２層目の配線層
１０と４層目の配線層１２とを電気接続する接続孔１６
が配置されており、その接続孔１６に接続孔用配線層が
埋め込まれている。
チャネル２と第４配線層用チャネル４との交差点でもあ
る。この第３格子点７には、図６に示す２層目の配線層
１０と４層目の配線層１２とを電気接続する接続孔１６
が配置されており、その接続孔１６に接続孔用配線層が
埋め込まれている。
【００６２】図１に示す第４格子点８は、第１配線層用
チャネル１と第３配線層用チャネル３との交差点でもあ
る。この第４格子点８には、図６に示す１層目の配線層
９と３層目の配線層１１とを電気接続する接続孔１７が
配置されており、その接続孔１７に接続孔用配線層が埋
め込まれている。
チャネル１と第３配線層用チャネル３との交差点でもあ
る。この第４格子点８には、図６に示す１層目の配線層
９と３層目の配線層１１とを電気接続する接続孔１７が
配置されており、その接続孔１７に接続孔用配線層が埋
め込まれている。
【００６３】この場合、接続孔１７の配置場所は、２層
目の配線層１０が隣接しないように２層目の配線層１０
が部分的に離隔されており、２層目の配線層１０に信号
電流が流れていても電気的に影響がない領域とされてい
る。
目の配線層１０が隣接しないように２層目の配線層１０
が部分的に離隔されており、２層目の配線層１０に信号
電流が流れていても電気的に影響がない領域とされてい
る。
【００６４】また、図１に示す第４格子点８には、図６
に示す１層目の配線層９と４層目の配線層１２とを電気
接続する接続孔１８が配置されており、その接続孔１８
に接続孔用配線層が埋め込まれている。
に示す１層目の配線層９と４層目の配線層１２とを電気
接続する接続孔１８が配置されており、その接続孔１８
に接続孔用配線層が埋め込まれている。
【００６５】この場合、接続孔１８の配置場所は、２層
目の配線層１０が隣接しないように２層目の配線層１０
が部分的に離隔されており、２層目の配線層１０に信号
電流が流れていても電気的に影響がない領域とされてい
る。
目の配線層１０が隣接しないように２層目の配線層１０
が部分的に離隔されており、２層目の配線層１０に信号
電流が流れていても電気的に影響がない領域とされてい
る。
【００６６】また、接続孔１８の配置場所は、３層目の
配線層１１が隣接しないように３層目の配線層１１が部
分的に離隔されており、３層目の配線層１１に信号電流
が流れていても電気的に影響がない領域とされている。
配線層１１が隣接しないように３層目の配線層１１が部
分的に離隔されており、３層目の配線層１１に信号電流
が流れていても電気的に影響がない領域とされている。
【００６７】また、隣接する下層配線層と上層配線層と
を電気接続するための接続孔の配置は、前述した実施の
形態１の半導体集積回路装置の配線層における接続孔の
配置と同様であることにより、説明を省略する。
を電気接続するための接続孔の配置は、前述した実施の
形態１の半導体集積回路装置の配線層における接続孔の
配置と同様であることにより、説明を省略する。
【００６８】前述した本実施の形態の半導体集積回路装
置の配線層によれば、２層目の配線層１０と４層目の配
線層１２とが接続孔１６に埋め込まれている接続孔用配
線層により電気接続できるように、深い接続孔を有する
場合においても接続孔用配線層として柱形状のピラーを
用いることにより、下層配線層と上層配線層とを電気接
続することができる。
置の配線層によれば、２層目の配線層１０と４層目の配
線層１２とが接続孔１６に埋め込まれている接続孔用配
線層により電気接続できるように、深い接続孔を有する
場合においても接続孔用配線層として柱形状のピラーを
用いることにより、下層配線層と上層配線層とを電気接
続することができる。
【００６９】したがって、下層配線層と上層配線層とを
電気接続する場合において、それらを電気接続するため
の特有な配線層を不要とすることができることにより、
多層配線層のレイアウト面積を縮小することができる。
電気接続する場合において、それらを電気接続するため
の特有な配線層を不要とすることができることにより、
多層配線層のレイアウト面積を縮小することができる。
【００７０】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００７１】例えば、半導体素子を形成する半導体基板
の替わりにＳＯＩ（Silicon on Insulator）基板などの
種々の基体を使用することができ、プロセッサＬＳＩな
どの半導体集積回路装置およびその製造技術とすること
ができる。
の替わりにＳＯＩ（Silicon on Insulator）基板などの
種々の基体を使用することができ、プロセッサＬＳＩな
どの半導体集積回路装置およびその製造技術とすること
ができる。
【００７２】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００７３】（１）．本発明の半導体集積回路装置の配
線層において、第３配線層用チャネルおよび第４配線層
用チャネルのように、第１配線層用チャネルおよび第２
配線層用チャネルに対して約４５度の傾斜角度で傾斜し
ている斜め配線層を有する多層配線層を所定の規定に従
って配置することができるので、ＣＡＤを用いた自動配
線法によるレイアウト法を使用することができる。
線層において、第３配線層用チャネルおよび第４配線層
用チャネルのように、第１配線層用チャネルおよび第２
配線層用チャネルに対して約４５度の傾斜角度で傾斜し
ている斜め配線層を有する多層配線層を所定の規定に従
って配置することができるので、ＣＡＤを用いた自動配
線法によるレイアウト法を使用することができる。
【００７４】その結果、自動化された配線レイアウト法
を使用できることにより、高効率でしかも高信頼度の配
線レイアウトを容易に行うことができる。
を使用できることにより、高効率でしかも高信頼度の配
線レイアウトを容易に行うことができる。
【００７５】（２）．本発明の半導体集積回路装置の配
線層において、第３配線層用チャネルおよび第４配線層
用チャネルのように、第１配線層用チャネルおよび第２
配線層用チャネルに対して傾斜している斜め配線層を有
する多層配線層を所定の規定に従って配置することがで
きるので、例えばマクロセルとマクロセルとの配線など
において、それらの下層配線層と上層配線層とを層間絶
縁膜における接続孔を介して電気接続することが簡単化
できると共に最短距離をもって各配線層の配置を行うこ
とができることにより、高性能な半導体集積回路装置と
することができる。
線層において、第３配線層用チャネルおよび第４配線層
用チャネルのように、第１配線層用チャネルおよび第２
配線層用チャネルに対して傾斜している斜め配線層を有
する多層配線層を所定の規定に従って配置することがで
きるので、例えばマクロセルとマクロセルとの配線など
において、それらの下層配線層と上層配線層とを層間絶
縁膜における接続孔を介して電気接続することが簡単化
できると共に最短距離をもって各配線層の配置を行うこ
とができることにより、高性能な半導体集積回路装置と
することができる。
【００７６】（３）．本発明の半導体集積回路装置の配
線層によれば、２層目の配線層と４層目の配線層とが接
続孔に埋め込まれている接続孔用配線層により電気接続
できるように、深い接続孔を有する場合においても接続
孔用配線層として柱形状のピラーを用いることにより、
下層配線層と上層配線層とを電気接続することができ
る。
線層によれば、２層目の配線層と４層目の配線層とが接
続孔に埋め込まれている接続孔用配線層により電気接続
できるように、深い接続孔を有する場合においても接続
孔用配線層として柱形状のピラーを用いることにより、
下層配線層と上層配線層とを電気接続することができ
る。
【００７７】したがって、下層配線層と上層配線層とを
電気接続する場合において、それらを電気接続するため
の特有な配線層を不要とすることができることにより、
多層配線層のレイアウト面積を縮小することができる。
電気接続する場合において、それらを電気接続するため
の特有な配線層を不要とすることができることにより、
多層配線層のレイアウト面積を縮小することができる。
【図１】本発明の一実施の形態である半導体集積回路装
置の配線層を示す模式図である。
置の配線層を示す模式図である。
【図２】本発明の一実施の形態である半導体集積回路装
置の配線層を示す概略レイアウト図である。
置の配線層を示す概略レイアウト図である。
【図３】本発明の一実施の形態である半導体集積回路装
置の配線層を示す概略レイアウト図である。
置の配線層を示す概略レイアウト図である。
【図４】本発明の一実施の形態である半導体集積回路装
置の配線層を示す概略レイアウト図である。
置の配線層を示す概略レイアウト図である。
【図５】本発明の一実施の形態である半導体集積回路装
置の配線層を示す概略レイアウト図である。
置の配線層を示す概略レイアウト図である。
【図６】本発明の他の実施の形態である半導体集積回路
装置の配線層を示す概略レイアウト図である。
装置の配線層を示す概略レイアウト図である。
１ 第１配線層用チャネル ２ 第２配線層用チャネル ３ 第３配線層用チャネル ４ 第４配線層用チャネル ５ 第１格子点 ６ 第２格子点 ７ 第３格子点 ８ 第４格子点 ９ 配線層 １０ 配線層 １１ 配線層 １２ 配線層 １３ 第１接続孔 １４ 第２接続孔 １５ 第３接続孔 １６ 接続孔 １７ 接続孔 １８ 接続孔 ａ1 配線幅 ａ2 配線幅 ａ3 配線幅 ａ4 配線幅 ｂ1 スペース幅 ｂ2 スペース幅 ｂ3 スペース幅 ｂ4 スペース幅 Ｐ1 配線ピッチ Ｐ2 配線ピッチ
Claims (9)
- 【請求項１】 半導体集積回路装置の配線層において、
１層目の配線層と２層目の配線層とは直交しており、３
層目の配線層と４層目の配線層とは直交しており、前記
３層目の配線層は前記２層目の配線層に対し約４５度の
傾斜角度をもって配置されていることを特徴とする半導
体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、１層目の配線層の配線ピッチと２層目の配線層の
配線ピッチとは等しく、３層目の配線層の配線ピッチと
４層目の配線層の配線ピッチとは等しく、前記３層目の
配線層および前記４層目の配線層の配線ピッチは、前記
１層目の配線層および前記２層目の配線層の配線ピッチ
の２1/2 倍であることを特徴とする半導体集積回路装
置。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置において、３層目の複数の配線層および４層目の複
数の配線層の中心線は、１層目の複数の配線層の中心線
と２層目の複数の配線層の中心線との各交差点における
隣接する交差点の中間点を通っていることを特徴とする
半導体集積回路装置。 - 【請求項４】 請求項１〜３のいずれか１項に記載の半
導体集積回路装置において、前記２層目の配線層、前記
３層目の配線層および前記４層目の配線層とそれらの下
層の配線層との間に設けられている接続孔用配線層は、
柱形状のピラーであることを特徴とする半導体集積回路
装置。 - 【請求項５】 複数の半導体素子が形成されている基体
の上に１層目の配線層を形成する工程と、 前記１層目の配線層の上に層間絶縁膜を介して２層目の
配線層を前記１層目の配線層に対し直交するように配置
して形成する工程と、 前記２層目の配線層の上に層間絶縁膜を介して３層目の
配線層を前記２層目の配線層に対し傾斜角度が４５度と
なるように配置して形成する工程と、 前記３層目の配線層の上に層間絶縁膜を介して４層目の
配線層を前記３層目の配線層に対し直交するように配置
して形成する工程とを有する半導体集積回路装置の製造
方法。 - 【請求項６】 請求項５記載の半導体集積回路装置の製
造方法において、１層目の配線層の配線ピッチと２層目
の配線層の配線ピッチとは等しく、３層目の配線層の配
線ピッチと４層目の配線層の配線ピッチとは等しく、前
記３層目の配線層および前記４層目の配線層の配線ピッ
チは、前記１層目の配線層および前記２層目の配線層の
配線ピッチの２1/2 倍であることを特徴とする半導体集
積回路装置の製造方法。 - 【請求項７】 請求項５または６記載の半導体集積回路
装置の製造方法において、３層目の複数の配線層および
４層目の複数の配線層の中心線は、１層目の複数の配線
層の中心線と２層目の複数の配線層の中心線との各交差
点における隣接する交差点の中間点を通っていることを
特徴とする半導体集積回路装置の製造方法。 - 【請求項８】 請求項５〜７のいずれか１項に記載の半
導体集積回路装置の製造方法において、前記３層目の配
線層または前記４層目の配線層は、前記１層目の配線層
または前記２層目の配線層に対し部分的に配置されてい
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項９】 請求項５〜８のいずれか１項に記載の半
導体集積回路装置の製造方法において、前記１層目の配
線層から前記４層目の配線層のレイアウトを行う際に、
自動配線法を使用していることを特徴とする半導体集積
回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32146795A JPH09162279A (ja) | 1995-12-11 | 1995-12-11 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32146795A JPH09162279A (ja) | 1995-12-11 | 1995-12-11 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09162279A true JPH09162279A (ja) | 1997-06-20 |
Family
ID=18132897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32146795A Pending JPH09162279A (ja) | 1995-12-11 | 1995-12-11 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09162279A (ja) |
Cited By (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6738960B2 (en) | 2001-01-19 | 2004-05-18 | Cadence Design Systems, Inc. | Method and apparatus for producing sub-optimal routes for a net by generating fake configurations |
| US6745379B2 (en) | 2001-08-23 | 2004-06-01 | Cadence Design Systems, Inc. | Method and apparatus for identifying propagation for routes with diagonal edges |
| US6795958B2 (en) | 2001-08-23 | 2004-09-21 | Cadence Design Systems, Inc. | Method and apparatus for generating routes for groups of related node configurations |
| US6802049B2 (en) | 2000-12-06 | 2004-10-05 | Cadence Design Systems, Inc. | Method and apparatus for computing placement costs by calculating bend values of connection graphs that model interconnect line topologies |
| US6848091B2 (en) | 2000-12-06 | 2005-01-25 | Cadence Design Systems, Inc. | Partitioning placement method and apparatus |
| US6859916B1 (en) | 2001-06-03 | 2005-02-22 | Cadence Design Systems, Inc. | Polygonal vias |
| US6882055B1 (en) | 2001-06-03 | 2005-04-19 | Cadence Design Systems, Inc. | Non-rectilinear polygonal vias |
| US6886149B1 (en) | 2002-01-22 | 2005-04-26 | Cadence Design Systems, Inc. | Method and apparatus for routing sets of nets |
| US6889372B1 (en) | 2000-07-15 | 2005-05-03 | Cadence Design Systems Inc. | Method and apparatus for routing |
| US6892371B1 (en) | 2002-01-22 | 2005-05-10 | Cadence Design Systems, Inc. | Method and apparatus for performing geometric routing |
| US6895569B1 (en) | 2001-06-03 | 2005-05-17 | Candence Design Systems, Inc. | IC layout with non-quadrilateral Steiner points |
| US6915501B2 (en) | 2001-01-19 | 2005-07-05 | Cadence Design Systems, Inc. | LP method and apparatus for identifying routes |
| US6928633B1 (en) | 2002-01-22 | 2005-08-09 | Cadence Design Systems, Inc. | IC layout having topological routes |
| US6944841B1 (en) | 2002-01-22 | 2005-09-13 | Cadence Design Systems, Inc. | Method and apparatus for proportionate costing of vias |
| US6951005B1 (en) | 2001-06-03 | 2005-09-27 | Cadence Design Systems, Inc. | Method and apparatus for selecting a route for a net based on the impact on other nets |
| US6976238B1 (en) | 2001-06-03 | 2005-12-13 | Cadence Design Systems, Inc. | Circular vias and interconnect-line ends |
| US7003752B2 (en) | 2002-11-18 | 2006-02-21 | Cadence Design Systems, Inc. | Method and apparatus for routing |
| US7013445B1 (en) | 2002-12-31 | 2006-03-14 | Cadence Design Systems, Inc. | Post processor for optimizing manhattan integrated circuits placements into non manhattan placements |
| US7047513B2 (en) | 2002-11-18 | 2006-05-16 | Cadence Design Systems, Inc. | Method and apparatus for searching for a three-dimensional global path |
| US7055120B2 (en) | 2000-12-06 | 2006-05-30 | Cadence Design Systems, Inc. | Method and apparatus for placing circuit modules |
| US7073150B2 (en) | 2000-12-07 | 2006-07-04 | Cadence Design Systems, Inc. | Hierarchical routing method and apparatus that use diagonal routes |
| US7080336B2 (en) | 2000-12-06 | 2006-07-18 | Cadence Design Systems, Inc. | Method and apparatus for computing placement costs |
| US7096449B1 (en) | 2002-01-22 | 2006-08-22 | Cadence Design Systems, Inc. | Layouts with routes with different widths in different directions on the same layer, and method and apparatus for generating such layouts |
| US7117468B1 (en) | 2002-01-22 | 2006-10-03 | Cadence Design Systems, Inc. | Layouts with routes with different spacings in different directions on the same layer, and method and apparatus for generating such layouts |
| US7171635B2 (en) | 2002-11-18 | 2007-01-30 | Cadence Design Systems, Inc. | Method and apparatus for routing |
| US7310793B1 (en) | 2001-06-03 | 2007-12-18 | Cadence Design Systems, Inc. | Interconnect lines with non-rectilinear terminations |
| US7398498B2 (en) | 2001-08-23 | 2008-07-08 | Cadence Design Systems, Inc. | Method and apparatus for storing routes for groups of related net configurations |
-
1995
- 1995-12-11 JP JP32146795A patent/JPH09162279A/ja active Pending
Cited By (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6889372B1 (en) | 2000-07-15 | 2005-05-03 | Cadence Design Systems Inc. | Method and apparatus for routing |
| US7080336B2 (en) | 2000-12-06 | 2006-07-18 | Cadence Design Systems, Inc. | Method and apparatus for computing placement costs |
| US6802049B2 (en) | 2000-12-06 | 2004-10-05 | Cadence Design Systems, Inc. | Method and apparatus for computing placement costs by calculating bend values of connection graphs that model interconnect line topologies |
| US6826737B2 (en) | 2000-12-06 | 2004-11-30 | Cadence Design Systems, Inc. | Recursive partitioning placement method and apparatus |
| US6848091B2 (en) | 2000-12-06 | 2005-01-25 | Cadence Design Systems, Inc. | Partitioning placement method and apparatus |
| US7055120B2 (en) | 2000-12-06 | 2006-05-30 | Cadence Design Systems, Inc. | Method and apparatus for placing circuit modules |
| US7073150B2 (en) | 2000-12-07 | 2006-07-04 | Cadence Design Systems, Inc. | Hierarchical routing method and apparatus that use diagonal routes |
| US6738960B2 (en) | 2001-01-19 | 2004-05-18 | Cadence Design Systems, Inc. | Method and apparatus for producing sub-optimal routes for a net by generating fake configurations |
| US6915501B2 (en) | 2001-01-19 | 2005-07-05 | Cadence Design Systems, Inc. | LP method and apparatus for identifying routes |
| US6882055B1 (en) | 2001-06-03 | 2005-04-19 | Cadence Design Systems, Inc. | Non-rectilinear polygonal vias |
| US6859916B1 (en) | 2001-06-03 | 2005-02-22 | Cadence Design Systems, Inc. | Polygonal vias |
| US6895569B1 (en) | 2001-06-03 | 2005-05-17 | Candence Design Systems, Inc. | IC layout with non-quadrilateral Steiner points |
| US7310793B1 (en) | 2001-06-03 | 2007-12-18 | Cadence Design Systems, Inc. | Interconnect lines with non-rectilinear terminations |
| US6951005B1 (en) | 2001-06-03 | 2005-09-27 | Cadence Design Systems, Inc. | Method and apparatus for selecting a route for a net based on the impact on other nets |
| US6976238B1 (en) | 2001-06-03 | 2005-12-13 | Cadence Design Systems, Inc. | Circular vias and interconnect-line ends |
| US7398498B2 (en) | 2001-08-23 | 2008-07-08 | Cadence Design Systems, Inc. | Method and apparatus for storing routes for groups of related net configurations |
| US7155697B2 (en) | 2001-08-23 | 2006-12-26 | Cadence Design Systems, Inc. | Routing method and apparatus |
| US6745379B2 (en) | 2001-08-23 | 2004-06-01 | Cadence Design Systems, Inc. | Method and apparatus for identifying propagation for routes with diagonal edges |
| US6795958B2 (en) | 2001-08-23 | 2004-09-21 | Cadence Design Systems, Inc. | Method and apparatus for generating routes for groups of related node configurations |
| US7117468B1 (en) | 2002-01-22 | 2006-10-03 | Cadence Design Systems, Inc. | Layouts with routes with different spacings in different directions on the same layer, and method and apparatus for generating such layouts |
| US6951006B1 (en) | 2002-01-22 | 2005-09-27 | Cadence Design Systems, Inc. | Decomposing IC regions and embedding routes |
| US7096449B1 (en) | 2002-01-22 | 2006-08-22 | Cadence Design Systems, Inc. | Layouts with routes with different widths in different directions on the same layer, and method and apparatus for generating such layouts |
| US6892371B1 (en) | 2002-01-22 | 2005-05-10 | Cadence Design Systems, Inc. | Method and apparatus for performing geometric routing |
| US6944841B1 (en) | 2002-01-22 | 2005-09-13 | Cadence Design Systems, Inc. | Method and apparatus for proportionate costing of vias |
| US6928633B1 (en) | 2002-01-22 | 2005-08-09 | Cadence Design Systems, Inc. | IC layout having topological routes |
| US6886149B1 (en) | 2002-01-22 | 2005-04-26 | Cadence Design Systems, Inc. | Method and apparatus for routing sets of nets |
| US7047513B2 (en) | 2002-11-18 | 2006-05-16 | Cadence Design Systems, Inc. | Method and apparatus for searching for a three-dimensional global path |
| US7003752B2 (en) | 2002-11-18 | 2006-02-21 | Cadence Design Systems, Inc. | Method and apparatus for routing |
| US7171635B2 (en) | 2002-11-18 | 2007-01-30 | Cadence Design Systems, Inc. | Method and apparatus for routing |
| US7013445B1 (en) | 2002-12-31 | 2006-03-14 | Cadence Design Systems, Inc. | Post processor for optimizing manhattan integrated circuits placements into non manhattan placements |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH09162279A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP4786836B2 (ja) | 配線接続部設計方法及び半導体装置 | |
| EP0867945A2 (en) | High density gate array cell architecture | |
| KR0142570B1 (ko) | 반도체 집적회로 장치 및 그 제조방법 | |
| KR940004997B1 (ko) | 비아홀을 가지는 반도체 장치의 제조방법 | |
| JPH02198154A (ja) | 配線の形成方法及びこれを利用した半導体装置 | |
| JPH02106968A (ja) | 半導体集積回路装置及びその形成方法 | |
| JP2010219332A (ja) | 多層配線層の電源配線構造およびその製造方法 | |
| US5990502A (en) | High density gate array cell architecture with metallization routing tracks having a variable pitch | |
| JPS6218732A (ja) | 集積回路とその個性化方法 | |
| JPH02262354A (ja) | 半導体集積回路装置及びその配線方法 | |
| JPS61292341A (ja) | 半導体集積回路 | |
| JPH0334348A (ja) | セル構造電力用半導体装置 | |
| KR100306411B1 (ko) | 반도체장치배선의레이아웃방법및반도체장치를위한배선레이아웃프로그램이기록되는기록매체 | |
| JP3289999B2 (ja) | 半導体集積回路 | |
| JPH08213466A (ja) | 半導体集積回路 | |
| JPH05102322A (ja) | 半導体装置の製造方法 | |
| JPS5870554A (ja) | 半導体集積回路 | |
| JPH06326214A (ja) | 多層配線構造及びその形成方法 | |
| JPS60105251A (ja) | 半導体集積回路 | |
| JPH0653320A (ja) | 半導体装置 | |
| JPH0513576A (ja) | 半導体集積回路の配線処理方法 | |
| JPS6034039A (ja) | 半導体装置 | |
| JPH1131787A (ja) | 半導体集積回路装置 | |
| JPH01218051A (ja) | ウエハ規模集積回路の配線構造 |