JPS5870554A - 半導体集積回路 - Google Patents

半導体集積回路

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JPS5870554A
JPS5870554A JP16869781A JP16869781A JPS5870554A JP S5870554 A JPS5870554 A JP S5870554A JP 16869781 A JP16869781 A JP 16869781A JP 16869781 A JP16869781 A JP 16869781A JP S5870554 A JPS5870554 A JP S5870554A
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wiring
layer
bend
wirings
channel
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JP16869781A
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Shinji Katono
上遠野 臣司
Minoru Fujita
実 藤田
Koji Masuda
増田 孝次
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Hitachi Ltd
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Hitachi Ltd
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    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0296Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298Multilayer circuits

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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は相互に絶縁層を介して絶縁された金属または半
導体からなる配Sを3層以上積層した半導体集積回路に
関するものであり、特に配線の断線による不良を少なく
してしかも配IIを効率よ゛く行なえるようにしたもの
である。
半導体集積回路では金属または半導体を用いて配41を
行なう。これらの配線は各層内の任意の位置に設けられ
るのでなく、各層ごとにあらかじめ定められ九複数の位
置のいずれかに設けられる。
集積回路の設計は、これらのあらかじめ定めた位置に〜
配線チャネルと呼ばれる、仮想的な通路があると考えて
この通路上に王に配線を設けることにより行なわれる。
通常は、各配線チャネルは相互に平行でかつ規則的に、
たとえば等間隔に設けられている。配線層が2層の場合
にH7jとえは第1層の配w!Aは、横方向に延びた、
相互に平行な複数の配線チャネルのいくつかに設けられ
る。一方、第2層の配線は、縦方向に延びた、相互に平
行な複数の配扉チャネルに設けられる。
第1層の配線と第2層の配線の接続に第1層の配線チャ
ネルと第2層の配線チャネルとの交点において、この第
2層の配線チャネル下にある絶縁mKスルーホールを設
け、このスルーホールを介して行なう。
しかし、近年、集積回路の集積度が向上し、それに伴な
い、一つの集積回路に収容される論理回路素子の数が増
大して来た。
従来のように、二層の配線を用いたのでは、各層の配線
数が多くなるため、集積回路が大きくならざるを得ない
。つまり集積度か低下する。この問題を除くために、3
層以上の配線を設けるようになってきている。
第1図は4層の配l!ヲ用いる場合の各層の配線チャネ
ルの中心の平面的位置を示しており、実線101は第1
層の配線のための配線チャネルを示し、一点破1110
2は第2層の配線チャネルを示し、点@103は第3層
の配線チャネルを示し、二点破線104は第4層の配線
チャネルを示している。配線チャネル101と103,
102と104はそれぞれ互いに平行して走っておシ、
配線チャネル101と103に102と104に直交し
て走っている。第1図では互すに並行して走る配線チャ
ネル101と103.および102と104とが図の上
からみて重ならないように隣接する一対の、第1層の配
線チャネル101の間に一つの第3層の配線チャネル1
03が走り、また、隣接する一対の第2層の配線チャネ
ル102の間に一つの第4層の配線チャネル104が走
るようにしである。
特に−第3層配線チャネル103は、隣接する一対の第
1層配線チャネル101の中間に設けられ、また、第4
層配線チャネル104線隣接する一対の第2層配線チャ
ネル102の中間に設けられている。
第2図は、第1図に基づいて実際に配線を行った集積回
路の斜視図であハフ01〜704はそれぞれ、第1〜第
4層の配線チャネル101〜104内になされた配線で
あり、701は半導体基板である。配[701〜704
の中心は第1図の配線チャネル101〜104にそれぞ
れ一致させられている。第2図では配9701〜704
を相互に絶縁するための絶縁物層は、簡単化のために図
示されていない。第3図は、第2図の回路を配@702
の中心線を含み、基板710に垂直な平面で切断して得
られる断面図であり、w、4図は第2の回路を配MA7
04の中心111′t−含み、基板710に垂@な平面
で切断して得られる断面図である。これらの図におい′
て、601〜603は、配線701と702,702と
703,703と704をそれぞれ相互に絶縁するため
の絶縁層である。604は、配線704上の絶縁物層で
ある。
605は配@701と702を接続するためのスルーホ
ールを示す。配線701〜704は、たとえば、アルミ
ニウムのような金属や金属の化合物あるいはポリシリコ
ンのような導電性のよい半導体で形成される。また、I
!縁物層601〜603は、たとえばスパッタされた二
酸化ケイ素、ポリイミド樹脂、リンガラス等の透明な絶
縁物、あるいはそれらの組合せにより形成されている。
この工うな多層の配線チャネルを用いて配?Rは、公知
の2層配線技術に基づいて次のようにして行なわれる。
第1層の配@701を、いくつかの第1層の配線チャネ
ル101の位置に設け、その上に絶縁物層601を積層
し、その上に、第2層の配線702をいくつかの第2層
の配線チャネル102の位置に設け1更に、その上に絶
縁物層602を積層し、その上に、第3層の配線703
を、いくつかの第3層の配線チャネル103の位置に設
け、さらにその上に絶縁物層603を積層し、その上に
第4層の配線704をいくつかの第4層の配線チャネル
104の位置に設け、その上に絶縁物層604を設ける
この際、第1層の配Imは、回路素子に直接又はスルー
ホールを介して接続され、隣接する層の配線の相互接続
は、それらの間にある絶縁物層に設けたスルーホールを
介して行なわれる。
ここで第1図のように配線チャネル101と103が上
からみて重畳しないようにしである理由の1つを述べる
。第3層の配線703が第1層の配@701の上にある
場合、これらの二つの配線と第4層の配線704とが重
畳する部分において、1層4層の配線704の下には、
第1層の配線701、絶縁物層601,602%第3ノ
ーの配線703、絶縁物層603の5つの層が積層され
ることになる。
一部、この交叉する部分の近傍では、第4層の配線70
4の下には、第1.第3の配線701゜703がなく、
3つの絶縁物層601〜603が積層されることになる
。この結果、この交叉する部分とその近傍においては、
第4層の配@704の高さは2層分だけ変化することに
なる。このように高さの変化か大きいと第4層の配@7
04に断線が生じやすいという欠点がある。つまり、一
般に、多層の配線がある場合、同一方向に延びた異なる
層の配線の上で、この方向に直角な方向に延びた別の層
の配線が交叉する場合、この最後の配線の段差が大きく
なり、断線か生じfすい。しかし、第1図のように配線
チャネル101と103が重畳しないようにすれば第4
層の配線704と@1層の配@701の交叉する部分の
下には1第3層の配線がない。
したがって、第4図から分かるように第4層の配4!7
04の段差はどこでも1層分だけである。
したがって% 4層の配mを設は定場合第4層の断線が
生じにくいことがわかる。
しかし半導体集積(ロ)路の中の配線は配線チャネルに
直交し九いわゆるべ/ド配St−用いても行なわれる。
第5図(a)、 (b)はそれぞれ2層配線の場合の配
線チャネルを用いた配線、およびベンド配線を行なった
場合を示しである。例えば配線チャネルを用いた配線の
場合は第5図(a)のように同一信号線である第2層の
配線102Aと102Bの接続は、スルーホール121
A、121Bと第1層用の縦方向チャネル101上の第
1層の配線122を介して行なう。−万配+1i122
が横切る配線チャネル102上に第2層の配線がない場
合には、第5図(b)のように第2層のベンド配線12
0Cで配@102Aと102Bの接1ilAを行うこと
ができる。このベンド配線の長所として、(IJ配fR
122に工9使われる第1層の配線チャネル102f:
他の配線に使える、鰺)通常スルーホールがある個所の
配線はドックボーンとよばれるように太くなる場合か多
く、このため隣り合った配線チャネル上でスルーホール
が設けられない場合、例えばスルーホール121Cがお
るとスルーホール121A・4゛設けれないというよう
な場合にも配+11120Aと120Bとを接続できる
等がめげられ、半導体集積回路ではこのベンド配線が頻
繁に行なわれる。
しかし配線層が3層以上の場合のベンド配線を考えてみ
ると配線が2層重なった上に直交して上層の配線が走る
ことがあり、この部分の断差が大きいため断線を生ずる
ことがある。第6図(a)はベンド配線のため配線が2
層重なった上を直交して上層の配線が走る場合を示した
図であり、第3層の配線チャネル上の配5160と第2
層のベンド配置1120cが重なった上に第4層の配線
チャネル上の配線161が直交し、162の部分で配線
161の断線が生じ易いことを示している。第8図は第
6図(a)において配線161の中心を通る断面図であ
り、配線120Cと160の上と近傍で2層分の断差が
アり配線が生じ易いことを示している。−1第6図(b
)は第1層の配線チャネル101上の配m163と第2
層のベンド配線120Cが重なった上に第4層の配線チ
ャネル上の配線161が直交している場合を示しである
。この場合半導体製造技術に工9差異がメジ、配#12
0Cと配[161(7)間には2つの絶縁層602,6
03(図示せずンが存在する比め絶縁層603の上部で
平坦化されて、164の部分で配9162が断線する可
能性が少ない場合と、平坦化されないでWR線し易い場
合と両方がある。
本発明の目的は3層以上の配線層を持っ半導体集積回路
においてベンド配St−行なっても2層の配線が重なっ
た上に隣接して上層の配線か直交しない工うにして、ベ
ンド配線にょる配線効率のよさを保持し九まま、しかも
WR線による不良を少なくした半導体集積回路を提供す
ることにある。
そこで本発明ではベンド配mt−行なえる配線層、ある
いは配線位置を制限することにより、ベンド配線による
配線効率のよさを保持し九まま、しかも断線による不良
を少なくした半導体集積回路を実現した。
以下本発明を配一層4層の場合の実施列に沿って説明す
る。第7図(a)fl第1層の配**配様チャネル10
4に沿ったベンド配線を許し、第4層の配線は配線チャ
ネル101に沿ったベンド配m’t−許し、それ以外の
ベンド配−を禁止した場合の配置1fllを示してるる
。第7図(Jl)から明らかなように第1層のべ/ド配
線750が平行して走るのは配線チャネル104を用い
る最上層の第4層の配線のみであり、第4層のベンド配
線751にベンド配#750と第2層の配線752が重
ならない位置を走るため2層分の断差による断線は生じ
ない。
第9図は第7図(a)において配線751の中心を通る
断面図であり、配線751の下で2層分の断差がある個
所はなく断線が生じないことを示している。また第7図
(b)は第6図(b)で半導体製造技術により平行して
走る2層の配線の上に2つの絶縁層があれば平坦化され
その上に直交して走る配線が断線しない場合を示し次回
である。この場合第2層の配線では配線チャネル101
に沿ったべ/ド装置1120Cと、第4層の配線では配
置チャネル101に沿ったべ/ド装置1751が可能と
なることは明らかである。以上の説明ではベンド可能な
配線の1例について述べたが、ベンド可能な配線層、配
線チャネルの組合せはいくらでもアシ、ま7’j2つの
配線層の配線の上に直交した配線がなければベンド可能
なことは明らかである。
以上の発明から明らかなように本発明を用いると半導体
集積回路においてベンド配線が可能となるので従来の2
層配線と同様配線効率がよい配線を断線による不要を少
なくして実現できるという効果がある。
【図面の簡単な説明】
第1図は従来の4層の配線チャネルの配置を示す図、第
2図は第1図の配線チャネルの配置に従って設けられた
4層の配fI7Atl−有する半導体集積回路の図、第
3図は第2図の集積回路を第2層の配線の中心を通る面
で切断した図、第4図は第2図の集積回路を第4層の配
線の中心を通る面で切断した図、第5図はベンド配線を
説明するための図、第6図はベンド配線による問題点を
説明するための図を第7図は本発明によるベンド配Im
を説明する几めの図、第8図は第6図(aCt−第4層
の配線の中心を通る面で切断した図、第9図は第7図(
a)f:第4層のぺ/ド配線の中心を通る面で切断した
図箒1図 ¥I2月 ¥:J3図 粥4図 下  タ  図  (b) ot 1躬   6    図  (0−2 ′¥3  6   図 (b〕 ot ’Jl!17111−f久ノ 03 yl 7 図 (b) ot

Claims (1)

    【特許請求の範囲】
  1. 1.3以上の複数の配線層を絶縁体を介して積層し、各
    層毎に複数の配st−有し、各層の複数の配線は各層毎
    にあらかじめ設けられた相互に平行でかつ規則的に配列
    されt複数の通常配線位置のいくつかと、該通常配線位
    置に直交するベンド配線位置のいくつかに設けられ、奇
    数番目の配線層の該通常配線位置は偶数番目の配線層の
    該通常配線位置と直交する半導体集積回路において、該
    ベンド配線位置の配#に隣接した上あるいに下の配線層
    と重畳しないか、重畳しても重畳した2#の配線層に隣
    接する上層の配線層に直交しない位置にあることを特徴
    とする半導体集積回路。
JP16869781A 1981-10-23 1981-10-23 半導体集積回路 Granted JPS5870554A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60134440A (ja) * 1983-12-23 1985-07-17 Hitachi Ltd 半導体集積回路装置
DE3608402A1 (de) * 1985-03-13 1986-09-18 Toyota Jidosha K.K., Toyota, Aichi Daempfungsvorrichtung an einer riemenscheibe einer kurbelwelle einer brennkraftmaschine eines fahrzeugs
JPH02106968A (ja) * 1988-10-17 1990-04-19 Hitachi Ltd 半導体集積回路装置及びその形成方法
EP0381248A2 (en) 1985-10-15 1990-08-08 Tokai Rubber Industries, Ltd. Dual-type damper device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55138253A (en) * 1979-04-12 1980-10-28 Fujitsu Ltd Semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55138253A (en) * 1979-04-12 1980-10-28 Fujitsu Ltd Semiconductor device

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60134440A (ja) * 1983-12-23 1985-07-17 Hitachi Ltd 半導体集積回路装置
JPH0576782B2 (ja) * 1983-12-23 1993-10-25 Hitachi Ltd
DE3608402A1 (de) * 1985-03-13 1986-09-18 Toyota Jidosha K.K., Toyota, Aichi Daempfungsvorrichtung an einer riemenscheibe einer kurbelwelle einer brennkraftmaschine eines fahrzeugs
DE3608402C2 (de) * 1985-03-13 1994-04-14 Toyota Motor Co Ltd Dämpfungsvorrichtung an einer Riemenscheibe einer Kurbelwelle einer Brennkraftmaschine eines Fahrzeugs
EP0381248A2 (en) 1985-10-15 1990-08-08 Tokai Rubber Industries, Ltd. Dual-type damper device
JPH02106968A (ja) * 1988-10-17 1990-04-19 Hitachi Ltd 半導体集積回路装置及びその形成方法

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