JPH05102322A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05102322A JPH05102322A JP29050091A JP29050091A JPH05102322A JP H05102322 A JPH05102322 A JP H05102322A JP 29050091 A JP29050091 A JP 29050091A JP 29050091 A JP29050091 A JP 29050091A JP H05102322 A JPH05102322 A JP H05102322A
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- JP
- Japan
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- wiring
- layer wiring
- hole
- lower layer
- insulating film
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Abstract
(57)【要約】
【目的】 スルーホールフォトマスクの変更のみでマス
タースライス方式の種々の多層配線を実現する。 【構成】 縦横交互の向きにして行列状に配置された複
数の帯状小断片で下層、上層配線を形成し、その配線間
の所定箇所をスルーホール部で接続することで所望の配
線パターンを形成する。下層、上層配線形成後、上層配
線を貫通して下層配線表面に至るスルーホールを開口
し、このスルーホールを金属で埋めて配線間の接続をと
る。
タースライス方式の種々の多層配線を実現する。 【構成】 縦横交互の向きにして行列状に配置された複
数の帯状小断片で下層、上層配線を形成し、その配線間
の所定箇所をスルーホール部で接続することで所望の配
線パターンを形成する。下層、上層配線形成後、上層配
線を貫通して下層配線表面に至るスルーホールを開口
し、このスルーホールを金属で埋めて配線間の接続をと
る。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方
法、詳しくは配線の形成方法に関するものである。
法、詳しくは配線の形成方法に関するものである。
【０００２】
【従来の技術】半導体装置における論理回路の形成に、
予め素子（トランジスタ、抵抗など）を配列させた基板
を用いて、所望の回路構成は必要な素子だけを配線する
所謂マスタースライス方式がある。この方式は配線パタ
ーンだけを変えて同一素子配列基板に様々な論理回路を
形成することができるもので、使用する素子数が判れ
ば、その必要数に応じた素子配列基板を用意し、配線パ
ターンだけを設計すれば、所望の論理回路を短期間に製
造することができる。このマスタースライス方式におい
て、配線層数は配列された素子を効率良く使う為に通常
２層以上が用いられている。したがって新たに論理回路
を形成する為には、コンタクトマスク（シリコン素子か
らの電極取り出し窓），第１層配線フォトマスク、スル
ーホールフォトマスク（１−２層間接続窓），第２層配
線フォトマスク等の複数のフォトマスクを設計製作する
必要がある。
予め素子（トランジスタ、抵抗など）を配列させた基板
を用いて、所望の回路構成は必要な素子だけを配線する
所謂マスタースライス方式がある。この方式は配線パタ
ーンだけを変えて同一素子配列基板に様々な論理回路を
形成することができるもので、使用する素子数が判れ
ば、その必要数に応じた素子配列基板を用意し、配線パ
ターンだけを設計すれば、所望の論理回路を短期間に製
造することができる。このマスタースライス方式におい
て、配線層数は配列された素子を効率良く使う為に通常
２層以上が用いられている。したがって新たに論理回路
を形成する為には、コンタクトマスク（シリコン素子か
らの電極取り出し窓），第１層配線フォトマスク、スル
ーホールフォトマスク（１−２層間接続窓），第２層配
線フォトマスク等の複数のフォトマスクを設計製作する
必要がある。
【０００３】
【発明が解決しようとする課題】しかるに、論理機能は
１種類でありながら、新たに論理回路を形成する都度上
記のように多数のフォトマスクを設計製作しなければな
らないということは、カスタムメイドのデバイスに比較
してマスタースライス方式はＴＡＴ(Turn AroundTime：
係る処理に必要な時間）短縮に寄与するところが極めて
大きい方式であるが、その特徴を半減させることにな
る。マスタースライス方式においては、新製品製作のＴ
ＡＴをより一層短縮することが望まれており、そのため
には新たな論理回路の形成の都度必要とするフォトマス
ク枚数の低減が大きな課題と言える。
１種類でありながら、新たに論理回路を形成する都度上
記のように多数のフォトマスクを設計製作しなければな
らないということは、カスタムメイドのデバイスに比較
してマスタースライス方式はＴＡＴ(Turn AroundTime：
係る処理に必要な時間）短縮に寄与するところが極めて
大きい方式であるが、その特徴を半減させることにな
る。マスタースライス方式においては、新製品製作のＴ
ＡＴをより一層短縮することが望まれており、そのため
には新たな論理回路の形成の都度必要とするフォトマス
ク枚数の低減が大きな課題と言える。
【０００４】この発明は上記の点に鑑みなされたもの
で、その目的は、スルーホールフォトマスクの変更のみ
で、マスタースライス方式の種々の多層配線を実現でき
る半導体装置の製造方法を提供することにある。
で、その目的は、スルーホールフォトマスクの変更のみ
で、マスタースライス方式の種々の多層配線を実現でき
る半導体装置の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】この発明では、縦横交互
の向きにして行列状に配置された複数の帯状小断片で下
層および上層配線を形成し、その下層および上層配線間
の所定箇所をスルーホール部で接続することで所望の配
線パターンを形成する。
の向きにして行列状に配置された複数の帯状小断片で下
層および上層配線を形成し、その下層および上層配線間
の所定箇所をスルーホール部で接続することで所望の配
線パターンを形成する。
【０００６】あるいは、一方向にのみ直線状にして平行
に配置された複数本の配線で下層および上層配線を形成
し、これらを格子状に組合わせて上下に配置し、その下
層および上層配線の所定箇所をスルーホール部で接続す
る一方、スルーホールで配線の所定個所を切断して所望
の配線パターンを形成する。
に配置された複数本の配線で下層および上層配線を形成
し、これらを格子状に組合わせて上下に配置し、その下
層および上層配線の所定箇所をスルーホール部で接続す
る一方、スルーホールで配線の所定個所を切断して所望
の配線パターンを形成する。
【０００７】またこの発明では、下層および上層配線形
成後、上層配線を貫通して下層配線表面に至るスルーホ
ールを開口し、このスルーホール内を選択的に金属で埋
めて上層と下層配線間の接続をとる。スルーホールで配
線を切断する場合も、下層および上層配線形成後、スル
ーホールを開口して配線を切断する。
成後、上層配線を貫通して下層配線表面に至るスルーホ
ールを開口し、このスルーホール内を選択的に金属で埋
めて上層と下層配線間の接続をとる。スルーホールで配
線を切断する場合も、下層および上層配線形成後、スル
ーホールを開口して配線を切断する。
【０００８】
【作用】上記この発明においては、下層および上層配線
としては上記の一定パターンを用い、単にこれら２つの
配線の相互を接続するスルーホール位置、あるいは接続
と切断を行うスルーホール位置のみを変更するだけでマ
スタースライス方式の種々の多層配線を実現できる。ま
た、下層および上層配線を上記一定パターンで形成した
状態でマスターウエハとして保管しておいて、新たな論
理回路が設計されたら、それに対応するスルーホールフ
ォトマスクで配線間の接続、配線の切断処理を行うだけ
で新たな論理回路が実現される。
としては上記の一定パターンを用い、単にこれら２つの
配線の相互を接続するスルーホール位置、あるいは接続
と切断を行うスルーホール位置のみを変更するだけでマ
スタースライス方式の種々の多層配線を実現できる。ま
た、下層および上層配線を上記一定パターンで形成した
状態でマスターウエハとして保管しておいて、新たな論
理回路が設計されたら、それに対応するスルーホールフ
ォトマスクで配線間の接続、配線の切断処理を行うだけ
で新たな論理回路が実現される。
【０００９】
【実施例】以下この発明の実施例を図面を参照して説明
する。図１はこの発明の第１の実施例を示す図である。
この図の（ａ）に示すように、まず第１配線（１層目の
配線）１を半導体基板上に形成する。ここで第１配線１
は、複数の帯状の小断片２を縦横交互の向きにして行列
状に配置してなる。その後第１配線１上の全面に絶縁膜
を形成した後、絶縁膜上に図１（ｂ）に示す第２配線
（２層目の配線）３を形成する。この第２配線３は、前
記第１配線１と同一構成である。すなわち、複数の帯状
の小断片を縦横に交互の向きにして行列状に配置して第
２配線３が形成される。そしてこの第２配線３は、前記
第１配線１と組合わされて図１（ｂ）に示すように格子
状となるように絶縁膜上に形成される。この状態でマス
ターウエハが完成し、所望の論理配線（スルーホール処
理）の要求があるまで保管される事になる。
する。図１はこの発明の第１の実施例を示す図である。
この図の（ａ）に示すように、まず第１配線（１層目の
配線）１を半導体基板上に形成する。ここで第１配線１
は、複数の帯状の小断片２を縦横交互の向きにして行列
状に配置してなる。その後第１配線１上の全面に絶縁膜
を形成した後、絶縁膜上に図１（ｂ）に示す第２配線
（２層目の配線）３を形成する。この第２配線３は、前
記第１配線１と同一構成である。すなわち、複数の帯状
の小断片を縦横に交互の向きにして行列状に配置して第
２配線３が形成される。そしてこの第２配線３は、前記
第１配線１と組合わされて図１（ｂ）に示すように格子
状となるように絶縁膜上に形成される。この状態でマス
ターウエハが完成し、所望の論理配線（スルーホール処
理）の要求があるまで保管される事になる。
【００１０】引き続きスルーホール形成と配線の層間接
続（回路形成）について図２で説明する。図２（ａ）
は、図１で説明したマスターウエハにスルーホール処理
による第１／第２配線接続部４を形成したもので、
（ａ）のごとく接続部４をレイアウトすると、各々配線
経路Ａ〜Ｌが形成され、回路図で表現すると図２（ｂ）
のごとく表わされる。このように第１配線及び第２配線
は同一パターンでありながら、接続部４の位置により様
々な配線経路が得られる。したがって、スルーホールの
フォトマスク１枚を新たに設計製造すれば、マスタース
ライス方式の新しい品種（配線経路）を実現でき、従来
に比べ設計から製品に至るプロセスの時間及び諸経費を
大幅に低減できるようになる。
続（回路形成）について図２で説明する。図２（ａ）
は、図１で説明したマスターウエハにスルーホール処理
による第１／第２配線接続部４を形成したもので、
（ａ）のごとく接続部４をレイアウトすると、各々配線
経路Ａ〜Ｌが形成され、回路図で表現すると図２（ｂ）
のごとく表わされる。このように第１配線及び第２配線
は同一パターンでありながら、接続部４の位置により様
々な配線経路が得られる。したがって、スルーホールの
フォトマスク１枚を新たに設計製造すれば、マスタース
ライス方式の新しい品種（配線経路）を実現でき、従来
に比べ設計から製品に至るプロセスの時間及び諸経費を
大幅に低減できるようになる。
【００１１】引き続き製造工程について図３から図５を
参照して説明する。まず図３と図４に従来の工程を示
す。図３（ａ）は基板１１に第１層目配線１２を形成し
たもので、次に図３（ｂ）のごとく層間絶縁膜１３を生
成後、所望の部分にスルーホール１４を開口し、図３
（ｃ）のごとく第２層目配線１５を形成する事で２層配
線が完成する。又、最近、微細なスルーホール内におけ
る第２層目配線のステップカバレッジを改善する為、図
４（ａ）のごとく層間絶縁膜１３を生成後スルーホール
１４を開口し、図４（ｂ）のごとくスルーホール内を例
えばＣＶＤ法でタングステン１６で埋め込んだ後、第２
層目配線１５を形成して完成させる方法が行なわれてい
る。いずれにせよ、第１層目配線形成後スルーホールを
開口し、第２層目配線を形成するのが従来の製造方法で
あった。
参照して説明する。まず図３と図４に従来の工程を示
す。図３（ａ）は基板１１に第１層目配線１２を形成し
たもので、次に図３（ｂ）のごとく層間絶縁膜１３を生
成後、所望の部分にスルーホール１４を開口し、図３
（ｃ）のごとく第２層目配線１５を形成する事で２層配
線が完成する。又、最近、微細なスルーホール内におけ
る第２層目配線のステップカバレッジを改善する為、図
４（ａ）のごとく層間絶縁膜１３を生成後スルーホール
１４を開口し、図４（ｂ）のごとくスルーホール内を例
えばＣＶＤ法でタングステン１６で埋め込んだ後、第２
層目配線１５を形成して完成させる方法が行なわれてい
る。いずれにせよ、第１層目配線形成後スルーホールを
開口し、第２層目配線を形成するのが従来の製造方法で
あった。
【００１２】これに対して、この発明の第１の実施例で
は、スルーホール開口及び第１／第２配線間接続を最後
の工程に設定する為に、まず図５（ａ）に示すごとく半
導体基板５上に前述第１配線１を形成した後、図５
（ｂ）のように全面に層間絶縁膜６を被着し、その上に
前述第２配線３を形成し、さらにその上を絶縁膜７で覆
う。そして、引き続く最終工程にて、絶縁膜７，第２配
線３，層間絶縁膜６を貫通して第１配線１表面に至るス
ルーホール８を図５（ｃ）に示すごとく開口し、そのス
ルーホール８を例えばＣＶＤ法にてタングステン９で埋
め込む事で第１／第２配線間接続を完了させる。ＣＶＤ
法によるタングステン生成法としては、ブランケントタ
ングステン生成法や選択成長法などが一般的に用いられ
ている。
は、スルーホール開口及び第１／第２配線間接続を最後
の工程に設定する為に、まず図５（ａ）に示すごとく半
導体基板５上に前述第１配線１を形成した後、図５
（ｂ）のように全面に層間絶縁膜６を被着し、その上に
前述第２配線３を形成し、さらにその上を絶縁膜７で覆
う。そして、引き続く最終工程にて、絶縁膜７，第２配
線３，層間絶縁膜６を貫通して第１配線１表面に至るス
ルーホール８を図５（ｃ）に示すごとく開口し、そのス
ルーホール８を例えばＣＶＤ法にてタングステン９で埋
め込む事で第１／第２配線間接続を完了させる。ＣＶＤ
法によるタングステン生成法としては、ブランケントタ
ングステン生成法や選択成長法などが一般的に用いられ
ている。
【００１３】以上のような第１の実施例によれば、縦横
交互の向きにして行列状に配置された複数の帯状の小断
片で第１及び第２配線を構成したので、第１及び第２配
線のパターンは変えずに、これらの２つの配線を交互を
接続するスルーホール位置のみを変更するだけでマスタ
ースライス方式の種々の２層配線を実現できる。したが
って、新品種を製造する場合、従来４枚のフォトマスク
（コンタクトマスク，第１層配線フォトマスク，スルー
ホールフォトマスク，第２層配線フォトマスク）を設計
しなければならなかったが、この発明の第１の実施例に
より、スルーホールフォトマスク１枚の設計で済む為、
設計及びマスク製作に費やす時間が大幅に短縮されると
同時に諸経費を低減できる。又、品種を決定するフォト
マスクはスルーホールフォトマスク１枚である為、製造
ラインにおける品種の管理が簡素化される。更に、新品
種のフォトマスクを製造ラインに導入し、デバイス形成
するまでの時間が、従来はコンタクトフォトリソから開
始するのに対し、この発明の第１の実施例では最終のス
ルーホールフォトリソだけで済む為、コンタクト形成か
ら第２層目配線形成までに相当する分が短縮される。し
たがって新製品製作のＴＡＴが短縮される。
交互の向きにして行列状に配置された複数の帯状の小断
片で第１及び第２配線を構成したので、第１及び第２配
線のパターンは変えずに、これらの２つの配線を交互を
接続するスルーホール位置のみを変更するだけでマスタ
ースライス方式の種々の２層配線を実現できる。したが
って、新品種を製造する場合、従来４枚のフォトマスク
（コンタクトマスク，第１層配線フォトマスク，スルー
ホールフォトマスク，第２層配線フォトマスク）を設計
しなければならなかったが、この発明の第１の実施例に
より、スルーホールフォトマスク１枚の設計で済む為、
設計及びマスク製作に費やす時間が大幅に短縮されると
同時に諸経費を低減できる。又、品種を決定するフォト
マスクはスルーホールフォトマスク１枚である為、製造
ラインにおける品種の管理が簡素化される。更に、新品
種のフォトマスクを製造ラインに導入し、デバイス形成
するまでの時間が、従来はコンタクトフォトリソから開
始するのに対し、この発明の第１の実施例では最終のス
ルーホールフォトリソだけで済む為、コンタクト形成か
ら第２層目配線形成までに相当する分が短縮される。し
たがって新製品製作のＴＡＴが短縮される。
【００１４】第１の実施例によれば上述の効果を有する
が、従来法と比較すると配線ピッチの点で不利になる事
が挙げられる。この事について図６を用いて説明する。
図６は第１の実施例による配線の基本レイアウトを示
し、第１配線１と第２配線３が図のように配置され、ス
ルーホール８は必要に応じ中心線（一点鎖線）が交差す
る箇所に設けられる。そして例えばスルーホールＴが１
×１μｍ□、スルーホールのメタル内在途裕Ａが0.５μ
ｍとすれば、メタル幅（配線幅）Ｗは１＋0.５×２＝２
μｍとなり、配線最小間隔Ｓが１μｍとすれば、第１の
実施例の基本レイアウトの配線ピッチＰx 及びＰy は６
μｍになり、本法の場合、従来ピッチ（２μ（Ｗ）＋１
μ（Ｓ）＝３μｍ）の２倍と、高集積化の面では不利に
なる。
が、従来法と比較すると配線ピッチの点で不利になる事
が挙げられる。この事について図６を用いて説明する。
図６は第１の実施例による配線の基本レイアウトを示
し、第１配線１と第２配線３が図のように配置され、ス
ルーホール８は必要に応じ中心線（一点鎖線）が交差す
る箇所に設けられる。そして例えばスルーホールＴが１
×１μｍ□、スルーホールのメタル内在途裕Ａが0.５μ
ｍとすれば、メタル幅（配線幅）Ｗは１＋0.５×２＝２
μｍとなり、配線最小間隔Ｓが１μｍとすれば、第１の
実施例の基本レイアウトの配線ピッチＰx 及びＰy は６
μｍになり、本法の場合、従来ピッチ（２μ（Ｗ）＋１
μ（Ｓ）＝３μｍ）の２倍と、高集積化の面では不利に
なる。
【００１５】そこで、次にこの発明の第２の実施例とし
て、上記配線ピッチの問題点を考慮した製造方法につい
て述べる。まず第２の実施例での配線のレイアウトとマ
スターウエハ完成までの製造工程を図７で説明する。図
７（ａ）は、第１配線（１層目の配線）２１のレイアウ
トを示す。この第１配線２１は、例えばＸ方向に直線状
に出来る限り長く（配線領域の設計で決まる）、且つ最
小ピッチ（２μｍ（Ｗ）＋１μｍ（Ｓ）＝３μｍ）で平
行に敷き詰められた複数本の配線からなる。この第１配
線２１を半導体基板上に形成後、全面に絶縁膜を被着
し、さらにその上に、前記第１配線２１と同一構成の第
２配線（２層目の配線）２２を図７（ｂ）に示すごと
く、前記第１配線２１と格子状になるように形成する。
この状態でマスターウエハとして保管する。
て、上記配線ピッチの問題点を考慮した製造方法につい
て述べる。まず第２の実施例での配線のレイアウトとマ
スターウエハ完成までの製造工程を図７で説明する。図
７（ａ）は、第１配線（１層目の配線）２１のレイアウ
トを示す。この第１配線２１は、例えばＸ方向に直線状
に出来る限り長く（配線領域の設計で決まる）、且つ最
小ピッチ（２μｍ（Ｗ）＋１μｍ（Ｓ）＝３μｍ）で平
行に敷き詰められた複数本の配線からなる。この第１配
線２１を半導体基板上に形成後、全面に絶縁膜を被着
し、さらにその上に、前記第１配線２１と同一構成の第
２配線（２層目の配線）２２を図７（ｂ）に示すごと
く、前記第１配線２１と格子状になるように形成する。
この状態でマスターウエハとして保管する。
【００１６】次に回路形成を図８で説明する。上記工程
で製作したマスターウエハを用い、図８（ａ）で示すご
とく第１スルーホール２３を形成し、それを金属で埋め
込む事で第１配線２１と第２配線２２の所定部分を接続
する。引き続き、第２スルーホール２４を形成し、この
第２スルーホール２４で第１，第２配線２１，２２の所
定部分を切断する。この切断と前記層間接続により図８
（ｂ）に回路図として表現する配線経路Ａ〜Ｋを完成さ
せる。
で製作したマスターウエハを用い、図８（ａ）で示すご
とく第１スルーホール２３を形成し、それを金属で埋め
込む事で第１配線２１と第２配線２２の所定部分を接続
する。引き続き、第２スルーホール２４を形成し、この
第２スルーホール２４で第１，第２配線２１，２２の所
定部分を切断する。この切断と前記層間接続により図８
（ｂ）に回路図として表現する配線経路Ａ〜Ｋを完成さ
せる。
【００１７】次に、図８（ａ）のａ−ａ′線断面を用い
て上記層間接続と配線切断の詳細について図９で説明す
る。図９（ａ）はマスターウエハの完成状態を示すもの
で、基板２５上に例えばアルミニウムの第１配線２１と
第２配線２２が絶縁膜２６を介して形成され、表面は酸
化膜２７で覆われている。次に図９（ｂ）のごとく、表
面の酸化膜２７，第２配線２２及び層間絶縁膜２６を順
次エッチングして第１スルーホール２３を開口し、第１
配線２１表面を露出させる。そして例えばＣＶＤ−タン
グステン生成後エッチバック処理、又は選択ＣＶＤ−タ
ングステン生成によって第１スルーホール２３内をタン
グステン２８で埋め込み配線間接続を完成させる。引き
続き図９（ｃ）に示すように第２スルーホール２４を開
口し、途中露出するアルミニウム層（ここでは第１配線
２１の一部）も除去する事で配線の切断を行う。
て上記層間接続と配線切断の詳細について図９で説明す
る。図９（ａ）はマスターウエハの完成状態を示すもの
で、基板２５上に例えばアルミニウムの第１配線２１と
第２配線２２が絶縁膜２６を介して形成され、表面は酸
化膜２７で覆われている。次に図９（ｂ）のごとく、表
面の酸化膜２７，第２配線２２及び層間絶縁膜２６を順
次エッチングして第１スルーホール２３を開口し、第１
配線２１表面を露出させる。そして例えばＣＶＤ−タン
グステン生成後エッチバック処理、又は選択ＣＶＤ−タ
ングステン生成によって第１スルーホール２３内をタン
グステン２８で埋め込み配線間接続を完成させる。引き
続き図９（ｃ）に示すように第２スルーホール２４を開
口し、途中露出するアルミニウム層（ここでは第１配線
２１の一部）も除去する事で配線の切断を行う。
【００１８】以上のような第２の実施例では、平行する
直線状の配線だけで第１，第２配線２１，２２を構成し
たから配線ピッチは従来レベルを確保する事が出来る。
しかし、第１の実施例と比べると、回路配線の為のフォ
トマスクが１枚増える為、製作ＴＡＴの面では若干不利
になる。
直線状の配線だけで第１，第２配線２１，２２を構成し
たから配線ピッチは従来レベルを確保する事が出来る。
しかし、第１の実施例と比べると、回路配線の為のフォ
トマスクが１枚増える為、製作ＴＡＴの面では若干不利
になる。
【００１９】尚、図１０に第２の実施例による基本レイ
アウトを示す。ここでは、スルーホールのメタル内在余
裕Ａ＝０．５μｍ、配線最小幅Ｗ＝２μｍ、配線最小間
隔Ｓ＝１μｍ、Ｘ方向配線ピッチＰx ＝３μｍ、Ｙ方向
配線ピッチＰy ＝３μｍとなる。
アウトを示す。ここでは、スルーホールのメタル内在余
裕Ａ＝０．５μｍ、配線最小幅Ｗ＝２μｍ、配線最小間
隔Ｓ＝１μｍ、Ｘ方向配線ピッチＰx ＝３μｍ、Ｙ方向
配線ピッチＰy ＝３μｍとなる。
【００２０】
【発明の効果】以上詳細に説明したようにこの発明によ
れば、配線のパターンは変えずに、これら配線間を接続
するスルーホール位置、あるいは接続と配線の切断を行
うスルーホール位置のみを変更するだけでマスタースラ
イス方式の種々の多層配線を実現できる。したがって、
新品種の半導体装置を製造する場合に、ＴＡＴの短縮、
諸経費の低減を図ることができ、製造ラインにおける品
種の管理も簡素化できる。また、すべての配線形成後に
接続、あるいは接続と切断処理を行うようにすれば、配
線形成まで終了して保管してあったマスターウエハを利
用して新品種製作が可能となるから、新品種製作のＴＡ
Ｔをより短縮できる。
れば、配線のパターンは変えずに、これら配線間を接続
するスルーホール位置、あるいは接続と配線の切断を行
うスルーホール位置のみを変更するだけでマスタースラ
イス方式の種々の多層配線を実現できる。したがって、
新品種の半導体装置を製造する場合に、ＴＡＴの短縮、
諸経費の低減を図ることができ、製造ラインにおける品
種の管理も簡素化できる。また、すべての配線形成後に
接続、あるいは接続と切断処理を行うようにすれば、配
線形成まで終了して保管してあったマスターウエハを利
用して新品種製作が可能となるから、新品種製作のＴＡ
Ｔをより短縮できる。
【図１】この発明の第１の実施例の配線を示す平面図で
ある。
ある。
【図２】この発明の第１の実施例の配線接続状態を示す
平面図および回路図である。
平面図および回路図である。
【図３】従来の製造方法を示す工程断面図である。
【図４】従来の製造方法を示す工程断面図である。
【図５】この発明の第１の実施例の製造工程を示す断面
図である。
図である。
【図６】この発明の第１の実施例の配線基本レイアウト
を示す平面図である。
を示す平面図である。
【図７】この発明の第２の実施例の配線を示す平面図で
ある。
ある。
【図８】この発明の第２の実施例の配線接続および切断
状態を示す平面図および回路図である。
状態を示す平面図および回路図である。
【図９】この発明の第２の実施例の製造工程を示す断面
図である。
図である。
【図１０】この発明の第２の実施例の配線基本レイアウ
トを示す平面図である。
トを示す平面図である。
１ 第１配線 ２ 帯状の小断片 ３ 第２配線 ４ 第１／第２配線接続部 ５ 半導体基板 ６ 層間絶縁膜 ８ スルーホール ９ 埋込みタングステン ２１ 第１配線 ２２ 第２配線 ２３ 第１スルーホール ２４ 第２スルーホール ２５ 基板 ２６ 絶縁膜 ２８ 埋め込みタングステン
Claims (4)
- 【請求項１】 複数の帯状の小断片を縦横交互の向きで
行列状に配置した下層配線を半導体基板上に形成する工
程と、 その下層配線上の全面に絶縁膜を形成し、前記下層配線
と同一構成の上層配線を前記絶縁膜上に、前記下層配線
と組合わされて格子状となるように形成する工程と、 所定の箇所にスルーホールを開口し、金属を埋め込み、
スルーホール部において下層配線と上層配線とを接続す
る工程とを具備する事を特徴とする半導体装置の製造方
法。 - 【請求項２】 下層配線と上層配線を絶縁膜を介して一
部重なり合うように形成した後、重なり合った箇所の上
層配線を貫通して下層配線表面に至るスルーホールを開
口する工程と、 前記スルーホール内を選択的に金属で埋め込み、上層配
線と下層配線を接続する工程とを具備する事を特徴とす
る半導体装置の製造方法。 - 【請求項３】 １方向にのみ直線状にして平行に複数本
配線を配置した下層配線を半導体基板上に形成する工程
と、 その下層配線上の全面に絶縁膜を形成し、前記下層配線
と同一構成の上層配線を前記絶縁膜上に、前記下層配線
と格子状に組合わされるように形成する工程と、 所定の箇所に第１のスルーホールを開口し、金属を埋め
込み、第１のスルーホール部において下層配線と上層配
線を接続する工程と、 所定の箇所に第２のスルーホールを開口して上記配線の
所定部分を切断する工程とを具備する事を特徴とする半
導体装置の製造方法。 - 【請求項４】 下層配線と上層配線を形成後に、上層配
線を貫通して下層配線表面に至る第１のスルーホールを
開口し、その第１のスルーホール内を選択的に金属で埋
め込んで、上層配線と下層配線を接続し、かつ第２のス
ルーホールを開口して上記配線の所定部分を切断するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29050091A JPH05102322A (ja) | 1991-10-11 | 1991-10-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29050091A JPH05102322A (ja) | 1991-10-11 | 1991-10-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05102322A true JPH05102322A (ja) | 1993-04-23 |
Family
ID=17756831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29050091A Pending JPH05102322A (ja) | 1991-10-11 | 1991-10-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05102322A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006080436A (ja) * | 2004-09-13 | 2006-03-23 | Renesas Technology Corp | 論理回路装置及びその製造方法 |
| JP2006186104A (ja) * | 2004-12-27 | 2006-07-13 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2006521684A (ja) * | 2002-12-18 | 2006-09-21 | イージック コーポレーション | 半導体デバイスの製造方法 |
| JP2011071226A (ja) * | 2009-09-24 | 2011-04-07 | Toshiba Corp | 電子部品の製造方法 |
| JP2012043894A (ja) * | 2010-08-17 | 2012-03-01 | Toshiba Corp | 半導体集積回路の設計方法 |
| JP2012099837A (ja) * | 2011-12-21 | 2012-05-24 | Toshiba Corp | 半導体装置 |
-
1991
- 1991-10-11 JP JP29050091A patent/JPH05102322A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006521684A (ja) * | 2002-12-18 | 2006-09-21 | イージック コーポレーション | 半導体デバイスの製造方法 |
| JP2006080436A (ja) * | 2004-09-13 | 2006-03-23 | Renesas Technology Corp | 論理回路装置及びその製造方法 |
| JP2006186104A (ja) * | 2004-12-27 | 2006-07-13 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2011071226A (ja) * | 2009-09-24 | 2011-04-07 | Toshiba Corp | 電子部品の製造方法 |
| JP2012043894A (ja) * | 2010-08-17 | 2012-03-01 | Toshiba Corp | 半導体集積回路の設計方法 |
| JP2012099837A (ja) * | 2011-12-21 | 2012-05-24 | Toshiba Corp | 半導体装置 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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