JPH01162349A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01162349A JPH01162349A JP32219887A JP32219887A JPH01162349A JP H01162349 A JPH01162349 A JP H01162349A JP 32219887 A JP32219887 A JP 32219887A JP 32219887 A JP32219887 A JP 32219887A JP H01162349 A JPH01162349 A JP H01162349A
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- 229910052782 aluminium Inorganic materials 0.000 description 2
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、三層以上の多層配線構造を有する半導体装置
、例えば三層配線構造を有する高密度論理ＬＳＩの製造
方法に関する。
、例えば三層配線構造を有する高密度論理ＬＳＩの製造
方法に関する。
［従来の技術］
一般に、三層配線構造を有する高密度論理ＬＳＩを製造
する場合において、特に、三層配線構造部分については
、例えば第３図Ａ〜Ｌに示すようにして形成される。
する場合において、特に、三層配線構造部分については
、例えば第３図Ａ〜Ｌに示すようにして形成される。
即ち、先ず第３図Ａに示すように、半導体基板１面上に
第一層絶縁膜２を被着形成し、続いて、第３図Ｂに示す
ように、この第一層絶縁膜２の所定の位置にコンタクト
ホール２Ａを形成する。
第一層絶縁膜２を被着形成し、続いて、第３図Ｂに示す
ように、この第一層絶縁膜２の所定の位置にコンタクト
ホール２Ａを形成する。
次に第３図Ｃに示すように、このコンタクトホール２Ａ
部分を含み第一層絶縁膜２上全面に金属膜３を被着形成
し、続いて、第３図りに示すように、この金属膜３を選
択的にエツチングし、所定パターンからなる第−層配線
層３Ａを形成する。
部分を含み第一層絶縁膜２上全面に金属膜３を被着形成
し、続いて、第３図りに示すように、この金属膜３を選
択的にエツチングし、所定パターンからなる第−層配線
層３Ａを形成する。
次に第３図Ｅに示すように、この第−層配線層３Ａ上を
含む全面に第二層絶縁膜４を被着形成し、続いて、第３
図Ｆに示すように、この第二層絶縁膜４の所定の位置に
コンタクトホール４Ａを形成する。
含む全面に第二層絶縁膜４を被着形成し、続いて、第３
図Ｆに示すように、この第二層絶縁膜４の所定の位置に
コンタクトホール４Ａを形成する。
次に第３図Ｇに示すように、このコンタクトホール４Ａ
部分を含み第二層絶縁膜４上全面に金属膜５を被着形成
し、続いて、第３図Ｈに示すように、この金属膜５を選
択的にエツチングし、所定パターンからなる第二層配線
層５Ａを形成する。
部分を含み第二層絶縁膜４上全面に金属膜５を被着形成
し、続いて、第３図Ｈに示すように、この金属膜５を選
択的にエツチングし、所定パターンからなる第二層配線
層５Ａを形成する。
次に第３図Ｉに示すように、この第二層配線層５Ａ上を
含む全面に第三層絶縁膜６を被着形成し、続いて、第３
図Ｊに示すように、この第三層絶縁膜６の所定の位置に
コンタクトホール６Ａを形成する。
含む全面に第三層絶縁膜６を被着形成し、続いて、第３
図Ｊに示すように、この第三層絶縁膜６の所定の位置に
コンタクトホール６Ａを形成する。
次に第３図Ｋに示すように、このコンタクトホール６Ａ
部分を含み第三層絶縁膜６上全面に金属膜７を被着形成
し、続いて、第３図りに示すように、この金属膜７を選
択的にエツチングし、所定パターンからなる第三層配線
層７Ａを形成し、更に続いて、この第三層配線層７Ａ上
を含む全面に表面保護膜８を形成する。
部分を含み第三層絶縁膜６上全面に金属膜７を被着形成
し、続いて、第３図りに示すように、この金属膜７を選
択的にエツチングし、所定パターンからなる第三層配線
層７Ａを形成し、更に続いて、この第三層配線層７Ａ上
を含む全面に表面保護膜８を形成する。
このようにして三層配線構造を有する高密度論理ＬＳＩ
の三層配線構造部分が形成される。尚、この場合、第−
層絶縁膜２、第二層絶縁膜４、第三層絶縁膜６及び表面
保護膜８は、通常、５ｉ０２により形成され、第−層配
線層３Ａ、第二層配線層５Ａ及び第三層配線層７Ａはア
ルミニウム、或はアルミニウム合金で形成される。
の三層配線構造部分が形成される。尚、この場合、第−
層絶縁膜２、第二層絶縁膜４、第三層絶縁膜６及び表面
保護膜８は、通常、５ｉ０２により形成され、第−層配
線層３Ａ、第二層配線層５Ａ及び第三層配線層７Ａはア
ルミニウム、或はアルミニウム合金で形成される。
［発明が解決しようとする問題点］
ところで、かかる三層配線構造を有する高密度論理ＬＳ
Ｉを製造する場合において、特に、三層配線構造部分を
形成する場合には、６枚のフォトマスクを必要とする。
Ｉを製造する場合において、特に、三層配線構造部分を
形成する場合には、６枚のフォトマスクを必要とする。
即ち、コンタクトホール２Ａの形成（第３図Ｂ）、第−
層配線層３Ａの形成（第３図Ｄ）、コンタクトホール４
Ａの形成（第３図Ｆ）、第二層配線層５Ａの形成（第３
図Ｈ）、コンタクトホール６Ａの形成（第３図、Ｊ）、
及び第三層配線層７Ａの形成（第３図Ｌ）の各工程にお
いて、それぞれ１枚づつ、合計６枚のフォトマスクを必
要とする。
層配線層３Ａの形成（第３図Ｄ）、コンタクトホール４
Ａの形成（第３図Ｆ）、第二層配線層５Ａの形成（第３
図Ｈ）、コンタクトホール６Ａの形成（第３図、Ｊ）、
及び第三層配線層７Ａの形成（第３図Ｌ）の各工程にお
いて、それぞれ１枚づつ、合計６枚のフォトマスクを必
要とする。
ここに、従来、回路構成の異なる三層配線構造を有する
高密度論理ＬＳＩを製造する場合には、その度ごとに、
三層配線構造を形成するために必要とされる６枚のフォ
トマスクを新たに設計し、製造しており、このことが、
三層配線構造を有する高密度論理ＬＳＩの製造価格を上
昇させる１つの原因となっていた。
高密度論理ＬＳＩを製造する場合には、その度ごとに、
三層配線構造を形成するために必要とされる６枚のフォ
トマスクを新たに設計し、製造しており、このことが、
三層配線構造を有する高密度論理ＬＳＩの製造価格を上
昇させる１つの原因となっていた。
本発明は、かかる点に鑑み、回路構成の異なる三層配線
構造を有する高密度論理ＬＳＩを製造する場合、新たに
設計し、製造すべきフォトマスクの数を減らし、もって
三層以上の多層配線構造を有する半導体装置の製造価格
を低減させることを目的とする。
構造を有する高密度論理ＬＳＩを製造する場合、新たに
設計し、製造すべきフォトマスクの数を減らし、もって
三層以上の多層配線構造を有する半導体装置の製造価格
を低減させることを目的とする。
Ｅ問題点を解決するための手段］
本発明による半導体装置の製造方法は、三層以上の多層
配線構造を有する半導体装置の製造方法において、最上
層の配線層パターンを規格化するようにしたものである
。
配線構造を有する半導体装置の製造方法において、最上
層の配線層パターンを規格化するようにしたものである
。
［作用］
かかる本発明によれば、最上層の配線層パターンは規格
化されるので、回路構成の異なる三層以上の多層配線構
造を有する半導体装置を製造する場合でも、多層配線構
造のうち最上層の配線層パターンの形成については、共
通のフォトマスクを使用することができる。したがって
、最上層の配線層パターン以外の他の配線層パターン及
び絶縁層を形成するためのフォトマスクのみを新たに設
計し、これを製造すれば足り、新たに設計し、製造すべ
きフォトマスクを１枚減らすことができる。
化されるので、回路構成の異なる三層以上の多層配線構
造を有する半導体装置を製造する場合でも、多層配線構
造のうち最上層の配線層パターンの形成については、共
通のフォトマスクを使用することができる。したがって
、最上層の配線層パターン以外の他の配線層パターン及
び絶縁層を形成するためのフォトマスクのみを新たに設
計し、これを製造すれば足り、新たに設計し、製造すべ
きフォトマスクを１枚減らすことができる。
［実施例］
以下、第１図〜第３図を参照して、本発明による半導体
装置の製造方法につき、三層配線構造を有する高密度論
理ＬＳＩを製造する場合を例にして説明しよう。尚、こ
の三層配線構造を有する高密度論理ＬＳＩの製造方法に
おいて、特に、三層配線構造以外の部分は、従来同様に
形成されるので、この三層配線構造以外の部分の形成に
ついては、その説明を省略する。
装置の製造方法につき、三層配線構造を有する高密度論
理ＬＳＩを製造する場合を例にして説明しよう。尚、こ
の三層配線構造を有する高密度論理ＬＳＩの製造方法に
おいて、特に、三層配線構造以外の部分は、従来同様に
形成されるので、この三層配線構造以外の部分の形成に
ついては、その説明を省略する。
第１図及び第２図は、それぞれ本実施例によって製造さ
れた三層配線構造を有する高密度論理ＬＳＩの要部を示
す概略的拡大平面図及び概略的部分拡大平面図であり、
これら第１図及び第２図において、第３図に対応する部
分については同一符号が付しである。
れた三層配線構造を有する高密度論理ＬＳＩの要部を示
す概略的拡大平面図及び概略的部分拡大平面図であり、
これら第１図及び第２図において、第３図に対応する部
分については同一符号が付しである。
即ち、本例によって、三層配線構造を有する高密度論理
ＬＳＩが製造される場合、先ず、例えは第１図及び第２
図に示すように、第三層配線層７Ａのパターンを規格化
する。本例では、第三層配線層７Ａを、同一長を有する
平面形状帯状となし、これを同一方向、且つ、所定間隔
をもってマトリックス状に配し、これを第三層配線層７
Ａの規格化したパターンとしている。
ＬＳＩが製造される場合、先ず、例えは第１図及び第２
図に示すように、第三層配線層７Ａのパターンを規格化
する。本例では、第三層配線層７Ａを、同一長を有する
平面形状帯状となし、これを同一方向、且つ、所定間隔
をもってマトリックス状に配し、これを第三層配線層７
Ａの規格化したパターンとしている。
したがって、本例においては、次に、第二層配６一
線層５Ａと第三層配線層７Ａとのコンタクトを取り得る
ように、第−層配線層３Ａ及び第二層配線層５Ａのパタ
ーン、並びにコンタクトホール２Ａ、４Ａ及び６Ａの位
置をそれぞれ設計し、決定する。
ように、第−層配線層３Ａ及び第二層配線層５Ａのパタ
ーン、並びにコンタクトホール２Ａ、４Ａ及び６Ａの位
置をそれぞれ設計し、決定する。
そこで、次に、前述した第３図に示す作業手順に従って
三層配線構造部分、即ち、第−層絶縁膜２、コンタクト
ホール２Ａ、第−層配線層３Ａ、第二層絶縁膜４、コン
タクトホール４Ａ、第二層配線層５Ａ、第三層絶縁膜６
、コンタクトホール６Ａ、第三層配線層７Ａ及び表面保
護膜８を順次に形成する。
三層配線構造部分、即ち、第−層絶縁膜２、コンタクト
ホール２Ａ、第−層配線層３Ａ、第二層絶縁膜４、コン
タクトホール４Ａ、第二層配線層５Ａ、第三層絶縁膜６
、コンタクトホール６Ａ、第三層配線層７Ａ及び表面保
護膜８を順次に形成する。
このようにして三層配線構造を有する高密度論理ＬＳＩ
の三層配線構造部分が形成される。
の三層配線構造部分が形成される。
かかる本実施例においては、第三層配線層７Ａは、第１
図及び第２図に示すように規格化されているので、第３
図りに示すように金属膜７を選択的にエツチングし、所
定パターンからなる第三層配線層７Ａを形成する場合、
回路構成の異なる三層配線構造を有する他の半導体装置
を製造する場合に使用したフォトマスクを使用すること
ができ、第三層配線層７Ａを形成するのに必要とされる
フ。
図及び第２図に示すように規格化されているので、第３
図りに示すように金属膜７を選択的にエツチングし、所
定パターンからなる第三層配線層７Ａを形成する場合、
回路構成の異なる三層配線構造を有する他の半導体装置
を製造する場合に使用したフォトマスクを使用すること
ができ、第三層配線層７Ａを形成するのに必要とされる
フ。
オドマスクについては新たに設計し、製造する必要はな
い。換言すれば、コンタクトホール２Ａの形成（第３図
Ｂ）、第−層配線層３Ａの形成（第３図Ｄ）、コンタク
１〜ホール４Ａの形成（第３図Ｆ）、第二層配線層５Ａ
の形成（第３図Ｈ）、コンタクトホール６Ａの形成（第
３図Ｊ）を行うに必要な合計５枚のフォトマスクを新た
に設計し、製造すれば足り、従来のように６枚のフォト
マスクを新たに設計し、製造する必要はない。
い。換言すれば、コンタクトホール２Ａの形成（第３図
Ｂ）、第−層配線層３Ａの形成（第３図Ｄ）、コンタク
１〜ホール４Ａの形成（第３図Ｆ）、第二層配線層５Ａ
の形成（第３図Ｈ）、コンタクトホール６Ａの形成（第
３図Ｊ）を行うに必要な合計５枚のフォトマスクを新た
に設計し、製造すれば足り、従来のように６枚のフォト
マスクを新たに設計し、製造する必要はない。
したがって、本実施例によれは、三層配線構造を有する
高密度論理ＬＳＩを製造する場合において、特に、三層
配線構造部分を形成する場合に必要とされる、新たに設
計し、製造すべきフォトマスクの数を１枚減らすことが
できるので、その分、三層配線構造を有する高密度論理
ＬＳＩの製造価格を低減することができる。
高密度論理ＬＳＩを製造する場合において、特に、三層
配線構造部分を形成する場合に必要とされる、新たに設
計し、製造すべきフォトマスクの数を１枚減らすことが
できるので、その分、三層配線構造を有する高密度論理
ＬＳＩの製造価格を低減することができる。
尚、上述実施例においては、三層配線構造を有する高密
度論理ＬＳＩを製造する場合につき述へたが、その他、
本発明は、四層以上の多層配線構造を有する高密度論理
ＬＳＩを製造する場合にも適用でき、この場合にも上述
同様の作用効果を得ることができる。
度論理ＬＳＩを製造する場合につき述へたが、その他、
本発明は、四層以上の多層配線構造を有する高密度論理
ＬＳＩを製造する場合にも適用でき、この場合にも上述
同様の作用効果を得ることができる。
また、上述実施例においては、アルミニウム配線層を形
成した場合につき述べたが、その他、本発明は、ポリシ
リコン配線層を形成する場合にも適用でき、この場合に
も上述同様の作用効果を得ることができる。
成した場合につき述べたが、その他、本発明は、ポリシ
リコン配線層を形成する場合にも適用でき、この場合に
も上述同様の作用効果を得ることができる。
［発明の効果］
本発明によれば、最上層の配線層パターンを規格化する
ことにより、回路構成の異なる三層以上の多層配線構造
を有する半導体装置を製造する場合でも、最上層の配線
層パターンの形成については、共通のフォトマスクを使
用することができるので、新たに設計し、製造すべきフ
ォトマスクの数を１枚減らすことができ、この分、三層
以上の多層配線構造を有する半導体装置の製造価格を低
減することがてきる。
ことにより、回路構成の異なる三層以上の多層配線構造
を有する半導体装置を製造する場合でも、最上層の配線
層パターンの形成については、共通のフォトマスクを使
用することができるので、新たに設計し、製造すべきフ
ォトマスクの数を１枚減らすことができ、この分、三層
以上の多層配線構造を有する半導体装置の製造価格を低
減することがてきる。
第１図及び第２図はそれぞれ本発明による半導体装置の
製造方法の一実施例により製造された三層配線構造を有
する高密度論理ＬＳＩの要部を示す概略的拡大平面図及
び概略的部分拡大平面図、第３図は三層配線構造を有す
る半導体装置の特に三層配線構造部分の製造工程を示す
断面図である。 １・・・半導体基板 ２Ａ、４Ａ、６Ａ・・・コンタクトホール３Ａ・・・第
−層配線層 ５Ａ・・・第二層配線層 ７Ａ・・・第三層配線層
製造方法の一実施例により製造された三層配線構造を有
する高密度論理ＬＳＩの要部を示す概略的拡大平面図及
び概略的部分拡大平面図、第３図は三層配線構造を有す
る半導体装置の特に三層配線構造部分の製造工程を示す
断面図である。 １・・・半導体基板 ２Ａ、４Ａ、６Ａ・・・コンタクトホール３Ａ・・・第
−層配線層 ５Ａ・・・第二層配線層 ７Ａ・・・第三層配線層
Claims (1)
- 【特許請求の範囲】 三層以上の多層配線構造を有する半導体装置の製造方
法おいて、 最上層の配線層パターンを規格化することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32219887A JPH01162349A (ja) | 1987-12-18 | 1987-12-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32219887A JPH01162349A (ja) | 1987-12-18 | 1987-12-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01162349A true JPH01162349A (ja) | 1989-06-26 |
Family
ID=18141044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32219887A Pending JPH01162349A (ja) | 1987-12-18 | 1987-12-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01162349A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5084404A (en) * | 1988-03-31 | 1992-01-28 | Advanced Micro Devices | Gate array structure and process to allow optioning at second metal mask only |
| US5763323A (en) * | 1995-09-19 | 1998-06-09 | Samsung Electronics Co., Ltd. | Methods for fabricating integrated circuit devices including etching barrier layers and related structures |
-
1987
- 1987-12-18 JP JP32219887A patent/JPH01162349A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5084404A (en) * | 1988-03-31 | 1992-01-28 | Advanced Micro Devices | Gate array structure and process to allow optioning at second metal mask only |
| US5763323A (en) * | 1995-09-19 | 1998-06-09 | Samsung Electronics Co., Ltd. | Methods for fabricating integrated circuit devices including etching barrier layers and related structures |
| US6104050A (en) * | 1995-09-19 | 2000-08-15 | Samsung Electronics Co., Ltd | Methods for fabricating integrated circuit devices including etching barrier layers and related structures |
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