JPH03204960A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH03204960A
JPH03204960A JP2104967A JP10496790A JPH03204960A JP H03204960 A JPH03204960 A JP H03204960A JP 2104967 A JP2104967 A JP 2104967A JP 10496790 A JP10496790 A JP 10496790A JP H03204960 A JPH03204960 A JP H03204960A
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insulating film
film
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semiconductor device
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賢治 岡田
Hiroshi Shiba
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置における多層配線の構造、および
その製造方法に関する。
〔従来の技術〕
近年、半導体装置により実現するシステムの大規模化、
半導体装置の製造技術の微細化に伴い、半導体装置の高
密度化が進み、多層配線が半導体装置に多用されるよう
になった。
従来の半導体装置における多層配線の形成方法は、以下
に示す方法が一般的である。まず、所要の半導体素子を
有する半導体基板上に、絶縁膜が形成される。それの必
要箇所に、コンタクトホールが設けられる。第１層目の
配線が形成される。
続いて、以下の工程（１）から（３）が、必要回数繰か
えして行なわれる。（１）層間絶縁膜が形成される。（
２）それの必要箇所に、スルーホールが設けられる。（
３）第２層目以上の配線が形成される。
〔発明が解決しようとする課題〕
半導体装置の高密度化に伴い、隣接する配線の間の間隔
はますます狭くなる。このため、配線に付随する寄生容
量は増大する。前述の方法により形成された多層配線は
、隣接する配線の間には必ず層間絶縁膜が充填された構
造となっている。このため、配線に付随する寄生容量の
増大は、さらに大きくなる。
配線間の寄生容量に関する議論は、例えばアイ・イー・
イー・イー　エレクトロン　デバイスレタース　第ＥＤ
Ｌ−２巻、８号、１９６頁。
１９８１年８月発行（ＩＥＥＥ　ＥＬＥＣＴＲＯＮ　Ｄ
ＥＶＩＣＥ　ＬＥ−ＴＴＥＲ８，ＶＯＬ、ＥＤＬ−２，
ＮＯ，８，ｐ、１９６．ＡＵＧＵＳＴ　１９８１　＞に
報告されている。この報告は、多層配線構造に関するも
のではないが、配線のライン・アンド・スペースが微細
化すると、配線間の寄生容量に占る配線間のカップリン
グ容量の比が増大することを示している。また、アイ・
イー・デイ−・エムテクニカル　ダイジェスト、３４０
頁、１９８８年（ＩＥＤＭ　８８　ｐ、３４０　）には
、３次元シミュレーションによる３層配線の容量の解析
が報告されている。この報告は、配線の膜厚、配線のピ
ッチ、層間絶縁膜の膜厚等によるカップリング容量の変
化やスケーリングによるカップリング容量の変化が示さ
れている。これらの報告は、隣接する配線の間に必ず層
間絶縁膜が充填された従来の構造において、配線間の寄
生容量をミニマムにするには有用である。
半導体装置の高密度化とともに、昨今、半導体装置に対
する高速化の要求が強くなってきており、このことから
も明かなように、配線間の寄生容量の低減は、非常に重
要な課題となってきている 本発明の目的は、多層配線を有する半導体装置において
、多層配線を構成する配線における配線間のカップリン
グにより生ずる寄生容量を、低減することにあり、配線
間の寄生容量の低減が実現できる多層配線構造を提供す
ることにある。
更に、本発明の目的は、配線間の寄生容量が低減できる
多層配線構造の製造方法を、提供することにある。
〔課題を解決するための手段〕
本発明の半導体装置は、２層以上の多層配線を有してい
る。第２層目以上の配線は、絶縁膜を介して半導体基板
上に形成された第１層目の配線上に、層間絶縁膜を介し
て形成される。半導体基板は所要の半導体素子を有し、
絶縁膜は必要箇所にコンタクトホールを有し、層間絶縁
膜は必要箇所にスルーホールを有している。第２層目以
上の配線において、同一層の配線の間には層間絶縁膜が
存在しない。更に、第２層目以上の配線の下部には、ス
ルーホールを除いて、第２層目以上の配線のパターンと
同一のパターンの層間絶縁膜がこれらの配線に接して存
在する。
本発明の半導体装置のパッケージは、好ましくはキャビ
ティー構造を有するパッケージである。
本発明の第１の態様（ａｓｐｅｃｔ　）においては、層
間絶縁膜は、半導体基板上に形成された絶縁膜にまで達
して存在する。層間絶縁膜は、好ましくは有機絶縁材料
からなり、ポリイミド膜もしくはシロキサンポリイミド
膜である。層間絶縁膜が無機絶縁材料からなる場合には
、半導体基板上に形成された絶縁膜がこれと異なる無機
絶縁材料から楕成されることが好ましい。
本発明の第２のｗ！Ａ様においては、各配線層の間に形
成された層間絶縁膜は層状構造を有し、各層間絶縁膜の
間には空隙が存在する。従って、半導体基板上に形成さ
れた絶縁膜と層間絶縁膜との間には、キャビティーが形
成されている。層間絶縁膜は、好ましくはプラズマ化学
気相成長による無機絶縁材料からなり、シリコン酸化膜
、シリコン窒化膜、もしくはシリコン酸化窒化膜である
。
本発明の半導体装置の製造方法の第１の態様は、以下に
示す工程を含んでいる。所定の半導体素子が形成された
半導体基板上に、絶縁膜が形成される。絶縁膜の必要箇
所に、コンタクトホールが設けられる。第１層目の配線
が形成される。第１層目の配線と第２層目の配線との間
の第１の層間絶縁膜が形成される。第１−の層間絶縁膜
の必要箇所に、第１のスルーホールが設けられる。第２
層目の配線が形成される。各層間絶縁膜および第２層目
以上の配線を同様の手順で形成し、最上層の配線を形成
した後、第２層目以上の配線をエツチングのマスクとし
て、積層された層間絶縁膜がエツチングされる。このエ
ツチングは、好ましくは異方性プラズマエツチングであ
る。
本発明の半導体装置の製造方法の第２の態様は、以下に
示す工程を含んでいる。所定の半導体素子が形成された
半導体基板上に、絶縁膜が形成される。絶縁膜の必要箇
所に、コンタクトホールが設けられる。第１層目の配線
が形成される。全面に第１の有機絶縁膜が形成される。
第１層目の配線の上表面が露出するまで、第１の有機絶
縁膜はエッチバックされる。全面に第１層目の配線と第
２層目の配線との間の第１の層間絶縁膜が形成される。
第１の層間絶縁膜は、プラズマ気相成長による無機絶縁
材料から構成されている。第１の層間絶縁膜の必要箇所
に、第１のスルーホールが設けられる。全面に第２層目
の配線用の導電膜が形成される。第１のフォトレジスト
膜からなる第２層目の配線用の第１のパターンが形成さ
れる。
第１のフォトレジスト膜からなる第１のパターンをマス
クに用いて、第２層目の配線用の導電膜をエツチングす
ることにより、第２層目の配線が形成される。更に、第
１のフォトレジスト膜からなる第１のパターンをマスク
に用いて、第１の層間絶縁膜をエツチングすることによ
り、第１のスルーホールを除いて第２層目の配線と同一
パターンとなる第１の層間絶縁膜が形成される。第１の
フォトレジスト膜からなる第１のパターンが剥離される
。各層の有機絶縁膜、各層間絶縁膜および第２層目以上
の配線を同様の手順で形成し、最上層の配線形成用のフ
ォトレジスト膜からなるパターンを剥離した後、各層の
有機絶縁膜が除去される。各層の有機絶縁膜、および各
層間絶縁膜の構成材料は、第１の有機絶縁膜、および第
１の層間絶縁膜と同じである。有機絶縁膜は、好ましく
はポリイミド膜もしくはシロクサンポリイミド膜である
。有機絶縁膜の除去は、好ましくは等方性の酸素プラズ
マエツチングにより行なわれる。
〔実施例〕
第１図（ａ）〜（ｄ）を用いて、本発明の第１の実施例
の半導体装置における半導体チップ部分の製造方法、お
よび構造を説明する。第１の実施例における半導体装置
は、配線がＡｕからなる２層配線構造を有している８第
１の実施例における半導体装置の層間絶縁膜は、シリコ
ン酸化膜から構成される。
まず、第１図（ａ）に示すように、所定位置に所定の半
導体素子１０２を有する半導体基板であるところのシリ
コン基板１０１上に、絶縁膜であるところのシリコン望
化Ｍ１０３が形成される。シリコン窒化膜１０３の必要
箇所に、コンタクトホール１０４が設けられる。その後
、第１Ａｕ配線１０５ａ、１０５ｂ、１０５ｃが形成さ
れる。第１Ａｕ配線１０５ａ　、　１０５ｂ　、　１０
５ｃの膜厚１幅１間隔は、それぞれ１．０μｍ、１．０
μｒｎ、１．Ｏμｒｎである。第１Ａｕ配線１０５ａ、
１０５ｂ、１０５ｃを形成するためのエツチングは、真
空度が１Ｏ−４Ｔｏｒｒ、程度でのＡｒイオンミーリン
グを用いる。
なお、図面の煩雑さを避けるため、以降の図には、半導
体素子およびコンタクトホールの図示は省略する。
次に、第１図（ｂ）に示すように、層間絶縁膜であると
ころのシリコン酸化膜１０６が、例えばプラズマ化学気
相成長法により形成される。シリコン酸化Ｍ１０６の膜
厚は、２μｍである。第１層目の配線が第１の実施例の
ようにＡｕで形成され、かつ、層間絶縁膜がシリコン酸
化膜である場合、シリコン酸化膜の形成方法はプラズマ
化学気相成長法に限定されず、減圧あるいは常圧での化
学気相成長法でもよい。しかしながら、第１層目の配線
がＡＩで形成され、かつ、層間絶縁膜がシリコン酸化膜
である場合、シリコン酸化膜の形成方法はプラズマ化学
気相成長法によるのが望ましい続いて、シリコン酸化膜
１０６の必要箇所に、スルーホール１０７ａ　、　１０
７ｂが設けられる。スルーホール１０７ａ　、　１０７
ｂの開孔面積は、０．８　Ｘ　Ｏ，８ｔｔ　ｍ　”であ
る。
次に、第１図＜ｃ＞に示すように、第２Ａｕ配線１０８
ａ、１０８ｂが形成される。第２Ａｕ配線１０８ａ、１
０８ｂの膜厚２幅、′間隔は、それぞれ第１Ａｕ配線１
０５ａ等と同じであり、１．０μｍ、１．０μｍ、１．
０μｍである。また、第２Ａｕ配線１０８ａ等を形成す
るためのエツチングも、第１Ａｕ配線１０５ａ等を形成
するためのエツチングと同じである。
第２Ａｕ配線１０８はスルーホール１０７ａ、１０７ｂ
の内部を充填する。従って、第２Ａｕ配線１０８ａ、１
０８ｂはそれぞれスルーホール１０７ａ　、　１０７ｂ
を介して第１Ａｕ配線１０５ａ、１０５ｃと接続する。
次に、第１図（ｄ）に示すように、第２Ａｕ配線ＩＱ８
ａ　、　１０８ｂをマスクに用い、層間絶縁膜であると
ころのシリコン酸化膜１０６がエツチングされる。
シリコン酸化膜１０６のエツチングは、ＣＦ４．あるい
はＣＨＦ、を主として０２を添加した異方性プラズマエ
ツチング（例えば、Ｒｅａｃｔｉｖｅ　ｉｏｎ　ｅｔｃ
ｈｔｎｇ、　Ｅｌｅ−ｃｆ−ｒａｎ　ｃｙｃｒｏｔ、ｒ
ｏｎ　ｒｅｓｏｎａｎｃｅ　ｐｌａｓｍａ　ｅｔ、ｃｈ
’ｒｎｇなと）である。
第１の実施例による半導体チップでは、スルーホール１
０７ａ　、　１０７ｂの部分を除いて、層間絶縁膜であ
るところのシリコン酸化膜１０６ａ、１０６ｂのパター
ンは第２Ａｕ配線１０８ａ、１０８ｂのパターンと同じ
であり、シリコン酸化膜１０６ａ、１０６ｂは第２Ａｕ
配線１０８ａ、１０８ｂの底面から絶縁膜であるところ
のシリコン窒化膜１０３の上表面まで壁状に形成されて
いる。
このため、第２Ａｕ配線１０８ａ　、　１０８ｂの間に
はシリコン酸化膜１０６が存在しない。また、第１Ａｕ
配線１０５と第２Ａｕ配線１０８との間では、第１Ａｕ
配線１０５と第２Ａｕ配線１０８とが交差する部分のみ
にシリコン酸化膜１０６ａ　、　１０６ｂが存在する。
層間絶縁膜が上述の形状で存在することから、従来の２
層配線の半導体チップのように層間絶縁膜が配線の間に
充填されている場合に比べ、第１の実施例での第２層目
の配線の寄生容量は従来のものより低減される。
第１の実施例では、絶縁膜１０３としてはシリコン窒化
膜を用い、層間絶縁膜１０６としてはシリコン酸化膜を
用いた。絶縁膜１０３としてはシリコン酸化膜を用い、
層間絶縁膜１０６としてはシリコン窒化膜を用いてもよ
い。このとき、シリコン窒化膜の形成方法は、プラズマ
化学気相成長を用いる。また、シリコン窒化膜のエツチ
ングは、ＣＦ４゜あるいはＣ）ＩＦ、を主としてＮ２お
よびＮ２を添加した異方性プラズマエツチングである。
また、第１の実施例では、第１層目７第２層目の配線と
してはＡｕを用いたが、Ｗ等の高融点金属、　ＡＩ、　
Ｓｉ、　５ｉＷ２等のシリサイド、あるいはポリサイド
などを用いてもよい。また、第１層目７第２層目の構成
材料が異なってもよい。
また、半導体基板としてはシリコン基板を用いたが、化
合物半導体基板を用いてもよい。
第２図は、本発明の第１の実施例で示した半導体チップ
２０１を有した半導体装置の略断面図である。半導体チ
ップ２０１はパッケージ２０２内に搭載さている。パッ
ケージ２０２はキャビティー２０３を具備している。キ
ャビティー２０３には、Ｎ２等の１ｎｒｅｔ　ｇａｓが
充填されている。このため、第１の実施例で示した配線
間における層間絶縁膜の空隙は、誘電率の低い物質で充
填されることになる、これにより、半導体チップがパッ
ケージに搭載されても、本発明の効果が損なわれること
はない。
また、第２図においては、半導体チップ２０１に接続し
てパッケージ２０２外に延びるリード線（複数）の図示
を省略した。
第３図、および第４図（ａ）〜（ｃ）を用いて、本明の
第２の実施例の半導体装置における半導体チップ部分の
構造を説明する。ここで、第４図（ａ）、（ｂ）、（ｃ
）は、第３図における一点鎖線ＡＡ“、ＢＢ’　、ＣＣ
’での半導体チップの断面図である。第２の実施例にお
ける半導体装置は、配線がＡｕからなる４層配線構造を
有している。半導体装置の層間絶縁膜は、シロキサンポ
リイミド膜から構成される。
以下に述べる製造方法により、第２の実施例の構造が得
られる。
まず、所定位置に所定の半導体素子（図示せず）を有す
る半導体基板であるところのシリコン基板３０１上に、
絶縁膜であるところのシリコン酸化膜３０２が形成され
る。シリコン酸化膜３０２の必要箇所に、コンタクトホ
ール（図示せず）が設けられる。その後、第１Ａｕ配線
３０３が形成される。
第１Ａｕ配線３０３の膜厚１幅１間隔は、１．０　μｍ
　。
］、、０μｍ、］、、Ｏμｍである。第１　Ａｕ配線３
０３を形成するためのエツチングは、第１の実施例と同
じ方法で行なう。次に、層間絶縁膜であるところのシロ
キサンポリイミド膜３０４が、スピン・オン・コートさ
れる。シロキサンポリイミド膜３０４の膜厚は、２μｍ
である。続いて、シロキサンポリイミド膜３０４の必要
箇所に、第１スルーホール３０５が設けられる。スルー
ホール３０５の開孔面積は、０、８　Ｘ　Ｏ，８μｍ２
である。
次に、第２Ａｕ配線３０６が形成される。第２Ａｕ配線
３０６の膜厚１幅、間隔は、１．０μｍ、１．０μｍ、
１．０μｍである。次に、層間絶縁膜であるところのシ
ロキサンポリイミド膜３１４が、再びスピン・オン・コ
ートされる。このときも、シロキサンポリイミド膜３１
４の膜厚は２μｍである。続いて、シロキサンポリイミ
ド膜３１４の必要箇所に、第２スルーホール３０７が設
けられるやスルーポール３０７の開孔面積は、０．８　
Ｘ　０．８μｍ２である。
次に、第３Ａｕ配線３０８が形成される。第３Ａｕ配線
３０８の膜厚９幅１間隔は、１．０μｒｎ、１．０μｍ
、１．０μｍである。次に、層間絶縁膜であるところの
シロキサンポリイミド膜３２４が、再々度スピン・オン
・コートされる。このときも、シロキサンポリイミド膜
３２４の膜厚は２μｍである６続いて、シロキサンポリ
イミド膜３２４の必要箇所い、第３スルーホール３０９
が設けられる。スルーポール３０９の開孔面積は、０．
８　Ｘ　０．８μｍ２である。
次に、第４Ａｕ配線３１０が形成される。第４Ａｕ配線
３１０の膜厚１幅２間隔は、１．０μｍ、１．０μｍ１
．０μｍである。
最後に、第４Ａｕ配線３１０．第３Ａｕ配線３０８．お
よび第２Ａｕ配線３０６をマスクに用いて、シロキサン
ポリイミド膜３０４，３１４，３２４がエツチングされ
る。シロキサンポリイミド膜のエツチングは、０２によ
る異方性プラズマエツチング（例えば、Ｒｅａｃｔｉｖ
ｅｉｏｎ　　ｅｔｃｈｉｎｇ、　　Ｅｌｅｃｔｒｏｎ　
　ｃｙｃｒｏｔｒｏｎ　　ｒｅｓｏｎａｎｃｅｐｌａｓ
ｍａ　ｅｔｅｈｉｒ＋４など）である。
第２Ａｕ配線３０６．第３Ａｕ配線３０８．および第４
Ａｕ配線３１０の形成に関して、補足説明を行なう。フ
ォトレジスト膜からなるパターンをマスクに用いたエツ
チングにより、これらの配線は形成される。
その後、マスクとして用いたフォトレジスト膜は有機溶
剤により剥離される。このときかりに、通常の０２を用
いたプラズマアッシングにより、フォトレジスト膜の除
去を行なうと、層間絶縁膜であるところのシロキサンポ
リイミド膜３０４，３１４，３２４までもがエツチング
されてしまう。
シロキサンポリイミド膜のエツチングに関してさらに説
明する。このエツチングは、まず第４Ａｕ配線３１０を
マスクにして進行する。この段階では、エツチングされ
て残された部分のシロキサンポリイミド膜３２４のパタ
ーンは第４Ａｕ配線３１０のパターンと同一となる。エ
ツチングの進行に伴ない、第３Ａｕ配線３０８が露出す
る。第３Ａｕ配線３０８が露出した段階で、シロキサン
ポリイミド膜３１４のエツチングは、第４Ａｕ配線３１
０および第３Ａｕ配線３０８をマスクにして進行する。
この段階では、エツチングされて残された部分のシロキ
サンポリイミド膜３２４，３１４のパターンは第４Ａｕ
配線３１０のパターンと第３Ａｕ配線３０８のパターン
とを重ね合せたパターンと同一になる。さらにエツチン
グが進行し、第２Ａｕ配線３０６が露出する。第２Ａｕ
配線３０６が露出した段階で、シロキサンポリイミド膜
３０４のエツチングは、第４Ａｕ配線３１０．第３Ａｕ
配線３０８、および第２Ａｕ配線３０６をマスクに進行
し、シリコン酸化膜３０２に到るまで進行する。この最
終段階でのシロキサンポリイミド膜３２４，３１４，３
０４のパターンは、第４Ａｕ配線３１０のパターン、第
３Ａｕ配線３０８のパターン、および第２Ａｕ配線３０
６を重ね合せたパターンと同一になる。
第３図における一点鎖線ＡＡ’の部分では、全領域で第
４Ａｕ配線３１０と第２Ａｕ配線３０６とのパターンが
重なり合ついる。このため、第４図（ａ）に示されるよ
うに、この部分の断面はシロキサンポリイミド膜３０４
　、３１４　、３２４により充填される。第３図におけ
る一点鎖線ＢＢ’の部分では、第３Ａｕ配線３０８と第
１Ａｕ配線３０３とのパターンの重なり合った領域が部
分的に存在する。このため、第４図（ｂ）に示されるよ
うに、−点鎖線ＢＢ“の部分の断面はシロキサンポリイ
ミド膜３０４，３１４，３２４により完全には充填され
ず、シロキサンポリイミド膜３０４，３１４の空隙が形
成される。同様に、第３図における一点鎖線ＣＣ′の部
分では、第４Ａｕ配線３１０と第２Ａｕ配線３０６との
パターンの重なり合った領域が部分的に存在する。この
なめ、第４図（ｃ）に示されるように、−点鎖線ＣＣ”
の部分の断面はシロキサンポリイミド膜により完全には
充填されず、シロキサンポリイミド膜３０４，３１４，
３２４の空隙が形成される。
第２の実施例では、層間絶縁膜としてはシロキサンポリ
イミド膜を用いたが、ポリイミド膜を用いてもよい。ポ
リイミド膜を用いた場合のエツチングは、シロキサンポ
リイミド膜を用いた場合のエツチングと同じである。ま
た、絶縁膜としてはシリコン酸化膜を用いたが、シリコ
ン窒化膜等の他の無機絶縁膜を用いてもよい。
また、第２の実施例では、第１層目、第２層目、第３層
目、および第４層目の配線としてはＡｕを用いたが、Ｗ
等の高融点金属、　ＡＩ、　Ｓｉ、　５ｉＷ２等のシリ
サイド、あるいはポリサイドなどを用いてもよい。また
、各層の配線の構成材料が異なってもよい。
また、半導体基板としてはシリコン基板を用いたが、化
合物半導体基板を用いてもよい。
第５図（ａ）〜（ｅ）を用いて、従来の半導体チップ、
および本発明の第２の実施例における半導体チップをモ
デル化し、本発明の詳細な説明する。
第５図（ａ＞、（ｂ）示すように、モデル化した両チッ
プの構造は、以下のとうりである。第１Ａｕ配線１，２
．３および第２Ａｕ配線４，０．５および第３Ａｕ配線
６，７．８はシリコン基板９上に形成される。各配線は
平行に配置されている。第３Ａｕ配線６．第２Ａｕ配線
４．および第１Ａｕ配線１のパターンは完全に重なり合
っている。同様に、第３Ａｕ配線７．第２Ａｕ配線０．
および第１　Ａｕ配線２のパターンも完全に重なり合っ
ている。同様に、第３Ａｕ配線８．第２Ａｕ配線５．お
よび第１Ａｕ配線３のパターンも完全に重なり合ってい
る。第１　Ａｕ配線の膜厚１幅１間隔は、１．０μｒｎ
、１．０μｍ、１．０μｍである。同様に、第２Ａｕ配
線および第３Ａｕ配線の膜厚１幅１間隔も、１．０μｍ
。
１．０μｍ、１．０μｍである。シリコン基板９と第１
Ａｕ配線との間隔、第１Ａｕ配線と第２Ａｕ配線との間
隔、および第２Ａｕ配線と第３Ａｕ配線との間隔は、全
て１，０μｍである。従来の半導体チップでは、配線お
よびシリコン基板の間にシロキサンポリイミド膜１０が
充填されている。一方、本発明の第２の実施例における
半導体チップでは、シリコン基板９と第１Ａｕ配線との
間および配線パターンの重なり合う部分にのみに、シロ
キサンポリイミド膜１０が存在する。本来、シリコン基
板９と第１Ａｕ配線との間には、絶縁膜が存在するので
あるが、モデル化の一環として、絶縁膜はシロキサンポ
リイミド膜１０に置換しである。また、第４Ａｕ配線を
省いであるのは、第２Ａｕ配線４，０゜５に対する影響
が少ないからである。
第５図（ａ）、（ｂ）に示した構造で、第２ＡＩＪ配線
０と他の配線、シリコン基板９との間に生じるカップリ
ング容量を計算する。
第５図（Ｃ）は、第２Ａｕ配線０と他の配線、シリコン
基板９との間に生じるカップリング容量を示す等価回路
図である。ｃｏは第２Ａｕ配線０とシリコン基板９との
間の単位長あたりのカップリング容量を示し、ＣＩ　　
（ｉ＝１．２．、、、．８）は第２Ａｕ配線０と配線ｉ
との間の単位長あたりのカップリング容量を示す。単位
長あたりのカップリング容量の和は、Ｃｔｏｔａｌ　−
ＣＯ＋ΣＣ１となるが、Ｃ２，ｃ、、Ｃ４，ｃ、の寄与
が他に比べて大きなころから、Ｃｔｏｔａｌ≠Ｃ２＋Ｃ
７＋Ｃ４＋Ｃ，となる。
シロキサンポリイミド膜１０の誘電率はεＰ＝εＰ／ε
ＡＩＲ＝３．２である。第５図（ｄ）は平行平板モデル
、第５図（ｅ）はフリンジ　モデルである。平行平板モ
デルによるＣＩはＣ，、、、フリンジ　モデルによるＣ
１はＣ，と記す。第５図（ａ）におけるＣＩはＣ％ａｌ
、第５図（ｂ）におけるＣ１はｃ％”と記す。
従来の半導体チップの場合、平行平板モデルでは、Ｃ２
，、（ｍｌ　＝ｃ、、ｐ”’　＝＝Ｃ４，ｐ（ａｌｃ５
．ｐ　ｆｔｌ　　＝２．８３ｘｌＯ−５ｐＦ／μｍとな
り、フリンジモデルでは、Ｃ２，、ｔ″）＝αＣ２，，
”）となる。実験測定およびシミュレーションから、α
＝１．８となる。以上の結果から、Ｃｔｏｔａｌ　（ａ
）　＝４（２Ｃ２，、（ａｌ−７，２Ｃ２，、（’）と
なる。
一方、本発明の第２の実施例における半導体チップの場
合には、Ｃ４，、（ｂ）　＝　ＣＬ　、　（ｂｌ絢（ε
ｐ）−１αＣ２、ｐ（１） Ｃ，、（ｂ）　−Ｃ，、（ｂ）　＝０２１．　（ａｌ　
＋（εＰ　）−１（α−１）　Ｃ２，ｐ”’　となり、
Ｃｔｏｔａｌ　ｔｂ＞ −２［１＋　　（ε　Ｐ　　　　）　弓α　コ　ｃ　　
２．、　　”’−３，１Ｃ２，、”’となる。この結果
、このモデルでは、本発明によりカップリング容量によ
るところの寄生容量が従来に比べて４４％となる。
第５図（ａ）、（ｂ）に示した構造で、本発明の効果が
最大となる。しかし、実際の半導体チップの配線パター
ンはむしろ第３図に示したものに近い。この場合、隣接
する配線層は互いに直交する。この場合の寄生容量は、
前述のモデルにおけるＣｔａｔ＋Ｌ１（ａｌおよびｃｔ
ｏｔ、、　ｔｂゝの算術平均となり、従来構造に対して
７２％の値となる。
配線間および配線と半導体基板との間に絶縁膜が充填さ
れていない構造の半導体装置としては、化合物半導体装
置が知られている。この配線構造は、エアー・ギャップ
・メタライゼーション（ａｉｒ　ｇａｐ　ｍｅｔａｌｌ
ｉｚａｔｉｏｎ　）と呼ばれている。
しかし、この構造の化合物半導体装置は、多層配線構造
を有しておらず、配線長も数十μｍ程度であり、高密度
化された半導体装置ではなく、単体レベルの半導体素子
からなる半導体装置である。この構造で高密度化されか
つ多層配線を有する半導体装置が実現できない理由は、
多層配線にした場合、配線および配線間の空間的位置を
保持することが不可能なためである。この配線構造は、
単に機械的衝撃に弱いばかりではなく、熱的にも弱い。
機械的な面は自明であるので、説明を省く。半導体装置
が動作するとき、ジュール熱により配線の熱膨張が起る
。この熱膨張が阻止されぬため、特に、層間の配線間隔
が変化する。極端な場合には、配線間のショートが起る
。
第６図（ａ）〜（ｆ）、および第７図（ａ）〜（ｍ＞は
、本発明の第３の実施例、および第４の実施例の半導体
チップを説明するための図である。本発明の第３の実施
例、および第４の実施例により、化合物半導体装置にお
けるａｉｒ　ｇａｐ　ｎ＋ｅｔ−ａ　ｌ　Ｉ　１ｚａｔ
ｉｏｎに近い配線構造が提供される。
第６図（ａ）〜（ｆ＞は、本発明の第３の実施例の半導
体装置における半導体チップの製造工程順の略斜視図で
ある。第３の実施例における半導体装置は、配線がＡ１
からなる２層配線構造を有している。
まず、第６図（ａ）に示すように、所定位置に所定の半
導体素子（図示せず）を有する半導体基板であるところ
のシリコン基板４０１上に、絶縁膜であるところのシリ
コン酸化膜４０２が形成される。シリコン酸化膜４０２
の必要箇所に、コンタクトホール（図示せず）が設けら
れる。その後、第１導電膜であるところのＡ１膜が形成
され、第１ＡＩ配線４０３が形成される。第１ＡＩ配線
４０３の膜厚。
幅１間隔は、０．５μｍ、０．６μｍ、０．６μｍであ
る。第１ＡＩ配線４０３は、Ａ１膜上に形成されたフォ
トレジスト膜のパターンをマスクとして用いて、ＢＣｌ
、、　ＣＩ２等の塩素系ガスを用いた異方性プラズマエ
ツチング（例えば、Ｒｅａｃｔｉｖｅ　ｔｏｎ　ｅｔｃ
ｈｉｎｇ。
Ｅｌｅｃｔｒｏｎ　ｃｙｃｒｏｔｒｏｎ　ｒｅｓｏｎａ
ｎｃｅ　ｐｌａｓｍａ　ｅｔｃｈｉｎｇなど）により、
ＡＩ膜をエツチングすることのより形成される。フォト
レジスト膜は、０２によるプラズマアッシングにより除
去される。
次に、第６図（ｂ）に示すように、まず、第１有機絶縁
膜であるところのポリイミド膜４０４が、スピン・オン
・コートされる。この段階でのポリイミド膜４０４の膜
厚は、第１ＡＩ配線４０３の膜厚より厚い。続いて、０
２によるプラズマエツチングを用いて、ポリイミド膜４
０４がエッチバックされる。このエッチバックは、第１
ＡＩ配線４０３の上表面が完全に露出するま°で行なわ
れる。ここでは、第１ＡＩ配線４０３の上表面が露出し
た時点で、エッチバックが停止された。そのため、第１
ＡＩ配線４０３の間には厚さ０．５μｍのポリイミド膜
４０４が存在する。また、そのため、第１ＡＩ配線４０
３およびポリイミド膜４０４から形成された表面は平坦
になる。
次に、第６図（ｃ）に示すように、まず、第１層間絶縁
膜であるところのシリコン酸化膜４０５が、形成される
。シリコン酸化膜４０５の膜厚は、０．３μｍである。
シリコン酸化膜４０５の形成は、プラズマ化学気相成長
により行なわれる。この方法によりシリコン酸化膜４０
５が形成されるため、この過程において、第１有機絶縁
膜であるところのポミイミド膜４０４が影響を受ずにす
む、他の高温を伴なう方法によりシリコン酸化膜４０５
を形成すると、熱のなめポリイミド膜４０４が変質する
。
続いて、シリコン酸化膜４０５の必要箇所に第１スルー
ホール４０６が設けられる。
次に、第２導電膜であるところのＡ１膜が、例えば、マ
グネトロンスパッタリングにより形成される。第２導電
膜であるところのＡ１膜上に、フォトレジスト膜からな
る第２配線用のパターンが形成される。このパターンを
マスクとして用い、第１ＡＩ配線４０３の形成方法と同
じ方法を用いて、第６図（ｄ）に示すように第２ＡＩ配
線４０７が形成される。第２ＡＩ配線４０７の膜厚２幅
１間隔は、０．５μｍ、０．８μｍ、　０１８μｍであ
る。なお、フォトレジスト膜からなる第２配線用のパタ
ーンは残っているが、図面の煩雑さを避けるため、図示
は省略した。
次に、ＣＦ４．あるいはＣＨＦ、を主として０２を添加
した異方性プラズマエツチング（例えば、Ｒｅａｃｔｉ
ｖｅｉｏｎ　ｅｔｃｈｉｎｇ、　Ｅｌｅｃｔｒｏｎ　ｃ
ｙｃｒｏｔｒｏｎ　ｒｅｓｏｎａｎｃｅ　ｐｌａｓｍａ
　ｅｔｃｈｉｎｇなど）により、第１層間絶縁膜である
ところのシリコン酸化膜４０５がエツチングされる。シ
リコン酸化膜４０５のパターンは、スルーホール４０６
の部分を除き、第２ＡＩ配線４０７のパターンと同じに
なる。このエツチングのマスクは、フォトレジスト膜か
らなる第２配線用のパターンおよび第２ＡＩ配線４０７
である。このエツチングにフォトレジスト膜からなる第
２配線用のパターンを残しておく目的は、このエツチン
グから第２ＡＩ配線４０７を保護するためである。次に
、マスクとして用いたフォトレジスト膜は有機溶剤によ
り剥離される。この段階でのチップの形状は、第６図（
ｅ）のようになる。この場合には２層配線であるので、
通常の０２を用いたプラズマアッシングにより、７オト
レジスト膜が除去されてもよい。
次に、第６図（ｆ）に示すように、０２を用いた等方性
プラズマエツチングにより、第１有機絶縁膜であるとこ
ろのポリイミド膜４０４が除去される。
この段階で、２層配線構造での疑似ａｆｒ　ｇａρｍｅ
ｔａ　ｌ　＋　１ｚａｔｔｏｎが、形成される。第２Ａ
Ｉ配線４０７が第１ＡＩ配線４０３と交差していない部
分において、第２ＡＩ配線４０７の下部に空洞が形成さ
れる。
第２ＡＩ配線４０７と第２ＡＩ配線４０７との間には、
第１層間絶縁膜であるところのシリコン酸化膜４０５が
存在せず、空洞が形成される。第２Ａｌ配線４０７が第
１ＡＩ配線４０３と交差あるいは重なり合う部分のみが
、従来の構造と同じになる。これらの構造、およびシリ
コン酸化膜４０５の誘電率ε８１０２”　”４．０を用
い、本発明の第２の実施例で示した手法により概算する
と、第３の実施例の構造での寄生容量は、従来構造の寄
生容量に比べて、１／３〜１／２程度になる。
以下に示すことが、第３の実施例の効果である。第２Ａ
Ｉ配線４０７と第１ＡＩ配線４０３のと交差部分には第
１層間絶縁膜であるところのシリコン酸化膜４０５が存
在する。このため、化合物半導体装置のａｉｒ　ｇａｐ
　ｍｅｔａｌｌｉｚａｔｉｏｎに比べ、本実施例は機械
的強度が高くなる。また、第２ＡＩ配線４０７の下面に
は、第１層間絶縁膜４０５が密着して形成されている。
このため、第３の実施例では熱膨張による変形が、低減
される。
第３の実施例では、有機絶縁膜としてはポリイミド膜を
用いたが、シロキサンポリイミド膜を用いてもよい、シ
ロキサンポリイミド膜を用いた場合の除去方法は、ポリ
イミド膜を用いた場合の除去方法と同じである。また、
絶縁膜としてはシリコン酸化膜を用いたが、シリコン窒
化膜等の他の無機絶縁膜を用いてもよい。
また、層間絶縁膜としてはプラズマ化学気相成長による
シリコン酸化膜を用いたが、プラズマ化学気相成長によ
るシリコン窒化膜、あるいはプラズマ化学気相成長によ
るシリコン酸化窒化膜を用いてもよい。この場合、これ
らの膜の機械的強度がプラズマ化学気相成長によるシリ
コン酸化膜のそれより高いため、第３の実施例固有の効
果は高くなる。しかし、これらの膜の誘電率がプラズマ
化学気相成長によるシリコン酸化膜のそれより高いため
、発明の効果はプラズマ化学気相成長によるシリコン酸
化膜を用いた場合より、低くなる。
また、第１層目、および第２層目の配線としてはＡ１を
用いたが、Ａｕでもよく、Ｗ等の高融点金属、　Ｓｉ、
　５ｉＷ２等のシリサイド、あるいはポリサイドなどを
用いてもよい。また、第１．２層の配線の構成材料が異
なってもよい。
また、半導体基板としてはシリコン基板を用いたが、化
合物半導体基板を用いてもよい。
第７図（ａ）〜（ｍ）は、本発明の第４の実施例の半導
体装置における半導体チップの製造工程順の略断面図で
ある。第４の実施例における半導体装置は、配線がＡＩ
からなる３層配線構造を有している。第４の実施例は、
第３の実施例における第６図（ｅ）の構造から出発する
。第７図（ａ）〜（ｍ）において、紙葉左側、右側は、
第６図（ｅ）における−点鎖線ＤＤ’　、ＥＥ″の位１
での断面図である。
第４の実施例の目的は、第３の実施例をベースとしてさ
らに多層の配線構造を実現するための製造方法を示すこ
とにある。
第７図（ａ）、（ｂ）は、第６図（ｅ）における−点鎖
線ＤＤ’　、ＥＦ、’における断面図である。第２層間
絶縁膜であるところのシリコン酸化膜４０５のパターン
は、スルーホール４０６の部分を除き、第２ＡＩ配線４
０７のパターンと同じになる。
シリコン酸化膜４０５の下面は、第１有機絶縁膜である
ところのポリイミド膜４０４および第１Ａ＋配線４０３
の上面と接している。ポリイミド膜４０４および第１Ａ
Ｉ配線４０３は、絶縁膜であるところのシリコン酸化膜
４０２を介して、半導体基板であるところのシリコン基
板４０１上の形成されている。
次に、第７図（Ｃ）に示すように、第２有機絶縁膜であ
るところのポリイミド膜４１４がスピン・オン・コート
される。ポリイミド膜４１４の膜厚は、１．０μｍであ
る。第２ＡＩ配線４０７の上表面は、ポリイミド膜４１
４により覆われている。
次に、第７図（ｄ）に示すように、０２によるプラズマ
エツチングを用いて、ポリイミド膜４１４がエッチバッ
クされる。エッチバックされるポリイミド膜４１４の膜
厚は、０．３μｍである。このため、第２ＡＩ配線４０
７の側面の一部および上表面が露出する。
次に、第７図（ｅ）に示すように、第２層間絶縁膜であ
るところのシリコン酸化膜４１５が、形成される。シリ
コン酸化膜４１５の膜厚は、０．５μｍである。シリコ
ン酸化膜４１５の形成は、プラズマ化学気相成長により
行なわれる。
次に、第７図（ｆ）に示すように、シリコン酸化膜４１
５の必要箇所に第２スルーホール４１６が設けられる。
次に、第７図（ｇ）に示すように、第３導電膜であると
ころのＡ１膜４１１が、例えば、マグネトロンスパッタ
リングにより形成される。Ａ１膜４１１の膜厚は、０．
５μｍである。
次に、第７図（ｈ）、（ｉ）に示すように、フォトレジ
スト膜からなる第３配線用のパターン４１２が形成され
る。
次に、第７図（ｊ）に示すように、パターン４１２をマ
スクとして、Ａ１膜４１１がエツチングされる。このエ
ツチングは、ＢＣｌ３．　Ｃ１，等の塩素系ガスを用い
た異方性プラズマエツチング（例えば、Ｒｅａｃｔｉｖ
ｅ　ｔｏｎ　ｅｔｃｈｉｎｇ、　Ｅｌｅｃｔｒｏｎ　ｃ
ｙｃｒｏｔｒｏｎｒｅ−ｓｏｎａｎｃｅ　ｐｌａｓｍａ
　ｅｔｃｈｉｎｇなど）である、これにより、第３ＡＩ
配線４１３が形成される。第３ＡＩ配線４１３の幅１間
隔は、１．０μｍ、１．０μｍである。
次に、第７図（ｋ）に示すように、パターン４１２およ
びＡ１配線４１３をマスクとして、第２層間絶縁膜であ
るところのシリコン酸化膜４１５がエツチングされる。
このエツチングは、ＣＦ４．あるいはＣ）（Ｆ、を主と
して０２を添加した異方性プラズマエツチング（例えば
、Ｒｅａｃｔｉｖｅ　ｉｏｎ　ｅｔｃｈｉｎｇ、　Ｅｌ
ｅｃｔ−ｒｏｎ　ｃｙｃｒｏｔｒｏｎ　ｒｅｓｏｎａｎ
ｃｅ　ｐｌａｓｍａ　ｅｔｃｈｉｎｇなど）である。こ
の際、第１層間絶縁膜であるところのシリコン酸化膜４
０５の側面は、第２有機絶縁膜であるところのポリイミ
ド膜４１４により覆われている（第７図（ｃ）または（
ｄ）参照）、このため、シリコン酸化膜４０５は、この
エツチングの影響を受けない。この段階で、シリコン酸
化膜４１５のパターンは、スルーホール４１６の部分を
除き、第３ＡＩ配線４１３のパターンと同じになる。
次に、フォトレジスト膜からなる第３配線用のパターン
４１２が、有機溶剤により剥離される。
最後に、第７図（ｆ）、（ｍ）に示すように、第２有機
絶縁膜であるところのポリイミド膜４１４および第１有
機絶縁膜であるところのポリイミド膜４０４が、０□を
用いた等方性プラズマエツチングにより、除去される。
ポリイミド膜４０４の除去により、空洞５０４が形成さ
れる。ポリイミド膜４１４に除去により、空洞５１４が
形成される。これにより、３層間線構造の疑似ａｉｒ　
ｇａｐ　ｍｅｔａｌｌｉｚａｔｉｏｎが、形成される。
第４の実施例による発明の効果、実施例の効果は、本発
明の第３の実施例と同等である。
第４の実施例では、第２有機絶縁膜としてはポリイミド
膜を用いたが、シロキサンポリイミド膜を用いてもよい
。シロキサンポリイミド膜を用いた場合のエツチングは
、ポリイミド膜を用いた場合のエツチングと同じである
。また、絶縁膜としてはシリコン酸化膜を用いたが、シ
リコン窒化膜等の他の無機絶縁膜を用いてもよい。
また、層間絶縁膜としてはプラズマ化学気相成長による
シリコン酸化膜を用いたが、プラズマ化学気相成長によ
るシリコン窒化膜、あるいはプラズマ化学気相成長によ
るシリコン酸化窒化膜を用いてもよい。この場合、本実
施例固有の効果は高くなる。しかし、発明の効果はプラ
ズマ化学気相成長によるシリコン酸化膜を用いた場合よ
り、低くなる。
また、第１層目、第２層目、および第３層目の配線とし
てはＡＩを用いたが、Ａｕでもよく、Ｗ等の高融点金属
、　Ｓｉ、　５ｉＷ２等のシリサイド、あるいはポリサ
イドなどを用いてもよい。また、第１．２層の配線の構
成材料が異なってもよい。
また、半導体基板としてはシリコン基板を用いたが、化
合物半導体基板を用いてもよい。
〔発明の効果〕
本発明の半導体装置は、第２層目以上の配線において、
同一層の配線の間には層間絶縁膜が存在しないことから
、多層配線における配線の寄生容量を低減することが出
来る。
【図面の簡単な説明】
第１図（ａ）〜（ｄ）は、本発明の第１の実施例の半導
体チップにおける製造工程順の略斜視図である。 第２図は、本発明の第１の実施例の半導体チップからな
る半導体装置の略断面図である。 第３図は、本発明の第２の実施例の部分平面図である。 第４図（ａ）、（ｂ）、（Ｃ）は、第３図における一点
鎖線ＡＡ”、ＢＢ”、ｃｃ’での半導体チップの断面図
である。 第５図（ａ）〜（ｅ）は、従来の半導体チップ、および
本発明の第２の実施例における半導体チップをモデル化
して、本発明の詳細な説明するための図である。第５図
（ａ）は従来の半導体チップの略断面図、第５図（ｂ）
は本発明の第２の実施例における半導体チップの略断面
図、第５図（ｃ）は第５図（ａ）、（ｂ）に対応する等
価回路図、第５図（ｄ）、（ｅ）は容量計算に用いるモ
デルを示す図である。 第６図（ａ）〜（ｆ）は、本発明の第３の実施例の半導
体チップにおける製造工程順の略斜視図である。 第７図（ａ）〜（ｍ）は、本発明の第４の実施例の半導
体チップにおける製造工程順の略断面図である。第７図
（ａ）〜（ｍ）において、紙葉左側は第６図（ｅ）にお
ける−点鎖線ＤＤ’に沿った部分に対応する断面図であ
り、紙葉右側は第６図（ｅ）における−点鎖線ＥＥ”に
沿った部分に対応する断面図である。 １０１．３０１．４０１・・・シリコン基板、１０２・
・・半導体素子、 １０３・・・シリコン窒化膜、 １０４・・・コンタクトホール、 １０５ａ　、　１０５ｂ　、　１０５ｃ　、　３０３−
−−第１Ａｕ配線、１０６．１０６ａ、１０６ｂ、３０
２，４０２，４０５，４１５−−・シリコン酸化膜、 １０７ａ、１０７ｂ、３０５，４０６−第１スルーホー
ル、１０８ａ、１０８ｂ、３０６−−−第２Ａｕ配線、
２０１・・・半導体チップ、 ２０２・・・パッケージ、 ２０３・・・キャビティー、 ３０４．３１４．３２４・・・シロキサンポリイミド膜
、３０７．４１６・・・第２スルーホール、３０８−＝
第３Ａｕ配線、 ３０９・・・第３スルーホール、 ３１０−・・第４Ａｕ配線、 ４０３・・・第１ＡＩ配線、 ４０４．４１４・・・ポリイミド膜、 ４０７・・・第２ＡＩ配線、 ４１１・・・ＡＩ膜、 ４１２・・・第３配線用のパターン、 ４１３・・・第３ＡＩ配線、 ５０４．５１４・・・空洞。

Claims (1)

  1. 【特許請求の範囲】 １、必要箇所にコンタクトホールを設けた絶縁膜を介し
    て所要の半導体素子を有する半導体基板上に形成される
    第１層目の配線上に、第２層目以上の配線が層間絶縁膜
    を介して形成される半導体装置において、 第２層目以上の配線の下部に、スルーホールを除いて、
    前記第２層目以上の配線パターンと同一パターンを有す
    る層間絶縁膜が、前記第２層目以上の配線に接して存在
    することを特徴とする半導体装置。 ２、請求項１記載の半導体装置において、 半導体装置のパッケージが、キャビティーを有するパッ
    ケージであることを特徴とする半導体装置。 ３、請求項１記載の半導体装置において、 層間絶縁膜がポリイミド膜であることを特徴とする半導
    体装置。 ４、請求項１記載の半導体装置において、 層間絶縁膜がシロキサンポリイミド膜であることを特徴
    とする半導体装置。 ５、請求項１記載の半導体装置において、 絶縁膜がシリコン窒化膜であり、 層間絶縁膜がシリコン酸化膜であることを特徴とする半
    導体装置。 ６、請求項１記載の半導体装置において、 絶縁膜がシリコン酸化膜であり、 層間絶縁膜がシリコン窒化膜であることを特徴とする半
    導体装置。 ７、請求項１記載の半導体装置において、 第２層目以上の配線と前記配線の１層下層の配線との間
    に形成される層間絶縁膜は、層状構造をなし、 前記層間絶縁膜は、別層の層間絶縁膜との間に空隙を形
    成し、 前記層間絶縁膜は、前記配線の下部のみに存在し、 前記層間絶縁膜は、前記配線のパターンおよび前記１層
    下層の配線のパターンが交差する部分においてのみ前記
    １層下層の配線の上部と接して存在することを特徴とす
    る半導体装置。 ８、請求項７記載の半導体装置において、 層間絶縁膜がプラズマ化学気相成長による無機絶縁膜で
    あることを特徴とする半導体装置。 ９、請求項７記載の半導体装置において、 層間絶縁膜がプラズマ化学気相成長によるシリコン酸化
    膜であることを特徴とする半導体装置。 １０、請求項７記載の半導体装置において、層間絶縁膜
    がプラズマ化学気相成長によるシリコン窒化膜であるこ
    とを特徴とする半導体装置。 １１、請求項７記載の半導体装置において、層間絶縁膜
    がプラズマ化学気相成長によるシリコン酸化窒化膜であ
    ることを特徴とする半導体装置。 １２、所定の半導体素子を形成した半導体基板上に絶縁
    膜を形成し、前記絶縁膜の必要箇所にコンタクトホール
    を設け、第１層目の配線を形成する工程と、 層間絶縁膜を形成し、前記層間絶縁膜の必要箇所にスル
    ーホールを設ける工程と、 第２層目以上の配線を形成する工程と、 第２層目以上の最上層の配線を形成した後、前記最上層
    の配線を含む前記第２層目以上の配線をマスクにして、
    前記半導体基板上に形成された前記絶縁膜が露出するま
    で、前記層間絶縁膜をエッチングする工程とを有するこ
    とを特徴とする半導体装置の製造方法。 １３、請求項１２記載の半導体装置の製造方法において
    、 前記層間絶縁膜のエッチングが、異方性プラズマエッチ
    ングであることを特徴とする半導体装置の製造方法。 １４、所定の半導体素子を形成した半導体基板上に絶縁
    膜を形成し、前記絶縁膜の必要箇所にコンタクトホール
    を設け、第１層目の配線を形成する工程と、 前記第１層目の配線を形成した後、有機絶縁膜を形成し
    、前記有機絶縁膜をエッチバックし、すくなくとも前記
    第１層目の配線の上表面を露出させる工程と、 層間絶縁膜を形成し、前記層間絶縁膜の必要箇所にスル
    ーホールを設ける工程と、 第２層目以上の配線用の導電膜を形成する工程と、 フォトレジスト膜からなる第２層目以上の配線用のパタ
    ーンを形成し、前記フォトレジスト膜からなる第２層目
    以上の配線用のパターンをマスクとして前記第２層目以
    上の配線用の導電膜をエッチングし、第２層目以上の配
    線を形成し、前記フォトレジスト膜からなる第２層目以
    上の配線用のパターンを剥離する工程と、 前記有機絶縁膜と同一材料の有機絶縁膜を形成し、前記
    有機絶縁膜と第一材料の有機絶縁膜をエッチバックし、
    すくなくとも前記第２層目以上の配線の上表面を露出さ
    せる工程と、 フォトレジスト膜からなる第２層目以上の配線における
    最上層の配線用のパターンを剥離した後、前記有機絶縁
    膜並びに前記有機絶縁膜と同一材料の前記有機絶縁膜を
    除去する工程とを有することを特徴とする半導体装置の
    製造方法。 １５、請求項１４記載の半導体装置の製造方法において
    、 有機絶縁膜並びに前記有機絶縁膜と同一材料の有機絶縁
    膜が、ポミイミド膜ありうはシロキサンポリイミド膜で
    あることを特徴とする半導体装置の製造方法。 １６、請求項１４記載の半導体装置の製造方法において
    、 有機絶縁膜並びに前記有機絶縁膜と同一材料の有機絶縁
    膜の除去が、酸素ガスによる等方性プラズマエッチング
    であることを特徴とする半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6064118A (en) * 1997-04-18 2000-05-16 Nec Corporation Multilevel interconnection structure having an air gap between interconnects
JP2004172620A (ja) * 2002-11-15 2004-06-17 United Microelectronics Corp エアギャップを有する集積回路及びその製作方法

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5012319A (en) * 1990-05-14 1991-04-30 At&T Bell Laboratories Integrated electronic assembly comprising a transmission line
JP3074713B2 (ja) * 1990-09-18 2000-08-07 日本電気株式会社 半導体装置の製造方法
JP2500235B2 (ja) * 1991-02-07 1996-05-29 富士通株式会社 薄膜回路基板及びその製造方法
EP0547906B1 (en) * 1991-12-18 1997-06-25 STMicroelectronics, Inc. Method for forming contact vias in integrated circuits
US5508938A (en) * 1992-08-13 1996-04-16 Fujitsu Limited Special interconnect layer employing offset trace layout for advanced multi-chip module packages
SE500523C2 (sv) * 1992-10-09 1994-07-11 Elsa Elektroniska Systems And Halvledarkomponent med minst en första och en andra komponentelektrod innefattande ett flertal på en halvledarbricka integrerade halvledarelement, som vart och ett innefattar minst en första och en andra elementelektrod på samma sida av halvledarbrickan, varid de första elementelektroderna är förbundna med den första komponentelektroden och de andra elementelektroderna är förbundna med den andra komponentelektroden.
US5371047A (en) * 1992-10-30 1994-12-06 International Business Machines Corporation Chip interconnection having a breathable etch stop layer
JPH07335721A (ja) * 1994-06-13 1995-12-22 Mitsubishi Electric Corp アライメントマークを有する半導体装置
EP0703611B1 (en) * 1994-08-31 2007-05-02 Texas Instruments Incorporated Method for insulating metal leads using a low dielectric constant material, and structures formed therewith
US5596226A (en) * 1994-09-06 1997-01-21 International Business Machines Corporation Semiconductor chip having a chip metal layer and a transfer metal and corresponding electronic module
US5567982A (en) * 1994-09-30 1996-10-22 Bartelink; Dirk J. Air-dielectric transmission lines for integrated circuits
DE4441898C1 (de) * 1994-11-24 1996-04-04 Siemens Ag Verfahren zur Herstellung eines Halbleiterbauelementes
KR0161422B1 (ko) * 1995-07-31 1999-02-01 김광호 접촉창을 용이하게 매몰한 반도체 장치 및 그 제조 방법
JP2836542B2 (ja) * 1995-10-17 1998-12-14 日本電気株式会社 半導体装置の製造方法
US5677241A (en) * 1995-12-27 1997-10-14 Micron Technology, Inc. Integrated circuitry having a pair of adjacent conductive lines and method of forming
WO1997033314A1 (en) * 1996-03-05 1997-09-12 Carnegie Mellon University Method for fabricating mesa interconnect structures
KR100215847B1 (ko) * 1996-05-16 1999-08-16 구본준 반도체 장치의 금속 배선 및 그의 형성 방법
US5767012A (en) * 1996-06-05 1998-06-16 Advanced Micro Devices, Inc. Method of forming a recessed interconnect structure
US5789807A (en) * 1996-10-15 1998-08-04 International Business Machines Corporation On-chip power distribution for improved decoupling
US6054769A (en) * 1997-01-17 2000-04-25 Texas Instruments Incorporated Low capacitance interconnect structures in integrated circuits having an adhesion and protective overlayer for low dielectric materials
US5818111A (en) * 1997-03-21 1998-10-06 Texas Instruments Incorporated Low capacitance interconnect structures in integrated circuits using a stack of low dielectric materials
US6037248A (en) * 1997-06-13 2000-03-14 Micron Technology, Inc. Method of fabricating integrated circuit wiring with low RC time delay
US6437441B1 (en) * 1997-07-10 2002-08-20 Kawasaki Microelectronics, Inc. Wiring structure of a semiconductor integrated circuit and a method of forming the wiring structure
US6577011B1 (en) * 1997-07-10 2003-06-10 International Business Machines Corporation Chip interconnect wiring structure with low dielectric constant insulator and methods for fabricating the same
JP3500308B2 (ja) 1997-08-13 2004-02-23 インターナショナル・ビジネス・マシーンズ・コーポレーション 集積回路
EP0924760A3 (en) 1997-12-19 2001-05-16 Texas Instruments Incorporated Address transition detection circuit
US7211496B1 (en) * 1998-04-22 2007-05-01 International Business Machines Corporation Freestanding multiplayer IC wiring structure
US6097092A (en) * 1998-04-22 2000-08-01 International Business Machines Corporation Freestanding multilayer IC wiring structure
US6413854B1 (en) * 1999-08-24 2002-07-02 International Business Machines Corp. Method to build multi level structure
US6355969B1 (en) * 1999-09-27 2002-03-12 Philips Electronics North America Corporation Programmable integrated circuit structures and methods for making the same
US6713378B2 (en) * 2000-06-16 2004-03-30 Micron Technology, Inc. Interconnect line selectively isolated from an underlying contact plug
DE10034020A1 (de) * 2000-07-07 2002-02-07 Infineon Technologies Ag Metallisierungsanordnung für Halbleiterstruktur und entsprechendes Herstellungsverfahren
IL139540A0 (en) * 2000-11-07 2004-02-08 Citala Ltd Electrically addressable matrix structure
EP1420443A3 (fr) * 2002-11-14 2014-10-15 Nxp B.V. Dispositif de connexion électrique entre deux pistes d'un circuit integré
US8592980B2 (en) * 2006-03-08 2013-11-26 Stmicroelectronics Asia Pacific Pte., Ltd. Carbon nanotube-modified low-K materials
JP2008103610A (ja) * 2006-10-20 2008-05-01 Matsushita Electric Ind Co Ltd 半導体集積回路の配線構造およびその設計方法と設計装置
US20090160019A1 (en) * 2007-12-20 2009-06-25 Mediatek Inc. Semiconductor capacitor

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4379307A (en) * 1980-06-16 1983-04-05 Rockwell International Corporation Integrated circuit chip transmission line
US4975762A (en) * 1981-06-11 1990-12-04 General Electric Ceramics, Inc. Alpha-particle-emitting ceramic composite cover
JPS58122751A (ja) * 1982-01-18 1983-07-21 Toshiba Corp 半導体装置
GB8316476D0 (en) * 1983-06-16 1983-07-20 Plessey Co Plc Producing layered structure
JPS61258453A (ja) * 1985-05-13 1986-11-15 Toshiba Corp 半導体装置の製造方法
US5063175A (en) * 1986-09-30 1991-11-05 North American Philips Corp., Signetics Division Method for manufacturing a planar electrical interconnection utilizing isotropic deposition of conductive material
JPH0783053B2 (ja) * 1987-06-19 1995-09-06 三菱電機株式会社 半導体装置
JPS6450443A (en) * 1987-08-20 1989-02-27 Toshiba Corp Semiconductor device
JPS6482547A (en) * 1987-09-24 1989-03-28 Tadahiro Omi Semiconductor device
US4948755A (en) * 1987-10-08 1990-08-14 Standard Microsystems Corporation Method of manufacturing self-aligned conformal metallization of semiconductor wafer by selective metal deposition
JPH01302842A (ja) * 1988-05-31 1989-12-06 Nec Corp 多層配線構造の半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6064118A (en) * 1997-04-18 2000-05-16 Nec Corporation Multilevel interconnection structure having an air gap between interconnects
US6368939B1 (en) * 1997-04-18 2002-04-09 Nec Corporation Multilevel interconnection structure having an air gap between interconnects
JP2004172620A (ja) * 2002-11-15 2004-06-17 United Microelectronics Corp エアギャップを有する集積回路及びその製作方法

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DE69031357T2 (de) 1998-04-02
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