JPH04186627A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04186627A JPH04186627A JP2312200A JP31220090A JPH04186627A JP H04186627 A JPH04186627 A JP H04186627A JP 2312200 A JP2312200 A JP 2312200A JP 31220090 A JP31220090 A JP 31220090A JP H04186627 A JPH04186627 A JP H04186627A
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- interconnection
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- semiconductor device
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- 229910052782 aluminium Inorganic materials 0.000 abstract description 37
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、ＩＣ，ＬＳＩなどの多層配線構造を有する
半導体装置に関するものである。
半導体装置に関するものである。
［従来の技術］
半導体集積回路の高集積化が進むにつれ、パターンの微
細化、配線の多層化が構造上必須となっている。
細化、配線の多層化が構造上必須となっている。
第４図はこのような多層配線を有する従来の半導体装置
を示す断面図であり、この図において、１はシリコン基
板、３は第１アルミ配線、２は前記シリコン基板１と第
１アルミ配線３の間の絶縁層である第１酸化膜、５は第
２アルミ配線、４は前記第１アルミ配線３と第２アルミ
配線５の間の絶縁層である第２酸化膜である。
を示す断面図であり、この図において、１はシリコン基
板、３は第１アルミ配線、２は前記シリコン基板１と第
１アルミ配線３の間の絶縁層である第１酸化膜、５は第
２アルミ配線、４は前記第１アルミ配線３と第２アルミ
配線５の間の絶縁層である第２酸化膜である。
上記のような構造の従来の半導体装置は、例えば第１．
第２アルミ配線３，５の２層配線同士をある特定の場所
で接触させる場合、第１アルミ配線３と第２アルミ配線
５の間の層間絶縁膜である第２酸化膜４の特定の場所に
ある規定の大きさをもつ穴を開け、その穴を介して第１
アルミ配線３と第２アルミ配線５を接触させる。これに
より第１アルミ配線３と第２アルミ配線５は電気的に接
触してオーミックコンタクトがとれ、半導体装置として
の機能を果たすことができる。
第２アルミ配線３，５の２層配線同士をある特定の場所
で接触させる場合、第１アルミ配線３と第２アルミ配線
５の間の層間絶縁膜である第２酸化膜４の特定の場所に
ある規定の大きさをもつ穴を開け、その穴を介して第１
アルミ配線３と第２アルミ配線５を接触させる。これに
より第１アルミ配線３と第２アルミ配線５は電気的に接
触してオーミックコンタクトがとれ、半導体装置として
の機能を果たすことができる。
［発明が解決しようとする課題］
従来の半導体装置は、以上のような構造であるので、層
間絶縁膜である第２酸化膜４にある大きさの穴を開口す
るパターニングが必要である。また、この穴を介して第
１アルミ配線３と第２フルミ配線５を接続する時、パタ
ーンの微細化が進むにつれ、穴の径も小さくなり、第５
図（ａ）に示すように層間絶縁膜の段差部で第２アルミ
配線５の不均一により断線９が生じるとアルミマイグレ
ーションの問題がある。また、第５図（ｂ）に示すよう
に、第１アルミ配線３と第２アルミ配線５の接触部で空
洞や変質層１０ができて密着不良か発生するなどの問題
点があった。
間絶縁膜である第２酸化膜４にある大きさの穴を開口す
るパターニングが必要である。また、この穴を介して第
１アルミ配線３と第２フルミ配線５を接続する時、パタ
ーンの微細化が進むにつれ、穴の径も小さくなり、第５
図（ａ）に示すように層間絶縁膜の段差部で第２アルミ
配線５の不均一により断線９が生じるとアルミマイグレ
ーションの問題がある。また、第５図（ｂ）に示すよう
に、第１アルミ配線３と第２アルミ配線５の接触部で空
洞や変質層１０ができて密着不良か発生するなどの問題
点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、断線あるいは接触不良が発生しない配線構
造の半導体装置を得ることができるとともに、多層配線
の信頼性の低下を防止することができる半導体装置を得
ることを目的とする。
れたもので、断線あるいは接触不良が発生しない配線構
造の半導体装置を得ることができるとともに、多層配線
の信頼性の低下を防止することができる半導体装置を得
ることを目的とする。
［課題を解決するための手段］
この発明に係る半導体装置は、多層配線のうち下層の配
線に凸部を形成し、この凸部と上層の配線を接続し、下
層の配線と上層の配線との間に層間絶縁膜を埋め込んだ
ものである。
線に凸部を形成し、この凸部と上層の配線を接続し、下
層の配線と上層の配線との間に層間絶縁膜を埋め込んだ
ものである。
［作用１
この発明においては、下層配線の凸型化により、各配線
面が直線的となり密着性が向上し、断線や接触不良は生
じない。
面が直線的となり密着性が向上し、断線や接触不良は生
じない。
［実施例］
以下、この発明の一実施例を図面について説明する。
第１図はこの発明の一実施例を示す半導体装置の断面図
である。この図において、第４図、第５図と同一符号は
同じ部分を示すが、この実施例による第１アルミ配線は
所定箇所に凸部３ａを形成し、この凸部３ａの周囲に層
間絶縁層を埋め込み、その上に形成した第２アルミ配線
５と第１アルミ配線３とをその凸部３ａで接続したもの
である。
である。この図において、第４図、第５図と同一符号は
同じ部分を示すが、この実施例による第１アルミ配線は
所定箇所に凸部３ａを形成し、この凸部３ａの周囲に層
間絶縁層を埋め込み、その上に形成した第２アルミ配線
５と第１アルミ配線３とをその凸部３ａで接続したもの
である。
次に、この構造の製造フローを第２図について説明する
。
。
第１図のような構造においては、まず、シリコン基板１
上の８０００ （７）の第１酸化膜２の上に、スパッタ
リングされた１ ５０００ （７）の第１アルミ配線３
の上にレジストマスク６を形成した後（第２図（ａ））
、エツチングする。この時、エツチングは第１アルミ配
線３を５０００ （７）残し、第１アルミ配線３に凸部
３ａを形成する（第２図（ｂ））。次いで、ＣＶＤ法に
より第２酸化膜４を１００００（７）デポジションし、
平坦化する（第２図（Ｃ））。これをエッチバックし、
第１アルミ配線３の凸部３ａを露出させる（第２図（ｄ
））。その上にスパッタリングにより第２アルミ配線５
を形成し配線する（第２図（ｅ））。
上の８０００ （７）の第１酸化膜２の上に、スパッタ
リングされた１ ５０００ （７）の第１アルミ配線３
の上にレジストマスク６を形成した後（第２図（ａ））
、エツチングする。この時、エツチングは第１アルミ配
線３を５０００ （７）残し、第１アルミ配線３に凸部
３ａを形成する（第２図（ｂ））。次いで、ＣＶＤ法に
より第２酸化膜４を１００００（７）デポジションし、
平坦化する（第２図（Ｃ））。これをエッチバックし、
第１アルミ配線３の凸部３ａを露出させる（第２図（ｄ
））。その上にスパッタリングにより第２アルミ配線５
を形成し配線する（第２図（ｅ））。
このように、第２アルミ配線５と接触する第１アルミ配
線３の面が直線的であるため、密着性が良く、断線や接
触不良の発生しにくい多層配線となる。
線３の面が直線的であるため、密着性が良く、断線や接
触不良の発生しにくい多層配線となる。
なお、上記実施例では２層配線のものを示したが、この
発明は３層や４層など何層の多層でもよい。第３図に３
Ｍのアルミ配線の場合の一実施例を示す。第３図の８が
第３アルミ配線で、７はこの第３アルミ配線８と第２ア
ルミ配ｗＡ５の層間絶縁膜である第３酸化膜である。
発明は３層や４層など何層の多層でもよい。第３図に３
Ｍのアルミ配線の場合の一実施例を示す。第３図の８が
第３アルミ配線で、７はこの第３アルミ配線８と第２ア
ルミ配ｗＡ５の層間絶縁膜である第３酸化膜である。
また、上記実施例ではアルミの多層配線の場合について
説明したが、ポリシリコンや他の配線であってもよく、
上記実施例と同様の効果を奏する。
説明したが、ポリシリコンや他の配線であってもよく、
上記実施例と同様の効果を奏する。
［発明の効果］
以上説明したように、この発明は、多層配線のうち下層
の配線に凸部を形成し、この凸部と上層の配線を接続し
、下層の配線と上層の配線との間に層間絶縁膜を埋め込
んだので、プロセスが簡略化されるとともに、製造工程
中に断線が発生することもなく、密着性が高く、信頼性
の高い多層配線構造の半導体装置が得られる効果がある
。
の配線に凸部を形成し、この凸部と上層の配線を接続し
、下層の配線と上層の配線との間に層間絶縁膜を埋め込
んだので、プロセスが簡略化されるとともに、製造工程
中に断線が発生することもなく、密着性が高く、信頼性
の高い多層配線構造の半導体装置が得られる効果がある
。
第１図はこの発明の一実施例による半導体装置を示す断
面図、第２図はこの発明の半導体装置の製造フローを示
す工程断面図、第３図はこの発明の他の実施例を示す半
導体装置の断面図、第４図は従来の半導体装置を示す図
、第５図は従来の半導体装置の問題点を示す断面図であ
る。 図において、１はシリコン基板、２は第１酸化膜、３は
第１アルミ配線、３ａは凸部、４は第２酸化膜、５は第
２アルミ配線、６はレジストマスク、７は第３酸化膜、
８は第３アルミ配線である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 ５、第２γＩレミー乙歪職 第３図 と５１１！＋３”？’ｌＬ ζミ配＊ 第４因 第５図 （ａ） （ｂ）手続補正
書（自発） 平成３年１０月３日
面図、第２図はこの発明の半導体装置の製造フローを示
す工程断面図、第３図はこの発明の他の実施例を示す半
導体装置の断面図、第４図は従来の半導体装置を示す図
、第５図は従来の半導体装置の問題点を示す断面図であ
る。 図において、１はシリコン基板、２は第１酸化膜、３は
第１アルミ配線、３ａは凸部、４は第２酸化膜、５は第
２アルミ配線、６はレジストマスク、７は第３酸化膜、
８は第３アルミ配線である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 ５、第２γＩレミー乙歪職 第３図 と５１１！＋３”？’ｌＬ ζミ配＊ 第４因 第５図 （ａ） （ｂ）手続補正
書（自発） 平成３年１０月３日
Claims (1)
- 半導体基板上に層間絶縁膜を介して多層配線が形成され
た半導体装置において、前記多層配線のうち下層の配線
に凸部を形成し、この凸部と上層の配線を接続し、下層
の配線と上層の配線との間に層間絶縁膜を埋め込んだこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2312200A JPH04186627A (ja) | 1990-11-16 | 1990-11-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2312200A JPH04186627A (ja) | 1990-11-16 | 1990-11-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04186627A true JPH04186627A (ja) | 1992-07-03 |
Family
ID=18026415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2312200A Pending JPH04186627A (ja) | 1990-11-16 | 1990-11-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04186627A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5773365A (en) * | 1996-05-29 | 1998-06-30 | Nec Corporation | Fabrication process of semiconductor device |
-
1990
- 1990-11-16 JP JP2312200A patent/JPH04186627A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5773365A (en) * | 1996-05-29 | 1998-06-30 | Nec Corporation | Fabrication process of semiconductor device |
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