JPH086231A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH086231A JPH086231A JP14182094A JP14182094A JPH086231A JP H086231 A JPH086231 A JP H086231A JP 14182094 A JP14182094 A JP 14182094A JP 14182094 A JP14182094 A JP 14182094A JP H086231 A JPH086231 A JP H086231A
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- Design And Manufacture Of Integrated Circuits (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】
【目的】 本発明は、半導体回路に形成される金属配線
パターンの設計製造に関し、平坦化のためのダミー配線
パターンを効率良く必要最小限に発生させる手法を得
る。 【構成】 半導体デバイスの多層金属配線の自動配線設
計を行う際、所望のデバイス特性を得るために設計され
た全配線パターンに対して、多層金属配線の各層の配線
パターンの相互比較を行い、第２層配線パターン２で最
接近パターンがある時、その直下の第１層配線パターン
１との間隔が配線ピッチの２倍以上間隔が空いている場
合に、ダミーパターン３を発生させ、比較した第一層配
線パターン１と合成したフォトリソグラフィマスクを使
用する。
パターンの設計製造に関し、平坦化のためのダミー配線
パターンを効率良く必要最小限に発生させる手法を得
る。 【構成】 半導体デバイスの多層金属配線の自動配線設
計を行う際、所望のデバイス特性を得るために設計され
た全配線パターンに対して、多層金属配線の各層の配線
パターンの相互比較を行い、第２層配線パターン２で最
接近パターンがある時、その直下の第１層配線パターン
１との間隔が配線ピッチの２倍以上間隔が空いている場
合に、ダミーパターン３を発生させ、比較した第一層配
線パターン１と合成したフォトリソグラフィマスクを使
用する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、より詳しくは半導体回路に形成される金属配線パ
ターンの設計製造に関する。
関し、より詳しくは半導体回路に形成される金属配線パ
ターンの設計製造に関する。
【０００２】近年、ＢＪＴ(Bip.Junction Tr.)、ＣＭＯ
Ｓとも、メーンフレーム、ＥＷＳ用ロジック回路素子の
大容量化、高速化、低コスト化、信頼性向上と共に、金
属配線の積層化が推進されている。
Ｓとも、メーンフレーム、ＥＷＳ用ロジック回路素子の
大容量化、高速化、低コスト化、信頼性向上と共に、金
属配線の積層化が推進されている。
【０００３】一方、金属配線の積層化と共に、多層配線
の層間絶縁膜の平坦化法もＳＯＧエッチバック法、ＣＭ
Ｐ法など高等、高価プロセス技術を駆使する必要が出て
いる。また、多層配線の積層化と共に微細化も一層進ん
でおり、配線層のリソグラフィ及びエッチングプロセス
の負担が増大している。
の層間絶縁膜の平坦化法もＳＯＧエッチバック法、ＣＭ
Ｐ法など高等、高価プロセス技術を駆使する必要が出て
いる。また、多層配線の積層化と共に微細化も一層進ん
でおり、配線層のリソグラフィ及びエッチングプロセス
の負担が増大している。
【０００４】
【従来の技術】図１３〜図１４は従来例の説明図であ
る。図において、１は第１層配線パターン、２は第２層
配線パターン、３はダミーパターン、４は基板上絶縁
膜、５は下層平坦化絶縁膜、６は下層ＳＯＧ膜、７は下
層層間絶縁膜、８は上層平坦化絶縁膜、９は上層ＳＯＧ
膜、10は上層層間絶縁膜、11は第３層配線パターン、12
はスルーホール、13はハーフグリッドである。
る。図において、１は第１層配線パターン、２は第２層
配線パターン、３はダミーパターン、４は基板上絶縁
膜、５は下層平坦化絶縁膜、６は下層ＳＯＧ膜、７は下
層層間絶縁膜、８は上層平坦化絶縁膜、９は上層ＳＯＧ
膜、10は上層層間絶縁膜、11は第３層配線パターン、12
はスルーホール、13はハーフグリッドである。
【０００５】従来、多層配線の最近接パターンの加工精
度は、プロセス装置の限界で且つ、充分平坦性を確保し
た状態で達成されてきた。このために、ＳＯＧエッチバ
ック法による平坦化、多層レジストプロセスによる金属
配線パターンの加工、高度なリソグラフィ装置が必須の
条件であった。
度は、プロセス装置の限界で且つ、充分平坦性を確保し
た状態で達成されてきた。このために、ＳＯＧエッチバ
ック法による平坦化、多層レジストプロセスによる金属
配線パターンの加工、高度なリソグラフィ装置が必須の
条件であった。
【０００６】加工で先ず問題となるのは、微細化が進ん
でいるため、例えば、図１４（ａ）に示すような配線パ
ターンのリソグラフィで、図１３（ｂ）や図１３（ｃ）
に示すように、第１層パターン及び第２層配線パターン
の交差や重畳による基板段差の増大が生じて、平坦性が
失われ、焦点深度の兼ね合いでパターニングが困難とな
る場合がある。
でいるため、例えば、図１４（ａ）に示すような配線パ
ターンのリソグラフィで、図１３（ｂ）や図１３（ｃ）
に示すように、第１層パターン及び第２層配線パターン
の交差や重畳による基板段差の増大が生じて、平坦性が
失われ、焦点深度の兼ね合いでパターニングが困難とな
る場合がある。
【０００７】通常は、充分な平坦性が得られない場合
は、図１４（ｂ）に一例を示すように、配線パターンを
デバイス特性を勘案した上で、大きく、或いは太くして
行くことになる。
は、図１４（ｂ）に一例を示すように、配線パターンを
デバイス特性を勘案した上で、大きく、或いは太くして
行くことになる。
【０００８】一方、図１３（ａ）に示すように、平坦化
を阻害する場所に配線のダミーパターンを設けて、図１
４（ｃ）に示すように、ダミーパターンによる平坦化の
アシストについても、従来実施されている手法は、必要
な配線パターン以外の全ての領域に最小パターンのダミ
ーパターンを多数個発生させるものであった。
を阻害する場所に配線のダミーパターンを設けて、図１
４（ｃ）に示すように、ダミーパターンによる平坦化の
アシストについても、従来実施されている手法は、必要
な配線パターン以外の全ての領域に最小パターンのダミ
ーパターンを多数個発生させるものであった。
【０００９】
【発明が解決しようとする課題】通常、配線パターン間
のショートを防止するためダミーパターンは最小パター
ンで区切られる。このため、パターン数が膨大データ数
となってしまい、レチクルの作製、検証でおおきな問題
となっていた。特に、集積回路の大規模化により必要な
データ数も大きいのでデータ処理に汎用計算機では対応
できず、並列処理機が必要となっている。
のショートを防止するためダミーパターンは最小パター
ンで区切られる。このため、パターン数が膨大データ数
となってしまい、レチクルの作製、検証でおおきな問題
となっていた。特に、集積回路の大規模化により必要な
データ数も大きいのでデータ処理に汎用計算機では対応
できず、並列処理機が必要となっている。
【００１０】すなわち、高速化は問題とするメーンフレ
ーム、ＥＷＳ用ロジック素子では配線パターン数そのも
のが大規模化しており、その上、全面ダミーを使用する
と、更にデータ量が増えて計算機のメモリ容量が従来の
ものでは不足してデータ転送回数が増えてしまう。又、
現在レチクル作製は電子ビームによる直接描画が主流で
あるため、データ数に比例して作製に時間を要する。
ーム、ＥＷＳ用ロジック素子では配線パターン数そのも
のが大規模化しており、その上、全面ダミーを使用する
と、更にデータ量が増えて計算機のメモリ容量が従来の
ものでは不足してデータ転送回数が増えてしまう。又、
現在レチクル作製は電子ビームによる直接描画が主流で
あるため、データ数に比例して作製に時間を要する。
【００１１】全面ダミーに対応するためには、処理計算
機のグレードアップ、メモリ容量の増設等の設備投資や
計算機処理のスループットの低下を伴う。本発明は上記
の問題点に鑑み、グリッドの全面にダミーを発生させる
ことなく、必要最小限に限って効率良くダミーパターン
を発生させる手法を得ることを目的とする。
機のグレードアップ、メモリ容量の増設等の設備投資や
計算機処理のスループットの低下を伴う。本発明は上記
の問題点に鑑み、グリッドの全面にダミーを発生させる
ことなく、必要最小限に限って効率良くダミーパターン
を発生させる手法を得ることを目的とする。
【００１２】
【課題を解決するための手段】上記の問題点を解決し効
率良くダミーパターンを発生させるには、以下のように
すれば良い。
率良くダミーパターンを発生させるには、以下のように
すれば良い。
【００１３】第１に、最近接パターンの加工（エッチン
グ、リソグラフィ）で問題となるパターンの直下の配線
パターンを検証して、使用する配線ピッチの配線中心間
の間隔をグリッドと定義する時、グリッド／２で定義さ
れる量の４倍以上間隔が空いている箇所をサーチして、
データ上でダミーパターンを発生させる。
グ、リソグラフィ）で問題となるパターンの直下の配線
パターンを検証して、使用する配線ピッチの配線中心間
の間隔をグリッドと定義する時、グリッド／２で定義さ
れる量の４倍以上間隔が空いている箇所をサーチして、
データ上でダミーパターンを発生させる。
【００１４】この後、直下の配線パターンデ−タとダミ
ーパターンデータを合成して、レチクルを作製して実際
のプロセスを行えば良い。これによりダミーパターンの
数が最低限となる。
ーパターンデータを合成して、レチクルを作製して実際
のプロセスを行えば良い。これによりダミーパターンの
数が最低限となる。
【００１５】第２にスルーホールに関しても第１の方法
と同等の手法を用いれば良い。但し、スルーホールの場
合は、スルーホールが接続する配線層の直下の配線層
（第２層−第３層配線の場合は第１層配線）にパターン
が無い場合に、ダミーパターンを発生させ、配線パター
ンと合成後にレチクル作製を行い、製造を行う。これに
より、スルーホールに関するダミーパターンの数が必要
最小限となる。
と同等の手法を用いれば良い。但し、スルーホールの場
合は、スルーホールが接続する配線層の直下の配線層
（第２層−第３層配線の場合は第１層配線）にパターン
が無い場合に、ダミーパターンを発生させ、配線パター
ンと合成後にレチクル作製を行い、製造を行う。これに
より、スルーホールに関するダミーパターンの数が必要
最小限となる。
【００１６】この様に、本発明では、フォトリソグラフ
ィ上、及びプロセス加工上問題となる配線層の段差に起
因する平坦性を、必要最小限のダミーパターン発生を行
うことにより、レチクル作製データの検証を短時間・低
コストで行うことが出来る。
ィ上、及びプロセス加工上問題となる配線層の段差に起
因する平坦性を、必要最小限のダミーパターン発生を行
うことにより、レチクル作製データの検証を短時間・低
コストで行うことが出来る。
【００１７】すなわち、本発明の目的は、半導体デバイ
スの多層金属配線の自動配線設計を行う際、所望のデバ
イス特性を得るために設計された全配線パターンに対し
て、多層金属配線の各層の配線パターンの相互比較を行
い、第１に、第２層配線パターン２で最接近パターンが
ある時、その直下の第１層配線パターン１の間隔を、配
線中心間の間隔をグリッドと定義する時、グリッド／２
で定義される量の４倍以上間隔が空いている場合に、ダ
ミーパターン３を発生させ、比較した第１層配線パター
ン１と合成したフォトリソグラフィマスクを使用するこ
とにより、第２に、第２層配線パターン２と第３層配線
パターン間のスルーホール位置と第１層配線パターン１
の比較を行って、スルーホール直下に第１層配線パター
ン１がない場合には、最小パターンルールでダミー配線
３を発生させ、比較した第１層配線パターン１と合成し
たフォトリソグラフィマスクを使用することにより達成
される。
スの多層金属配線の自動配線設計を行う際、所望のデバ
イス特性を得るために設計された全配線パターンに対し
て、多層金属配線の各層の配線パターンの相互比較を行
い、第１に、第２層配線パターン２で最接近パターンが
ある時、その直下の第１層配線パターン１の間隔を、配
線中心間の間隔をグリッドと定義する時、グリッド／２
で定義される量の４倍以上間隔が空いている場合に、ダ
ミーパターン３を発生させ、比較した第１層配線パター
ン１と合成したフォトリソグラフィマスクを使用するこ
とにより、第２に、第２層配線パターン２と第３層配線
パターン間のスルーホール位置と第１層配線パターン１
の比較を行って、スルーホール直下に第１層配線パター
ン１がない場合には、最小パターンルールでダミー配線
３を発生させ、比較した第１層配線パターン１と合成し
たフォトリソグラフィマスクを使用することにより達成
される。
【００１８】
【作用】上記のように、本発明により、高集積化、微細
化、積層化されたロジック素子の歩留りを向上させるダ
ミーパターンのレチクル作製・パターン検証を高速・低
コストで可能となる。
化、積層化されたロジック素子の歩留りを向上させるダ
ミーパターンのレチクル作製・パターン検証を高速・低
コストで可能となる。
【００１９】すなわち、第１に、上層の配線パターンの
直下の配線パターンを検証して、使用する配線ピッチの
配線中心間の間隔をグリッドと定義する時、上層の配線
パターン直下に配線パターンがないと層間絶縁膜の平坦
化に支障を来すような場合を、グリッド／２で定義され
る量の４倍以上間隔が空いている場合であると従来の配
線パターンとその間隔から定義して、配線の経験例や配
線パターンとその間隔から定義して、設計パターンデー
タ上でダミーパターンを発生させる。そしてこの後、直
下の配線パターンデ−タとダミーパターンデータを合成
して、レチクルを作製して実際のプロセスを行えば、ダ
ミーパターンの数が必要最小限で、平坦化を満足する層
間絶縁膜構造が得られる。
直下の配線パターンを検証して、使用する配線ピッチの
配線中心間の間隔をグリッドと定義する時、上層の配線
パターン直下に配線パターンがないと層間絶縁膜の平坦
化に支障を来すような場合を、グリッド／２で定義され
る量の４倍以上間隔が空いている場合であると従来の配
線パターンとその間隔から定義して、配線の経験例や配
線パターンとその間隔から定義して、設計パターンデー
タ上でダミーパターンを発生させる。そしてこの後、直
下の配線パターンデ−タとダミーパターンデータを合成
して、レチクルを作製して実際のプロセスを行えば、ダ
ミーパターンの数が必要最小限で、平坦化を満足する層
間絶縁膜構造が得られる。
【００２０】第２にスルーホールに関しても、同様に、
スルーホールが接続する配線層の直下の配線層にパター
ンが無い場合には、層間絶縁膜の平坦化に支障を来さな
いように、ダミーパターンを発生させ、この後、本来の
必要な配線パターンとダミーパターンを合成したレチク
ル作製を行う。これにより、平坦化を満足する層間絶縁
膜構造を得るための、スルーホールに関するダミーパタ
ーンの数が必要最小限で済むことができる。
スルーホールが接続する配線層の直下の配線層にパター
ンが無い場合には、層間絶縁膜の平坦化に支障を来さな
いように、ダミーパターンを発生させ、この後、本来の
必要な配線パターンとダミーパターンを合成したレチク
ル作製を行う。これにより、平坦化を満足する層間絶縁
膜構造を得るための、スルーホールに関するダミーパタ
ーンの数が必要最小限で済むことができる。
【００２１】また、上記のいずれの場合でも、前記ダミ
ーパターンは設計上の最小パターンで配置するか、また
はダミーパターンの最小パターンがある領域で隣接して
連続する時には、ダミーパターンを連結して設けること
により設計工数を減ずることができ、プロセス上も安定
した多層配線を形成に役立つ。
ーパターンは設計上の最小パターンで配置するか、また
はダミーパターンの最小パターンがある領域で隣接して
連続する時には、ダミーパターンを連結して設けること
により設計工数を減ずることができ、プロセス上も安定
した多層配線を形成に役立つ。
【００２２】この様に、本発明では、フォトリソグラフ
ィ上、及びプロセス加工上問題となる配線層の段差に起
因する平坦性を、必要最小限のダミーパターン発生を行
うことにより、レチクル作製データの検証を短時間・低
コストで行うことが出来る。
ィ上、及びプロセス加工上問題となる配線層の段差に起
因する平坦性を、必要最小限のダミーパターン発生を行
うことにより、レチクル作製データの検証を短時間・低
コストで行うことが出来る。
【００２３】
【実施例】図１〜図９は本発明の第１の実施例の説明
図、図１０〜図１２は本発明の第２〜第４の実施例の説
明図である。
図、図１０〜図１２は本発明の第２〜第４の実施例の説
明図である。
【００２４】図において、１は第１層配線パターン、２
は第２層配線パターン、３はダミーパターン、４は基板
上絶縁膜、５は下層平坦化絶縁膜、６は下層ＳＯＧ膜、
７は下層層間絶縁膜、８は上層平坦化絶縁膜、９は上層
ＳＯＧ膜、10は上層層間絶縁膜、11は第３層配線パター
ンである 本発明の第１の実施例は自動配線におけるダミーパター
ンの発生の例である。
は第２層配線パターン、３はダミーパターン、４は基板
上絶縁膜、５は下層平坦化絶縁膜、６は下層ＳＯＧ膜、
７は下層層間絶縁膜、８は上層平坦化絶縁膜、９は上層
ＳＯＧ膜、10は上層層間絶縁膜、11は第３層配線パター
ンである 本発明の第１の実施例は自動配線におけるダミーパター
ンの発生の例である。
【００２５】実際に発生させるダミーパターンの発生条
件は二層配線以上であるが、ここでは簡略化して二層配
線とする。二層目配線が最小ピッチで配線されている場
合、第一層配線が第二層配線下の有無により、第２層配
線下の層間絶縁膜に段差を生じて、フォトリソグラフィ
及び配線エッチング加工で問題となる。これはフォトリ
ソグラフィでのハレーション及び配線エッチングでの残
渣となる。
件は二層配線以上であるが、ここでは簡略化して二層配
線とする。二層目配線が最小ピッチで配線されている場
合、第一層配線が第二層配線下の有無により、第２層配
線下の層間絶縁膜に段差を生じて、フォトリソグラフィ
及び配線エッチング加工で問題となる。これはフォトリ
ソグラフィでのハレーション及び配線エッチングでの残
渣となる。
【００２６】図１は自動配線におけるチャネル情報（＋
マーク）、すなわち配線出来る処のグリッドと、その１
／２のポイント（・マーク）をハーフグリッドとして示
している。
マーク）、すなわち配線出来る処のグリッドと、その１
／２のポイント（・マーク）をハーフグリッドとして示
している。
【００２７】図２は自動配線の定義から外される固定パ
ターン情報、すなわち太い点線枠で領域を示す電源配線
や太い実線で領域を示すマクロな素子内配線の第１層配
線ダミーパターンの発生禁止グリッド（□マーク）を示
している。
ターン情報、すなわち太い点線枠で領域を示す電源配線
や太い実線で領域を示すマクロな素子内配線の第１層配
線ダミーパターンの発生禁止グリッド（□マーク）を示
している。
【００２８】更に、図３では、細い実線で示す自動配線
された第１層配線による第１層配線ダミーパターンの発
生禁止グリッド（△マーク）のデータが追加される。第
１層配線は＋マーク及び・マークを通ることができ、・
マークを通る時（ハーフグリット配線）は＋マークを◇
マークとする。
された第１層配線による第１層配線ダミーパターンの発
生禁止グリッド（△マーク）のデータが追加される。第
１層配線は＋マーク及び・マークを通ることができ、・
マークを通る時（ハーフグリット配線）は＋マークを◇
マークとする。
【００２９】図４では点線で示す第２層配線による第２
層配線ダミーパターンの発生禁止グリッドを〇マークと
する。〇マークは△マークが無い所のみマークする。又
第２層配線においても、ハーフグリッド配線は◆マーク
で認識を行う。
層配線ダミーパターンの発生禁止グリッドを〇マークと
する。〇マークは△マークが無い所のみマークする。又
第２層配線においても、ハーフグリッド配線は◆マーク
で認識を行う。
【００３０】本発明では、最小ピッチで隣接する第２層
配線直下について問題とするので、図４で設定した〇マ
ークを対象として、隣接する箇所のデータを残し、●と
して設定する。
配線直下について問題とするので、図４で設定した〇マ
ークを対象として、隣接する箇所のデータを残し、●と
して設定する。
【００３１】これで全ての隣接パターンが明らかとなっ
たため、必要箇所を残す処理を行う。ここで処理条件
は、第１層配線と第２層配線の間隔を、＋マークと・マ
ークの間隔を１とした時に、４≦第１層配線間隔≦６、
２≦第２層配線間隔≦３とした時、第１層配線の間隔は
ＭＡＸ＝６であり、枠は５×５となる。
たため、必要箇所を残す処理を行う。ここで処理条件
は、第１層配線と第２層配線の間隔を、＋マークと・マ
ークの間隔を１とした時に、４≦第１層配線間隔≦６、
２≦第２層配線間隔≦３とした時、第１層配線の間隔は
ＭＡＸ＝６であり、枠は５×５となる。
【００３２】第１層配線と第２層配線の最小配線間隔
は、＋マークと・マークの間隔を１で表すと、２以上、
３位かである。また、第１層配線にダミーパターン配線
を発生させるためには、最小配線が置けなければいけな
いから、配線一本分が抜けている条件として、４≦第１
層配線間隔≦６とする。
は、＋マークと・マークの間隔を１で表すと、２以上、
３位かである。また、第１層配線にダミーパターン配線
を発生させるためには、最小配線が置けなければいけな
いから、配線一本分が抜けている条件として、４≦第１
層配線間隔≦６とする。
【００３３】尚、配線ピッチでは、＋マークと＋マーク
の間隔、・マークと・マークの間隔がビッチであるの
で、４≦第１層配線間隔が２倍ピッチである。ダミーパ
ターンの発生のため、以下の処理を行う。
の間隔、・マークと・マークの間隔がビッチであるの
で、４≦第１層配線間隔が２倍ピッチである。ダミーパ
ターンの発生のため、以下の処理を行う。
【００３４】(1) 図５に示すように、ここで定義され
た配線のチップデータの左下をスタート（出発点）とし
て●マークをサーチ（検索）する。 (2) ●マークを図６内の一点鎖線で示す枠の左下に合
わせる。
た配線のチップデータの左下をスタート（出発点）とし
て●マークをサーチ（検索）する。 (2) ●マークを図６内の一点鎖線で示す枠の左下に合
わせる。
【００３５】(3) 枠内に△、□のいずれも存在しない
場合、●マークを〇マークに変更する。但し、着目して
いる●マーク以外に●マークが存在したら、それも〇マ
ークに変更する。
場合、●マークを〇マークに変更する。但し、着目して
いる●マーク以外に●マークが存在したら、それも〇マ
ークに変更する。
【００３６】(4) 図６に示すように、枠をＸ軸方向に
一つづつづらし、ＭＡＸ−１まで繰り返し、(3) の判定
を行う。 (5) 枠をＹ軸方向に一つづつづらし、ＭＡＸ−１まで
繰り返し、(3) の判定を行 う。
一つづつづらし、ＭＡＸ−１まで繰り返し、(3) の判定
を行う。 (5) 枠をＹ軸方向に一つづつづらし、ＭＡＸ−１まで
繰り返し、(3) の判定を行 う。
【００３７】(6) (3) 〜(5) の処理を繰り返す。さら
に、ダミーパターンの発生は、以下の処理を続行する事
によりできる。 (7) チップ左下をスタートとして、●マークをサーチ
する。
に、ダミーパターンの発生は、以下の処理を続行する事
によりできる。 (7) チップ左下をスタートとして、●マークをサーチ
する。
【００３８】(8) ●マークを枠の左下に合わせる。 (9) 図７に示すように、一点鎖線で示す枠の中で●マ
ークと◇マークのみの場合、矩形の中心にダミーパター
ンを置く。
ークと◇マークのみの場合、矩形の中心にダミーパター
ンを置く。
【００３９】枠の内で●マークと●マークが隣接する場
合は、●マーク同士の中心にダミーパターンを置く。 (10) 枠をＸ軸方向に一つづつずらし、ＭＡＸまで繰り
返し、(9) の処理を行う。
合は、●マーク同士の中心にダミーパターンを置く。 (10) 枠をＸ軸方向に一つづつずらし、ＭＡＸまで繰り
返し、(9) の処理を行う。
【００４０】(11) 枠をＹ軸方向に一つづつずらし、Ｍ
ＡＸまで繰り返し、(9) の処理を行う。 (12) (8) 〜(11)の処理を繰り返す。
ＡＸまで繰り返し、(9) の処理を行う。 (12) (8) 〜(11)の処理を繰り返す。
【００４１】これらの処理により、実パターン化された
ダミーパターンを◎とする。これまでの処理により、図
８に示すように、ダミーパターンを含む二層構造の配線
パターンが得られる。
ダミーパターンを◎とする。これまでの処理により、図
８に示すように、ダミーパターンを含む二層構造の配線
パターンが得られる。
【００４２】本発明の第１の実施例に基ずく配線パター
ン用のマスクは図９に示す第１層配線とダミーパターン
を合成したものである。また本発明の第２の実施例とし
ては、図１０に示す第１層配線とダミーパターンを合成
したものであり、隣接する最小パターンのダミーパター
ンをそれぞれ連結したものである。
ン用のマスクは図９に示す第１層配線とダミーパターン
を合成したものである。また本発明の第２の実施例とし
ては、図１０に示す第１層配線とダミーパターンを合成
したものであり、隣接する最小パターンのダミーパター
ンをそれぞれ連結したものである。
【００４３】図８のＡ−Ａ’ラインでカットしたダミー
パターンを有する配線構造を図１１に示す。この場合、
ダミーパターンの配線がないと、図１３（ｂ）に示した
ように、第２層配線が、層間絶縁膜の平坦化手法により
落ち込んでしまう。
パターンを有する配線構造を図１１に示す。この場合、
ダミーパターンの配線がないと、図１３（ｂ）に示した
ように、第２層配線が、層間絶縁膜の平坦化手法により
落ち込んでしまう。
【００４４】このような落ち込みを防止する平坦化手法
として、ＣＭＰ（Chemical-Mechanical Polishing)法が
提案されているが、コスト面、技術面で問題が多く、実
用化されていない。現在は、ＳＯＧ塗布、またはエッチ
バック法が主であるため、図１４に示す様な構造とな
る。
として、ＣＭＰ（Chemical-Mechanical Polishing)法が
提案されているが、コスト面、技術面で問題が多く、実
用化されていない。現在は、ＳＯＧ塗布、またはエッチ
バック法が主であるため、図１４に示す様な構造とな
る。
【００４５】引続き、ＳＯＧ塗布方法による本発明のダ
ミーパターンを用いて多層配線を形成した第３の実施例
を図１１により説明する。ウエハプロセスのシリコン基
板への拡散層形成等のバルク工程終了後、シリコン基板
上に第１層配線用の金属膜、例えばバリアメタル膜とし
て窒化チタン膜を3,000Åの厚さに、その上に配線膜と
しててAl膜をスパッタ法により7,000 Åの厚さに被覆す
る。
ミーパターンを用いて多層配線を形成した第３の実施例
を図１１により説明する。ウエハプロセスのシリコン基
板への拡散層形成等のバルク工程終了後、シリコン基板
上に第１層配線用の金属膜、例えばバリアメタル膜とし
て窒化チタン膜を3,000Åの厚さに、その上に配線膜と
しててAl膜をスパッタ法により7,000 Åの厚さに被覆す
る。
【００４６】本発明により発生させたダミーの第一層配
線を含んだ配線形成用のマスク、或いはレチクルを用い
て配線パターンをシリコン基板上に塗布したレジスト膜
に焼き付ける。レジスト膜はトリレベルレジスト膜を用
い、下層レジストは2.8 μｍ、中間層ＳＯＧを０.5μｍ
、上層レジストは１．０μｍとする。
線を含んだ配線形成用のマスク、或いはレチクルを用い
て配線パターンをシリコン基板上に塗布したレジスト膜
に焼き付ける。レジスト膜はトリレベルレジスト膜を用
い、下層レジストは2.8 μｍ、中間層ＳＯＧを０.5μｍ
、上層レジストは１．０μｍとする。
【００４７】上層レジスト膜の露光・現像後、中間層の
ＳＯＧ膜を上層レジスト膜をマスクに反応ガスにＣＦ4
／ＣＨＦ3 を用い、ＲＩＥにてエッチングする。その
後、ＳＯＧ膜を 280℃でハードベークする。
ＳＯＧ膜を上層レジスト膜をマスクに反応ガスにＣＦ4
／ＣＨＦ3 を用い、ＲＩＥにてエッチングする。その
後、ＳＯＧ膜を 280℃でハードベークする。
【００４８】次に、下層レジスト膜を高真空(0.01Torr)
の酸素(O2)のＲＩＥにて異方性エッチングを行い、メタ
ルエッチングマスクを形成する。メタルエンチングは塩
素／塩化硼素（Ｃｌ2 ／ＢＣｌ3 ）系反応ガスを用いた
ＲＩＥにてエッチングを行い、その後、レジスト膜をド
ライアッシングで除去する。
の酸素(O2)のＲＩＥにて異方性エッチングを行い、メタ
ルエッチングマスクを形成する。メタルエンチングは塩
素／塩化硼素（Ｃｌ2 ／ＢＣｌ3 ）系反応ガスを用いた
ＲＩＥにてエッチングを行い、その後、レジスト膜をド
ライアッシングで除去する。
【００４９】層間絶縁膜の形成は、常圧ＰＳＧ（燐濃度
８ｗｔ％）を8,000 Åの厚さに成長し、その後、ＳＯＧ
膜を5,000 Åの厚さに塗布し、ＣF4/CHF3 系の反応ガス
を用いてＲＩＥを行い、全面を8,000 Åのコントロール
エッチングを行う。
８ｗｔ％）を8,000 Åの厚さに成長し、その後、ＳＯＧ
膜を5,000 Åの厚さに塗布し、ＣF4/CHF3 系の反応ガス
を用いてＲＩＥを行い、全面を8,000 Åのコントロール
エッチングを行う。
【００５０】残ったＳＯＧ膜を450 ℃で30分ベーキング
した後、更に常圧ＰＳＧを5,000 Åの厚さに成長する。
必要なスルーホールをパターニングし、エッチングした
後第２層配線として、ＡｌＣｕ（２％）を 9, 000 Åの
厚さにスパッタし、同様にパターニングしエッチングを
行う。この時の断面図を図１１に示すが、ＳＯＧエッチ
バック法の欠点である下地パターンの粗密による平坦化
の劣化をダミーパターンで防止しているのが分る。
した後、更に常圧ＰＳＧを5,000 Åの厚さに成長する。
必要なスルーホールをパターニングし、エッチングした
後第２層配線として、ＡｌＣｕ（２％）を 9, 000 Åの
厚さにスパッタし、同様にパターニングしエッチングを
行う。この時の断面図を図１１に示すが、ＳＯＧエッチ
バック法の欠点である下地パターンの粗密による平坦化
の劣化をダミーパターンで防止しているのが分る。
【００５１】図１４（ｂ）、（ｃ）に示すように、ダミ
ーパターンがない場合には、ＳＯＧ膜の塗布特性により
配線の間隔が広く空いている所は薄く塗布されるため、
平坦性が劣り、ＳＯＧ膜の表面が落ち込んでしまい、上
層の第２層配線のパターニングがトリレベルレジスト膜
を使用しても、ＳＯＧ膜の落ち込んだところに残渣が出
来てしまい、配線のショートに繋がる。
ーパターンがない場合には、ＳＯＧ膜の塗布特性により
配線の間隔が広く空いている所は薄く塗布されるため、
平坦性が劣り、ＳＯＧ膜の表面が落ち込んでしまい、上
層の第２層配線のパターニングがトリレベルレジスト膜
を使用しても、ＳＯＧ膜の落ち込んだところに残渣が出
来てしまい、配線のショートに繋がる。
【００５２】上述のように、微細配線でのショートを本
発明のダミー配線の形成方法により効率良く防止するこ
とができる。次に、本発明をスルーホールに関した場所
に適用した第４の実施例について説明する。
発明のダミー配線の形成方法により効率良く防止するこ
とができる。次に、本発明をスルーホールに関した場所
に適用した第４の実施例について説明する。
【００５３】図１２はスルーホールコンタクト層の直下
にダミー配線を配置した実施例である。スルーホールに
関するダミー配線パターンの発生は、第２層配線と第３
層配線のスルーホールの場合、スルーホールパターンと
第１層配線パターンの比較を行い、スルーホールパター
ンと第１層配線パターンが重ならなかった場合、最小配
線パターンのダミーパターン（２μｍピッチで配線巾
１．２μｍ、配線間隔０．８μｍの場合は１．２μｍの
パターン）を発生させ、第１層配線パターンと合成した
マスクを作製し、シリコン基板上のレジスト膜の焼付、
エッチングを行って、ダミー配線を含む第１層配線を形
成する。
にダミー配線を配置した実施例である。スルーホールに
関するダミー配線パターンの発生は、第２層配線と第３
層配線のスルーホールの場合、スルーホールパターンと
第１層配線パターンの比較を行い、スルーホールパター
ンと第１層配線パターンが重ならなかった場合、最小配
線パターンのダミーパターン（２μｍピッチで配線巾
１．２μｍ、配線間隔０．８μｍの場合は１．２μｍの
パターン）を発生させ、第１層配線パターンと合成した
マスクを作製し、シリコン基板上のレジスト膜の焼付、
エッチングを行って、ダミー配線を含む第１層配線を形
成する。
【００５４】本発明のダミーパターンが存在しないと、
スルーホールを開口した時に、この部分のレジスト膜が
厚くなってしまい、他の部分の段差のないスルーホール
の開口と出来上がったスルーホール径に差が生じて、断
線等の障害の問題を起こし易い。
スルーホールを開口した時に、この部分のレジスト膜が
厚くなってしまい、他の部分の段差のないスルーホール
の開口と出来上がったスルーホール径に差が生じて、断
線等の障害の問題を起こし易い。
【００５５】また、第１の実施例で問題となった最小配
線間隔についても、スルーホールと隣接して他の配線が
存在するときに問題となる。
線間隔についても、スルーホールと隣接して他の配線が
存在するときに問題となる。
【００５６】
【発明の効果】以上説明したように、本発明によれば、
多層配線層の交差や重畳による段差に起因する平坦化の
ためのダミーパターンを、自動配線により配線状況を検
索して必要な処のみにダミーパターンを発生させ、ダミ
ーパターン追加による総パターン数の増加を必要最低限
に抑えることにより、マスクやレチクル作製の工数やパ
ターン検証を大幅に簡略化でき、また品質や精度の向上
にも寄与する。
多層配線層の交差や重畳による段差に起因する平坦化の
ためのダミーパターンを、自動配線により配線状況を検
索して必要な処のみにダミーパターンを発生させ、ダミ
ーパターン追加による総パターン数の増加を必要最低限
に抑えることにより、マスクやレチクル作製の工数やパ
ターン検証を大幅に簡略化でき、また品質や精度の向上
にも寄与する。
【図１】 本発明の第１の実施例の説明図（その１）
【図２】 本発明の第１の実施例の説明図（その２）
【図３】 本発明の第１の実施例の説明図（その３）
【図４】 本発明の第１の実施例の説明図（その４）
【図５】 本発明の第１の実施例の説明図（その５）
【図６】 本発明の第１の実施例の説明図（その６）
【図７】 本発明の第１の実施例の説明図（その７）
【図８】 本発明の第１の実施例の説明図（その８）
【図９】 本発明の第１の実施例の説明図（その９）
【図10】 本発明の第２の実施例の説明図
【図11】 本発明の第３の実施例の説明図
【図12】 本発明の第４の実施例の説明図
【図13】 従来例の説明図（その１）
【図14】 従来例の説明図（その２）
図において １ 第１層配線パターン ２ 第２層配線パターン ３ ダミーパターン ４ 基板上絶縁膜 ５ 下層平坦化絶縁膜 ６ 下層ＳＯＧ膜 ７ 下層層間絶縁膜 ８ 上層平坦化絶縁膜 ９ 上層ＳＯＧ膜 10 上層層間絶縁膜 11 第３層配線パターン 12 スルーホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3205 Ｈ０１Ｌ 21/82 Ｃ 21/88 Ｋ Ｓ
Claims (3)
- 【請求項１】 半導体デバイスの多層金属配線の自動配
線設計を行う際、所望のデバイス特性を得るために設計
された全配線パターンに対して、多層金属配線の各層の
配線パターンの相互比較を行い、第２層配線パターン
(2) で最接近パターンがある時、その直下の第１層配線
パターン(1) 間隔を、配線中心間の間隔をグリッドと定
義する時、グリッド／２で定義される量の４倍以上間隔
が空いている場合に、ダミーパターン(3) を発生させ、
比較した該第１層配線パターン(1) と合成したフォトリ
ソグラフィマスクを使用することを特徴とする半導体装
置の製造方法。 - 【請求項２】 半導体デバイスの多層金属配線の自動配
線設計を行う際、所望のデバイス特性を得るために設計
された全配線パターンに対して、多層金属配線の各層の
配線パターンの相互比較を行い、第２層配線パターン
(2) と第３層配線パターン(11)間のスルーホール(12)位
置と第１層配線パターン(1) の比較を行って、該スルー
ホール(12)直下に該第１層配線パターン(1) がない場合
には、最小パターンルールでダミー配線(3) を発生さ
せ、比較した該第１層配線パターン(1) と合成したフォ
トリソグラフィマスクを使用することを特徴とする半導
体装置の製造方法。 - 【請求項３】 前記ダミーパターン(3) は設計上の最小
パターンで配置するか、または該ダミーパターン(3) の
最小パターンがある領域で連続する時には該ダミーパタ
ーン(3) を連結して設けることを特徴とする請求項１ま
たは２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14182094A JP3334339B2 (ja) | 1994-06-23 | 1994-06-23 | 半導体装置の配線レイアウト方法及び製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14182094A JP3334339B2 (ja) | 1994-06-23 | 1994-06-23 | 半導体装置の配線レイアウト方法及び製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH086231A true JPH086231A (ja) | 1996-01-12 |
| JP3334339B2 JP3334339B2 (ja) | 2002-10-15 |
Family
ID=15300891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14182094A Expired - Fee Related JP3334339B2 (ja) | 1994-06-23 | 1994-06-23 | 半導体装置の配線レイアウト方法及び製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3334339B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6197452B1 (en) | 1997-09-17 | 2001-03-06 | Nec Corporation | Light exposure pattern mask with dummy patterns and production method of the same |
| US6253362B1 (en) | 1997-10-22 | 2001-06-26 | Kabushiki Kaisha Toshiba | Method of designing dummy wiring |
| US6998653B2 (en) | 2002-05-29 | 2006-02-14 | Renesas Technology Corp. | Semiconductor device |
| JP2013217969A (ja) * | 2012-04-04 | 2013-10-24 | Canon Inc | マスクパターンの生成方法 |
| KR20160023542A (ko) * | 2014-08-22 | 2016-03-03 | 삼성전자주식회사 | 집적 회로의 레이아웃 설계 방법 및 상기 집적 회로의 제조 방법 |
| US9436792B2 (en) | 2014-08-22 | 2016-09-06 | Samsung Electronics Co., Ltd. | Method of designing layout of integrated circuit and method of manufacturing integrated circuit |
-
1994
- 1994-06-23 JP JP14182094A patent/JP3334339B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6197452B1 (en) | 1997-09-17 | 2001-03-06 | Nec Corporation | Light exposure pattern mask with dummy patterns and production method of the same |
| US6253362B1 (en) | 1997-10-22 | 2001-06-26 | Kabushiki Kaisha Toshiba | Method of designing dummy wiring |
| US6998653B2 (en) | 2002-05-29 | 2006-02-14 | Renesas Technology Corp. | Semiconductor device |
| JP2013217969A (ja) * | 2012-04-04 | 2013-10-24 | Canon Inc | マスクパターンの生成方法 |
| KR20160023542A (ko) * | 2014-08-22 | 2016-03-03 | 삼성전자주식회사 | 집적 회로의 레이아웃 설계 방법 및 상기 집적 회로의 제조 방법 |
| US9436792B2 (en) | 2014-08-22 | 2016-09-06 | Samsung Electronics Co., Ltd. | Method of designing layout of integrated circuit and method of manufacturing integrated circuit |
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| Publication number | Publication date |
|---|---|
| JP3334339B2 (ja) | 2002-10-15 |
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Legal Events
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