JPH07335721A - アライメントマークを有する半導体装置 - Google Patents
アライメントマークを有する半導体装置Info
- Publication number
- JPH07335721A JPH07335721A JP13004294A JP13004294A JPH07335721A JP H07335721 A JPH07335721 A JP H07335721A JP 13004294 A JP13004294 A JP 13004294A JP 13004294 A JP13004294 A JP 13004294A JP H07335721 A JPH07335721 A JP H07335721A
- Authority
- JP
- Japan
- Prior art keywords
- wiring layer
- alignment mark
- semiconductor device
- insulating film
- interlayer insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】 （修正有）
【目的】 アライメントマークの正確な認識が行なえる
ように改良された、アライメントマークを有する半導体
装置を提供すること。 【構成】 半導体基板５の上に第１の配線層２が設けら
れている。層間絶縁膜６ｂの上に、層間絶縁膜６ｂを介
在させて、第１の配線層２と交差するように、第２の配
線層１が設けられる。第２の配線層１の表面であって、
かつ第１の配線層２と第２の配線層１が交差する領域に
は、アライメントマークとなる、レーザ光を垂直上方向
に反射させる平坦部８と、レーザ光を乱反射させる凹凸
部７が設けられている。
ように改良された、アライメントマークを有する半導体
装置を提供すること。 【構成】 半導体基板５の上に第１の配線層２が設けら
れている。層間絶縁膜６ｂの上に、層間絶縁膜６ｂを介
在させて、第１の配線層２と交差するように、第２の配
線層１が設けられる。第２の配線層１の表面であって、
かつ第１の配線層２と第２の配線層１が交差する領域に
は、アライメントマークとなる、レーザ光を垂直上方向
に反射させる平坦部８と、レーザ光を乱反射させる凹凸
部７が設けられている。
Description
【０００１】
【産業上の利用分野】この発明は、一般に半導体装置に
関するものであり、より特定的には、レーザ光で検出さ
れるアライメントマークを有する半導体装置に関する。
関するものであり、より特定的には、レーザ光で検出さ
れるアライメントマークを有する半導体装置に関する。
【０００２】
【従来の技術】図７は、ウエハの平面図である。ウエハ
４０には、複数個のチップ４１が形成される。図８は、
チップの平面図である。チップ４１には、半導体装置が
形成される（図示せず）。チップ４１には、通常、後述
する、複数個のアライメントマーク４２が形成される。
４０には、複数個のチップ４１が形成される。図８は、
チップの平面図である。チップ４１には、半導体装置が
形成される（図示せず）。チップ４１には、通常、後述
する、複数個のアライメントマーク４２が形成される。
【０００３】次に、アライメントマーク４２の役割につ
いて説明する。半導体装置、特に半導体記憶装置は、そ
の内部に予備の部分を備えている。半導体記憶装置の回
路の一部が不良となった場合、一部の特定の配線を切断
することにより、不良部分を主要部分より切り離し、そ
の不良部分を、上述の予備の部分と置換える。不良部分
は、試験装置によって発見され、切断する配線の座標が
算出される。算出された座標に位置する配線に、レーザ
光を照射し、この配線を切断する。レーザトリマ（上述
の動作を実行するための装置）は、チップ４１の任意の
部分に、任意の強度のレーザ光を照射する機能と、照射
したレーザ光のチップ表面からの反射光の強度を測定す
る機能とを備えている。レーザトリマは、各チップ４１
上に設けられた予め座標のわかっているアライメントマ
ーク４２を認識し、このアライメントマーク４２の座標
を基に、切断する配線の位置まで、レーザ照射の位置を
移動させる。位置が定まると、最後にレーザ光を照射
し、配線を切断する。
いて説明する。半導体装置、特に半導体記憶装置は、そ
の内部に予備の部分を備えている。半導体記憶装置の回
路の一部が不良となった場合、一部の特定の配線を切断
することにより、不良部分を主要部分より切り離し、そ
の不良部分を、上述の予備の部分と置換える。不良部分
は、試験装置によって発見され、切断する配線の座標が
算出される。算出された座標に位置する配線に、レーザ
光を照射し、この配線を切断する。レーザトリマ（上述
の動作を実行するための装置）は、チップ４１の任意の
部分に、任意の強度のレーザ光を照射する機能と、照射
したレーザ光のチップ表面からの反射光の強度を測定す
る機能とを備えている。レーザトリマは、各チップ４１
上に設けられた予め座標のわかっているアライメントマ
ーク４２を認識し、このアライメントマーク４２の座標
を基に、切断する配線の位置まで、レーザ照射の位置を
移動させる。位置が定まると、最後にレーザ光を照射
し、配線を切断する。
【０００４】図９は、従来の半導体装置の、アライメン
トマークが存在する部分の平面図である。図１０は、図
９におけるＸ−Ｘ線に沿う断面図である。
トマークが存在する部分の平面図である。図１０は、図
９におけるＸ−Ｘ線に沿う断面図である。
【０００５】これらの図を参照して、半導体基板５の上
に、第１の層間絶縁膜６ａが設けられている。第１の層
間絶縁膜６ａの上に、低反射率の材料（たとえばポリシ
リコン）で作られた第１の配線層１２が設けられてい
る。第１の配線層１２を覆うように、第１の層間絶縁膜
６ａの上に、第２の層間絶縁膜６ｂが設けられている。
第１の層間絶縁膜６ａの上に、該第２の層間絶縁膜６ｂ
を介在させて、第１の配線層１２と交差するように、第
２の配線層１１が設けられている。第２の配線層１１
は、高反射率の材料（たとえば、Ａｌ配線）で形成され
る。多層配線構造の半導体装置の場合、第２の配線層
は、最上層部の配線であり、電源配線である。
に、第１の層間絶縁膜６ａが設けられている。第１の層
間絶縁膜６ａの上に、低反射率の材料（たとえばポリシ
リコン）で作られた第１の配線層１２が設けられてい
る。第１の配線層１２を覆うように、第１の層間絶縁膜
６ａの上に、第２の層間絶縁膜６ｂが設けられている。
第１の層間絶縁膜６ａの上に、該第２の層間絶縁膜６ｂ
を介在させて、第１の配線層１２と交差するように、第
２の配線層１１が設けられている。第２の配線層１１
は、高反射率の材料（たとえば、Ａｌ配線）で形成され
る。多層配線構造の半導体装置の場合、第２の配線層
は、最上層部の配線であり、電源配線である。
【０００６】第２の配線層１１中であって、かつ第１の
配線層１２と第２の配線層１１が交差する領域には、平
面形状がＬ字型の開口部１１ａと四角形の開口部１１ｂ
が設けられている。これによって、アライメントマーク
が形成される。このような接続部分を、アライメントマ
ークに利用することによって、アライメントマークを別
途形成する必要がなくなる。
配線層１２と第２の配線層１１が交差する領域には、平
面形状がＬ字型の開口部１１ａと四角形の開口部１１ｂ
が設けられている。これによって、アライメントマーク
が形成される。このような接続部分を、アライメントマ
ークに利用することによって、アライメントマークを別
途形成する必要がなくなる。
【０００７】次に、動作について説明する。レーザトリ
マはアライメントマークがあるおおよその位置、たとえ
ば図９のａ点からｂ点（以下、ａ−ｂのように表記す
る）までレーザ光を照射する。ａ−ｂ上の各点における
反射光の強度を測定する。図１２は、図９におけるａ−
ｂ間の各点における反射光強度を示す図である。図９と
図１１と図１２を参照して、レーザ光４３がａ−ｃ，ｄ
−ｂ間に照射されているときは、レーザ光４３は第２の
層間絶縁膜６ｂを透過して、低反射率の材料で作られた
第１の配線層１２で反射される。第２の配線層１２は低
反射率の材料で作られているので、反射光の強度は弱
い。一方、レーザ光４３がｃ−ｄ間に照射されていると
きは、レーザ光４３が高反射率の材料で作られた第２の
配線層１１で反射されるため、強い反射光が測定され
る。レーザトリマは、得られた図１２に示されたデータ
から、反射光強度の強い部分ｃ−ｄ間の中間点Ｍが、予
め与えられたチップ上のアライメントマークの中心点ｅ
であると認識する。図中、作図上の便宜から、Ｍとｅを
ずらして描いているが、これらは一致する。
マはアライメントマークがあるおおよその位置、たとえ
ば図９のａ点からｂ点（以下、ａ−ｂのように表記す
る）までレーザ光を照射する。ａ−ｂ上の各点における
反射光の強度を測定する。図１２は、図９におけるａ−
ｂ間の各点における反射光強度を示す図である。図９と
図１１と図１２を参照して、レーザ光４３がａ−ｃ，ｄ
−ｂ間に照射されているときは、レーザ光４３は第２の
層間絶縁膜６ｂを透過して、低反射率の材料で作られた
第１の配線層１２で反射される。第２の配線層１２は低
反射率の材料で作られているので、反射光の強度は弱
い。一方、レーザ光４３がｃ−ｄ間に照射されていると
きは、レーザ光４３が高反射率の材料で作られた第２の
配線層１１で反射されるため、強い反射光が測定され
る。レーザトリマは、得られた図１２に示されたデータ
から、反射光強度の強い部分ｃ−ｄ間の中間点Ｍが、予
め与えられたチップ上のアライメントマークの中心点ｅ
であると認識する。図中、作図上の便宜から、Ｍとｅを
ずらして描いているが、これらは一致する。
【０００８】
【発明が解決しようとする課題】従来の、アライメント
マークを有する半導体装置においては、上述したよう
に、ａ−ｃ，ｄ−ｂ間およびｃ−ｄ間の２つの部分の反
射光強度の差に基づいて、アライメントマークの中心点
ｅを求めている。反射光強度の差は、２つの物質（第１
の配線層１２と第２の配線層１１）の反射率の差に依存
する。そのため、アライメントマークの下に、アライメ
ントマークを形成する材料の反射率と、その反射率が近
い材料の配線を設けた場合、次のような問題点が生じ
る。
マークを有する半導体装置においては、上述したよう
に、ａ−ｃ，ｄ−ｂ間およびｃ−ｄ間の２つの部分の反
射光強度の差に基づいて、アライメントマークの中心点
ｅを求めている。反射光強度の差は、２つの物質（第１
の配線層１２と第２の配線層１１）の反射率の差に依存
する。そのため、アライメントマークの下に、アライメ
ントマークを形成する材料の反射率と、その反射率が近
い材料の配線を設けた場合、次のような問題点が生じ
る。
【０００９】すなわち、２つの物質の反射率の差が十分
でない場合、また、マーク表面に汚れ等がある場合、反
射光強度が、図１３中の曲線Ｆで示すように不安定にな
る。このような場合、レーザトリマがアライメントマー
クの中心と認識する反射光の強い領域の中心点と、アラ
イメントマークの本来の中心点とが大きくずれることが
ある。
でない場合、また、マーク表面に汚れ等がある場合、反
射光強度が、図１３中の曲線Ｆで示すように不安定にな
る。このような場合、レーザトリマがアライメントマー
クの中心と認識する反射光の強い領域の中心点と、アラ
イメントマークの本来の中心点とが大きくずれることが
ある。
【００１０】また、上述の２つの物質（第１の配線と第
２の配線）は半導体装置の本体を構成する材料で構成す
る必要があるため、それらの材料を自由に選択すること
ができない。
２の配線）は半導体装置の本体を構成する材料で構成す
る必要があるため、それらの材料を自由に選択すること
ができない。
【００１１】また、上述の従来例のように、配線の上に
アライメントマークを形成する場合、配線の形状を、ア
ライメントマークの形状に変更するため、配線の細い部
分ができ、ひいてはその部分で電気抵抗が増加し、ひい
ては、半導体装置としての特性が劣化するという問題点
があった。
アライメントマークを形成する場合、配線の形状を、ア
ライメントマークの形状に変更するため、配線の細い部
分ができ、ひいてはその部分で電気抵抗が増加し、ひい
ては、半導体装置としての特性が劣化するという問題点
があった。
【００１２】それゆえに、この発明の目的は、配線上に
アライメントマークを形成した半導体装置において、半
導体装置としての特性が劣化しないように改良すること
にある。
アライメントマークを形成した半導体装置において、半
導体装置としての特性が劣化しないように改良すること
にある。
【００１３】この発明の他の目的は、正確に認識するこ
とができるアライメントマークを有する半導体装置を提
供することにある。
とができるアライメントマークを有する半導体装置を提
供することにある。
【００１４】この発明の他の目的は、電気抵抗が増大し
ない、アライメントマークを有する半導体装置を提供す
ることである。
ない、アライメントマークを有する半導体装置を提供す
ることである。
【００１５】
【課題を解決するための手段】この発明に従う半導体装
置は、レーザ光で検出されるアライメントマークを有す
る、半導体装置に係るものである。当該半導体装置は、
半導体基板を備える。上記半導体基板の上に、第１の配
線層が設けられる。上記第１の配線層を覆うように、上
記半導体基板の上に層間絶縁膜が設けられる。上記層間
絶縁膜の上に、該層間絶縁膜を介在させて、上記第１の
配線層と交差するように、第２の配線層が設けられる。
上記第２の配線層の表面であって、かつ上記第１の配線
層と上記第２の配線層が交差する領域には、アライメン
トマークとなる、上記レーザ光を垂直上方向に反射させ
る平坦部と、上記レーザ光を乱反射させる凹凸部が設け
られている。
置は、レーザ光で検出されるアライメントマークを有す
る、半導体装置に係るものである。当該半導体装置は、
半導体基板を備える。上記半導体基板の上に、第１の配
線層が設けられる。上記第１の配線層を覆うように、上
記半導体基板の上に層間絶縁膜が設けられる。上記層間
絶縁膜の上に、該層間絶縁膜を介在させて、上記第１の
配線層と交差するように、第２の配線層が設けられる。
上記第２の配線層の表面であって、かつ上記第１の配線
層と上記第２の配線層が交差する領域には、アライメン
トマークとなる、上記レーザ光を垂直上方向に反射させ
る平坦部と、上記レーザ光を乱反射させる凹凸部が設け
られている。
【００１６】
【作用】この発明に係る、アライメントマークを有する
半導体装置によれば、アライメントマークを、第２の配
線層の表面に形成された、レーザ光を垂直上方向に反射
させる平坦部と、レーザ光を乱反射させる凹凸部とから
形成したので、反射光の差が大きくなる。
半導体装置によれば、アライメントマークを、第２の配
線層の表面に形成された、レーザ光を垂直上方向に反射
させる平坦部と、レーザ光を乱反射させる凹凸部とから
形成したので、反射光の差が大きくなる。
【００１７】
【実施例】以下、この発明の実施例を図について説明す
る。
る。
【００１８】実施例１ 図１は、本発明の一実施例に係る、アライメントマーク
を有する半導体装置の、アライメントマークが存在する
部分の平面図である。図２は、図１における、ＩＩ−Ｉ
Ｉ線に沿う断面図である。これらの図を参照して、実施
例に係るアライメントマークを有する半導体装置は、半
導体基板５を備える。半導体基板５の上に第１の層間絶
縁膜６ａが設けられている。第１の層間絶縁膜６ａの上
に、幅Ｗが５０〜１００μｍの第１の配線層２が設けら
れている。第１の配線層２を覆うように、第１の層間絶
縁膜６ａの上に第２の層間絶縁膜６ｂが設けられてい
る。第２の層間絶縁膜６ｂの上に、第２の層間絶縁膜６
ｂを介在させて、第１の配線層２と交差するように、幅
Ｗが５０〜１００μｍの第２の配線層１が設けられてい
る。第２の配線層１は、高反射率の材料、たとえばＡｌ
配線で形成される。第２の配線層１の表面であって、か
つ第１の配線層２と第２の配線層１が交差する領域に
は、アライメントマークとなる、レーザ光を垂直上方向
に反射させる平坦部８と、レーザ光を乱反射させる凹凸
部７が設けられている。
を有する半導体装置の、アライメントマークが存在する
部分の平面図である。図２は、図１における、ＩＩ−Ｉ
Ｉ線に沿う断面図である。これらの図を参照して、実施
例に係るアライメントマークを有する半導体装置は、半
導体基板５を備える。半導体基板５の上に第１の層間絶
縁膜６ａが設けられている。第１の層間絶縁膜６ａの上
に、幅Ｗが５０〜１００μｍの第１の配線層２が設けら
れている。第１の配線層２を覆うように、第１の層間絶
縁膜６ａの上に第２の層間絶縁膜６ｂが設けられてい
る。第２の層間絶縁膜６ｂの上に、第２の層間絶縁膜６
ｂを介在させて、第１の配線層２と交差するように、幅
Ｗが５０〜１００μｍの第２の配線層１が設けられてい
る。第２の配線層１は、高反射率の材料、たとえばＡｌ
配線で形成される。第２の配線層１の表面であって、か
つ第１の配線層２と第２の配線層１が交差する領域に
は、アライメントマークとなる、レーザ光を垂直上方向
に反射させる平坦部８と、レーザ光を乱反射させる凹凸
部７が設けられている。
【００１９】凹凸部７は、次のようにして形成される。
図２を参照して、第２の層間絶縁膜６ｂ中であって、か
つ第１の配線層２と第２の配線層１が交差する領域に、
第１の配線層２の表面の一部を露出させるための、複数
の開口部４を設ける。第２の配線層１を、第１の配線層
２に電気的に接続されるように、開口部４に埋め込む。
このときに、第２の配線層１の表面には、開口部４の直
上の部分に、複数個のくぼみ３３が形成される。第２の
配線層１の表面に設けられた複数個のくぼみ３３によっ
て、凹凸部７が形成される。凹凸部７の少なくとも一辺
は、チップの一辺と平行である。開口部４の水平方向の
径は、アライメントマークの検出に用いるレーザ光のビ
ーム径（４μｍ）よりも小さくする必要がある。なぜな
ら、レーザ光のビーム径が、くぼみ３３の水平方向の径
よりも小さいならば、レーザ光３３は乱反射しなくなる
からである。開口部４の径は、好ましくは１〜２μｍで
ある。また、平坦部８の幅は、レーザ光のビーム径より
も大きくする必要がある。また、レーザ光を走査する範
囲内に、アライメントマーク以外の、他の反射材料、乱
反射を引き起こすくぼみ、断差等がないようにする必要
がある。
図２を参照して、第２の層間絶縁膜６ｂ中であって、か
つ第１の配線層２と第２の配線層１が交差する領域に、
第１の配線層２の表面の一部を露出させるための、複数
の開口部４を設ける。第２の配線層１を、第１の配線層
２に電気的に接続されるように、開口部４に埋め込む。
このときに、第２の配線層１の表面には、開口部４の直
上の部分に、複数個のくぼみ３３が形成される。第２の
配線層１の表面に設けられた複数個のくぼみ３３によっ
て、凹凸部７が形成される。凹凸部７の少なくとも一辺
は、チップの一辺と平行である。開口部４の水平方向の
径は、アライメントマークの検出に用いるレーザ光のビ
ーム径（４μｍ）よりも小さくする必要がある。なぜな
ら、レーザ光のビーム径が、くぼみ３３の水平方向の径
よりも小さいならば、レーザ光３３は乱反射しなくなる
からである。開口部４の径は、好ましくは１〜２μｍで
ある。また、平坦部８の幅は、レーザ光のビーム径より
も大きくする必要がある。また、レーザ光を走査する範
囲内に、アライメントマーク以外の、他の反射材料、乱
反射を引き起こすくぼみ、断差等がないようにする必要
がある。
【００２０】なお、一般にアライメントマークの検出と
配線の切断は同じビーム径で行なわれるため、ビーム径
と切断部分の幅はほぼ等しくなる。
配線の切断は同じビーム径で行なわれるため、ビーム径
と切断部分の幅はほぼ等しくなる。
【００２１】次に動作について説明する。レーザトリマ
が、図１におけるａ−ｂ間にレーザ光を照射し、凹凸部
７および平坦部８のａ−ｂ上の各点における反射光強度
を測定する。図３は、レーザ光４３の反射および乱反射
の様子を図示したものである。図４は、ａ−ｂ間の各点
における反射光強度を示した図である。これらの図を参
照して、平坦部８では、第１の配線層１による強い反射
光が得られるが、凹凸部７では、表面の凹凸のため、レ
ーザ光のほとんどが乱反射される。そのため、凹凸部７
では、弱い反射光しか得られない。
が、図１におけるａ−ｂ間にレーザ光を照射し、凹凸部
７および平坦部８のａ−ｂ上の各点における反射光強度
を測定する。図３は、レーザ光４３の反射および乱反射
の様子を図示したものである。図４は、ａ−ｂ間の各点
における反射光強度を示した図である。これらの図を参
照して、平坦部８では、第１の配線層１による強い反射
光が得られるが、凹凸部７では、表面の凹凸のため、レ
ーザ光のほとんどが乱反射される。そのため、凹凸部７
では、弱い反射光しか得られない。
【００２２】また、従来のアライメントマークは、２つ
の異なる物質の反射率の違いを利用していたため、これ
らの２つの物質の反射率の違いが十分でない場合に、ア
ライメントマークの認識が正確に行なえないという問題
点があった。しかしながら、実施例に係るアライメント
マークは、１つの物質のみで構成されるため、各物質間
の反射率の差の影響を受けない。
の異なる物質の反射率の違いを利用していたため、これ
らの２つの物質の反射率の違いが十分でない場合に、ア
ライメントマークの認識が正確に行なえないという問題
点があった。しかしながら、実施例に係るアライメント
マークは、１つの物質のみで構成されるため、各物質間
の反射率の差の影響を受けない。
【００２３】また、従来のアライメントマークによる反
射光強度（図４中の曲線Ｆ）に比べて、実施例に係るア
ライメントマークによれば、反射光強度の差を大きくす
ることができ（曲線Ｇを参照）、その結果、アライメン
トマークの認識を、常に正確に行なうことが可能とな
る。
射光強度（図４中の曲線Ｆ）に比べて、実施例に係るア
ライメントマークによれば、反射光強度の差を大きくす
ることができ（曲線Ｇを参照）、その結果、アライメン
トマークの認識を、常に正確に行なうことが可能とな
る。
【００２４】また、第２の配線層１の幅が細くならない
ので、電気抵抗が増加しない。実施例２ 図５は、実施例２に係る、アライメントマークを有する
半導体装置の、アライメントマークの部分の平面図であ
る。図６は、図５におけるＶＩ−ＶＩ線に沿う断面図で
ある。
ので、電気抵抗が増加しない。実施例２ 図５は、実施例２に係る、アライメントマークを有する
半導体装置の、アライメントマークの部分の平面図であ
る。図６は、図５におけるＶＩ−ＶＩ線に沿う断面図で
ある。
【００２５】実施例２に係るアライメントマークは、以
下の点を除いて、実施例１に係るアライメントマークと
同一であるので、同一または相当する部分には同一の参
照番号を付し、その説明を繰返さない。
下の点を除いて、実施例１に係るアライメントマークと
同一であるので、同一または相当する部分には同一の参
照番号を付し、その説明を繰返さない。
【００２６】実施例２においては、第１の配線層２中で
あって、第１の配線層２と第２の配線層１が交差する領
域に、第１の層間絶縁膜６ａの表面を露出させるため
の、複数個の開口部５１が設けられている。第２の層間
絶縁膜６ｂは、第１の配線層２中に設けられた開口部５
１の中に埋め込まれている。その結果、第２の層間絶縁
膜６ａの表面中に、開口部５１に対応する位置に、くぼ
み５２が形成される。第２の配線層１は、第２の層間絶
縁膜６ｂの表面のくぼみ５２に埋め込まれるように、第
２の層間絶縁膜６ｂの上に設けられる。第２の配線層１
の表面には、第２の層間絶縁膜６ｂの表面中に形成され
たくぼみ５２の対応する位置に、くぼみ３３が形成され
る。このようにして、第２の配線層の表面に、レーザ光
を垂直上方向に反射させる平坦部８と、レーザ光を乱反
射させる凹凸部７が形成される。
あって、第１の配線層２と第２の配線層１が交差する領
域に、第１の層間絶縁膜６ａの表面を露出させるため
の、複数個の開口部５１が設けられている。第２の層間
絶縁膜６ｂは、第１の配線層２中に設けられた開口部５
１の中に埋め込まれている。その結果、第２の層間絶縁
膜６ａの表面中に、開口部５１に対応する位置に、くぼ
み５２が形成される。第２の配線層１は、第２の層間絶
縁膜６ｂの表面のくぼみ５２に埋め込まれるように、第
２の層間絶縁膜６ｂの上に設けられる。第２の配線層１
の表面には、第２の層間絶縁膜６ｂの表面中に形成され
たくぼみ５２の対応する位置に、くぼみ３３が形成され
る。このようにして、第２の配線層の表面に、レーザ光
を垂直上方向に反射させる平坦部８と、レーザ光を乱反
射させる凹凸部７が形成される。
【００２７】実施例３ 実施例１と実施例２では、乱反射させる部分である凹凸
部７が、平坦部８を両側から挟むように、平坦部８の両
側に設けられている場合を例示したが、この発明はこれ
に限られるものでなく、平坦部８が、凹凸部７を両側か
ら挟むように、凹凸部７の両側に設けられるように構成
しても、実施例１および２と同様の効果を実現する。
部７が、平坦部８を両側から挟むように、平坦部８の両
側に設けられている場合を例示したが、この発明はこれ
に限られるものでなく、平坦部８が、凹凸部７を両側か
ら挟むように、凹凸部７の両側に設けられるように構成
しても、実施例１および２と同様の効果を実現する。
【００２８】
【発明の効果】以上説明したとおり、この発明に係る、
アライメントマークを有する半導体装置によれば、アラ
イメントマークを、第２の配線層の表面に形成された、
レーザ光を垂直上方向に反射させる平坦部と、レーザ光
を乱反射させる凹凸部とから形成したので、反射光の差
が大きくなり、ひいては、アライメントマークの正確な
認識が行なえるという効果を奏する。
アライメントマークを有する半導体装置によれば、アラ
イメントマークを、第２の配線層の表面に形成された、
レーザ光を垂直上方向に反射させる平坦部と、レーザ光
を乱反射させる凹凸部とから形成したので、反射光の差
が大きくなり、ひいては、アライメントマークの正確な
認識が行なえるという効果を奏する。
【図１】 実施例１に係る、アライメントマークを有す
る半導体装置の、アライメントマークの部分の平面図で
ある。
る半導体装置の、アライメントマークの部分の平面図で
ある。
【図２】 図１におけるＩＩ−ＩＩ線に沿う断面図であ
る。
る。
【図３】 実施例１に係るアライメントマークの動作を
説明するための、断面図である。
説明するための、断面図である。
【図４】 実施例１に係るアライメントマークを用いた
場合の、図１におけるａ−ｂ間の各点における反射光強
度を示す図である。
場合の、図１におけるａ−ｂ間の各点における反射光強
度を示す図である。
【図５】 実施例２に係る、アライメントマークを有す
る半導体装置の、アライメントマークの部分の平面図で
ある。
る半導体装置の、アライメントマークの部分の平面図で
ある。
【図６】 図５におけるＶＩ−ＶＩ線に沿う断面図であ
る。
る。
【図７】 従来のウエハの平面図である。
【図８】 従来のチップの平面図である。
【図９】 従来の、アライメントマークを有する半導体
装置の、アライメントマークの部分の平面図である。
装置の、アライメントマークの部分の平面図である。
【図１０】 図９におけるＸ−Ｘ線に沿う断面図であ
る。
る。
【図１１】 従来のアライメントマークを用いた場合
の、レーザ光の反射の様子を示す断面図である。
の、レーザ光の反射の様子を示す断面図である。
【図１２】 従来のアライメントマークを用いた場合
の、図９におけるａ−ｂ間の各点における反射光強度を
示した図である。
の、図９におけるａ−ｂ間の各点における反射光強度を
示した図である。
【図１３】 従来のアライメントマークを用いた場合の
問題点を示す図である。
問題点を示す図である。
１ 第２の配線層、２ 第１の配線層、５ 半導体基
板、６ｂ 第２の層間絶縁膜、７ 凹凸部、８ 平坦
部。
板、６ｂ 第２の層間絶縁膜、７ 凹凸部、８ 平坦
部。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 (72)発明者 新納 充貴 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内 (72)発明者 堂阪 勝己 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内
Claims (7)
- 【請求項１】 レーザ光で検出されるアライメントマー
クを有する半導体装置であって、 半導体基板と、 前記半導体基板の上に設けられた第１の配線層と、 前記第１の配線層を覆うように前記半導体基板の上に設
けられた層間絶縁膜と、 前記層間絶縁膜の上に、該層間絶縁膜を介在させて前記
第１の配線層と交差するように設けられた第２の配線層
と、を備え、 前記第２の配線層の表面であって、かつ前記第１の配線
層と前記第２の配線層が交差する領域には、前記アライ
メントマークとなる、前記レーザ光を垂直上方向に反射
させる平坦部と、前記レーザ光を乱反射させる凹凸部が
設けられている、アライメントマークを有する半導体装
置。 - 【請求項２】 前記凹凸部は、前記平坦部を両側から挟
むように、前記平坦部の両側に設けられている、請求項
１に記載の、アライメントマークを有する半導体装置。 - 【請求項３】 前記平坦部は、前記凹凸部を両側から挟
むように、前記凹凸部の両側に設けられている、請求項
１に記載の、アライメントマークを有する半導体装置。 - 【請求項４】 前記層間絶縁膜中であって、かつ前記第
１の配線と前記第２の配線が交差する領域には、前記第
１の配線層の表面の一部を露出させるための複数の開口
部が設けられており、 前記第２の配線層の一部は、前記第１の配線層に電気的
接続されるように、前記開口部に埋め込まれている、請
求項１に記載の、アライメントマークを有する半導体装
置。 - 【請求項５】 前記凹凸部は、前記第２の配線層の表面
に形成された、複数個のくぼみからなる、請求項１に記
載の、アライメントマークを有する半導体装置。 - 【請求項６】 前記くぼみの水平方向の直径は、前記レ
ーザ光の直径よりも小さくされている、請求項５に記載
の、アライメントマークを有する半導体装置。 - 【請求項７】 前記第１の配線層中であって、前記第１
の配線層と前記第２の配線層が交差する領域には、複数
個のくぼみが形成されており、 前記層間絶縁膜は、前記くぼみに埋め込まれるように設
けられており、 前記第２の配線層は、前記層間絶縁膜の表面のくぼみに
埋め込まれるように形成されている、請求項１に記載
の、アライメントマークを有する半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13004294A JPH07335721A (ja) | 1994-06-13 | 1994-06-13 | アライメントマークを有する半導体装置 |
| US08/357,282 US5475268A (en) | 1994-06-13 | 1994-12-13 | Semiconductor device having an alignment mark |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13004294A JPH07335721A (ja) | 1994-06-13 | 1994-06-13 | アライメントマークを有する半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07335721A true JPH07335721A (ja) | 1995-12-22 |
Family
ID=15024694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13004294A Withdrawn JPH07335721A (ja) | 1994-06-13 | 1994-06-13 | アライメントマークを有する半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5475268A (ja) |
| JP (1) | JPH07335721A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7034406B2 (en) | 2003-06-27 | 2006-04-25 | Renesas Technology Corp. | Semiconductor device with alignment mark |
| US7473619B2 (en) | 2004-09-23 | 2009-01-06 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device having alignment key and semiconductor device fabricated thereby |
| US9330455B2 (en) | 2011-11-24 | 2016-05-03 | Panasonic Intellectual Property Management Co., Ltd. | Diagnostic support apparatus and diagnostic support method |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3239976B2 (ja) * | 1994-09-30 | 2001-12-17 | 株式会社東芝 | アライメントマーク、半導体装置の製造方法および半導体装置 |
| JPH08293523A (ja) * | 1995-02-21 | 1996-11-05 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| US5702567A (en) * | 1995-06-01 | 1997-12-30 | Kabushiki Kaisha Toshiba | Plurality of photolithographic alignment marks with shape, size and spacing based on circuit pattern features |
| JP2842360B2 (ja) * | 1996-02-28 | 1999-01-06 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JPH09320911A (ja) * | 1996-05-27 | 1997-12-12 | Mitsubishi Electric Corp | 被識別機能付き半導体基板 |
| US6307273B1 (en) * | 1996-06-07 | 2001-10-23 | Vanguard International Semiconductor Corporation | High contrast, low noise alignment mark for laser trimming of redundant memory arrays |
| KR100197989B1 (ko) * | 1996-06-24 | 1999-06-15 | 김영환 | 정전기 보호회로를 구비한 반도체장치 |
| TW571373B (en) | 1996-12-04 | 2004-01-11 | Seiko Epson Corp | Semiconductor device, circuit substrate, and electronic machine |
| JP3527063B2 (ja) * | 1997-06-04 | 2004-05-17 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| DE19733410A1 (de) * | 1997-08-01 | 1999-02-18 | Siemens Ag | Wafermarkierung |
| KR100268426B1 (ko) * | 1998-05-07 | 2000-11-01 | 윤종용 | 반도체 장치의 제조 방법 |
| JP2000021737A (ja) * | 1998-07-07 | 2000-01-21 | Mitsubishi Electric Corp | 位置合わせマークおよびその製造方法 |
| DE19939825A1 (de) * | 1999-08-21 | 2001-03-01 | Bosch Gmbh Robert | Bauelement mit einem optisch erkennbaren Marker |
| US20040032030A1 (en) * | 2002-08-13 | 2004-02-19 | Texas Instruments Incorporated | Laser alignment structure |
| DE602004016470D1 (de) * | 2003-03-21 | 2008-10-23 | Worcester Polytech Inst | Verfahren zum beheben von defekten bei der herstellung eines verbundmembran-gastrennungsmoduls |
| DE102005043914B4 (de) * | 2005-09-14 | 2009-08-13 | Infineon Technologies Ag | Halbleiterbauelement für Bondverbindung und Verfahren zur Herstellung |
| US7615404B2 (en) * | 2006-10-31 | 2009-11-10 | Intel Corporation | High-contrast laser mark on substrate surfaces |
| DE102007020263B4 (de) * | 2007-04-30 | 2013-12-12 | Infineon Technologies Ag | Verkrallungsstruktur |
| US9076821B2 (en) | 2007-04-30 | 2015-07-07 | Infineon Technologies Ag | Anchoring structure and intermeshing structure |
| US7875988B2 (en) * | 2007-07-31 | 2011-01-25 | Seiko Epson Corporation | Substrate and manufacturing method of the same, and semiconductor device and manufacturing method of the same |
| US9099481B2 (en) | 2013-03-15 | 2015-08-04 | Semiconductor Components Industries, Llc | Methods of laser marking semiconductor substrates |
| US10847471B2 (en) | 2018-07-17 | 2020-11-24 | Intel Corporation | Dielectric filler material in conductive material that functions as fiducial for an electronic device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS615547A (ja) * | 1984-06-20 | 1986-01-11 | Hitachi Ltd | 多層配線構造 |
| JPS6344759A (ja) * | 1986-08-12 | 1988-02-25 | Canon Inc | 光電変換装置 |
| JPH02220464A (ja) * | 1989-02-22 | 1990-09-03 | Toshiba Corp | 半導体装置及びその製造方法 |
| DE69031357T2 (de) * | 1989-04-21 | 1998-04-02 | Nec Corp | Halbleiteranordnung mit Mehrschichtleiter |
-
1994
- 1994-06-13 JP JP13004294A patent/JPH07335721A/ja not_active Withdrawn
- 1994-12-13 US US08/357,282 patent/US5475268A/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7034406B2 (en) | 2003-06-27 | 2006-04-25 | Renesas Technology Corp. | Semiconductor device with alignment mark |
| US7473619B2 (en) | 2004-09-23 | 2009-01-06 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device having alignment key and semiconductor device fabricated thereby |
| US7595251B2 (en) | 2004-09-23 | 2009-09-29 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device having alignment key and semiconductor device fabricated thereby |
| US9330455B2 (en) | 2011-11-24 | 2016-05-03 | Panasonic Intellectual Property Management Co., Ltd. | Diagnostic support apparatus and diagnostic support method |
Also Published As
| Publication number | Publication date |
|---|---|
| US5475268A (en) | 1995-12-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07335721A (ja) | アライメントマークを有する半導体装置 | |
| KR950002171B1 (ko) | 얼라인먼트마크및반도체장치 | |
| TWI389286B (zh) | 對準標記佈局和對準標記結構 | |
| JP3081994B2 (ja) | 半導体装置 | |
| KR101078610B1 (ko) | 반도체 정렬 보조물 | |
| US6081040A (en) | Semiconductor device having alignment mark | |
| TWI238516B (en) | Semiconductor device | |
| US20070170381A1 (en) | Semiconductor device structure that includes markings covered by visibly opaque materials | |
| US6924505B2 (en) | Semiconductor device having a measuring pattern and a method of measuring the semiconductor device using the measuring pattern | |
| US6489662B1 (en) | Semiconductor integrated circuit device formed on SOI substrate | |
| JP2000182914A (ja) | アライメントマーク | |
| JP2855868B2 (ja) | レーザトリミング用位置合わせマーク、半導体装置及び半導体装置の製造方法 | |
| US4623403A (en) | Indexing of laser beam for programming VLSI devices | |
| JP3946396B2 (ja) | 半導体装置 | |
| US20020084487A1 (en) | Semiconductor device | |
| JPH06314826A (ja) | 発光ダイオードアレイ | |
| JPS63136544A (ja) | 半導体装置 | |
| JP2001320018A (ja) | 半導体装置 | |
| JPS63237433A (ja) | 半導体集積回路装置 | |
| JP2000340658A (ja) | 半導体装置 | |
| JP2000340657A (ja) | 半導体装置 | |
| JPS61104637A (ja) | 半導体装置 | |
| JPH05259021A (ja) | ウエハアライメントマークの形成方法 | |
| JP2000332115A (ja) | 半導体装置 | |
| JP2006173218A (ja) | 半導体ウェハ並びに半導体ウェハの位置決め方法及びレーザートリミング方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010904 |