JPS615547A - 多層配線構造 - Google Patents
多層配線構造Info
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- JPS615547A JPS615547A JP12517784A JP12517784A JPS615547A JP S615547 A JPS615547 A JP S615547A JP 12517784 A JP12517784 A JP 12517784A JP 12517784 A JP12517784 A JP 12517784A JP S615547 A JPS615547 A JP S615547A
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- Japan
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- layer
- wiring
- conductive layer
- side end
- insulating film
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は多層配線構造に関し、特に半導体装置における
多層配線構造に関する。
多層配線構造に関する。
近年ＬＳＩの微細別王化が進み、ＭＯＳのチャンネル長
も２μｍ以下となり、第１図に示″′ｆような多層配線
構造が重要視されるＪ５になってきた。
も２μｍ以下となり、第１図に示″′ｆような多層配線
構造が重要視されるＪ５になってきた。
そ七て異方性ドライエツチングによってＡＩ配線などの
微細パターニングが可能になったが段差が急峻になる。
微細パターニングが可能になったが段差が急峻になる。
爾１図の多層配線構造では以下のＪ５な問題を生ずるこ
とが、本発明者の検討により明らかになった。半導体基
板１０表面く形成されたフィールド絶縁膜２上に第１層
目の導電層である多結晶シリコン層３が形成されており
、この多結晶シリコン層３上にＰＳＧＳ複膜介して形成
された第２層目の導電層である第１層目ＡＩ配線５と前
記多結晶シリコン層３とのコンタクト６による接続は、
いわゆるド゛ッグボー７形状によって結ばれている。
とが、本発明者の検討により明らかになった。半導体基
板１０表面く形成されたフィールド絶縁膜２上に第１層
目の導電層である多結晶シリコン層３が形成されており
、この多結晶シリコン層３上にＰＳＧＳ複膜介して形成
された第２層目の導電層である第１層目ＡＩ配線５と前
記多結晶シリコン層３とのコンタクト６による接続は、
いわゆるド゛ッグボー７形状によって結ばれている。
そして、この接続部の上にＣＶ Ｄ Ｓ ｉ Ｏｔ膜な
どの層間絶縁膜７が形成され、この上に第３層目の導電
層である第２層目Ａノ配ｌｓ８が形成されている。
どの層間絶縁膜７が形成され、この上に第３層目の導電
層である第２層目Ａノ配ｌｓ８が形成されている。
しかしながら、多結晶シリコン層３の側端面３ａと第１
層目のＡ！配線５ａの各位置が図示の如く一致すると、
第１層目のＡＡ配線５上の眉間絶縁膜７０段差部分での
カバレッジが悪くなり、その段差が急峻となる。たとえ
ばドツグボーン形状を構成している多結晶シリコン層３
と第１層目のＡｌ配線５の膜厚を夫々０．８μｍとして
も層間絶縁膜７の表面の段差は１．５μｍもあり急峻と
なる。従って、層間絶縁膜７上に配置される第２層目の
ＡＪ配線がたとえば図示の如く段差部イで断線をひき起
すことがある。
層目のＡ！配線５ａの各位置が図示の如く一致すると、
第１層目のＡＡ配線５上の眉間絶縁膜７０段差部分での
カバレッジが悪くなり、その段差が急峻となる。たとえ
ばドツグボーン形状を構成している多結晶シリコン層３
と第１層目のＡｌ配線５の膜厚を夫々０．８μｍとして
も層間絶縁膜７の表面の段差は１．５μｍもあり急峻と
なる。従って、層間絶縁膜７上に配置される第２層目の
ＡＪ配線がたとえば図示の如く段差部イで断線をひき起
すことがある。
なお、多層Ａ４配線におけるＡＩ配線の断線は、たとえ
ば日経マグロウヒル社１９８３年８月２２日発行、日経
エレクトロニクス、別冊「マイクロデバイセズ」、Ｐ１
１８〜Ｐ１２３に示されている。
ば日経マグロウヒル社１９８３年８月２２日発行、日経
エレクトロニクス、別冊「マイクロデバイセズ」、Ｐ１
１８〜Ｐ１２３に示されている。
〔発明の目的〕
本発明の目的は、多層導電層（多層配線）の切断（断線
）防止を図り、もって歩留の向上と信瀬性の向上を図る
ようにした多層配線構造を提供することにある。
）防止を図り、もって歩留の向上と信瀬性の向上を図る
ようにした多層配線構造を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述および添付図面からあきらかになるであろ
う。
明細書の記述および添付図面からあきらかになるであろ
う。
〔発明の概要］
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、基板上に３層以上の導電層を層間絶縁膜を介
して上下に配置してなる多層配線構造にお〜・て、上下
方向に順次配置される任意の３層の導電層のうち、中層
導電層の側端面の位置を下層導電層の側端面の位ｔより
も内側に配憶して、前記下層導電層と前記中層導電層の
吾側端面の位置が一致しないように配置して、前記中層
導電層上の層間絶縁膜による段差な分段的に形成するこ
とにより、前記上層導電層の断線を防止し、もって
１歩留の向上と信頼性の向上を達成するもの
である。
して上下に配置してなる多層配線構造にお〜・て、上下
方向に順次配置される任意の３層の導電層のうち、中層
導電層の側端面の位置を下層導電層の側端面の位ｔより
も内側に配憶して、前記下層導電層と前記中層導電層の
吾側端面の位置が一致しないように配置して、前記中層
導電層上の層間絶縁膜による段差な分段的に形成するこ
とにより、前記上層導電層の断線を防止し、もって
１歩留の向上と信頼性の向上を達成するもの
である。
第２図は本発明による多層配線構造の一実施例を示し、
特にＬＳＩのＣＭＯＳゲートアレイに適用した場合であ
る。
特にＬＳＩのＣＭＯＳゲートアレイに適用した場合であ
る。
同図においては、半導体基板１１０表面に形成されたフ
ィールド絶縁膜１２上に下層導電層である多結晶シリコ
ン層１３ （１，３ａ、 １３ｂ）が形成されている。
ィールド絶縁膜１２上に下層導電層である多結晶シリコ
ン層１３ （１，３ａ、 １３ｂ）が形成されている。
この多結晶シリコン層１３上にＰＥＧ膜１膜上４して中
層導電層である第１層目のＡＩ！配線１５ （１５ａ、
１５ｂ）が形成されている。この場合、多結晶シリコン
層１３ａと第１層目の１１配線１５ａとはコンタクト１
６により接続され、断面形状が太略工字状に形成されて
いる。即ち、第１層目のＡ／配線１５ａの側端面１５ａ
′の位置を第３図に示す如く多結晶シリコン層１３ａの
側端面１３ａ′の位置よりもｄ（たとえば１μｍ）だけ
内側になるよ５に第１層目の１配線１５ａを配置して、
第１層目のＡＡ’配線１５ａの端部とＰＳＧ膜Ｊ４の段
部とで急峻な段差ができないように段差が分段的に形成
され℃いる。以上は多結晶シリコン層１３ａと第１層目
のＡ！配線１５ａとのコンタクト１６による接続部分で
あるが、第１層目のＡｌ配線１５を多結晶シリコン層１
３上を多結晶シリコン層１３と同一方向に沿って延在さ
せる場合には、多結晶シリコン層１３ｂ上のＰＳＧ膜１
４の段差部を覆うように第１層ＡＪ配線１５ｂが形成さ
れ、しかも第】層Ａ／配線１５ｂは第１層目Ａｌ配線１
５ｂの側端面１５ｂ′と多結晶シリコン層１３ｂの側端
面１３ｂ′の位置が一致しないように第３図の如く配置
されている。従って段差が２−″１重ならず、急峻な段
差とならない。
層導電層である第１層目のＡＩ！配線１５ （１５ａ、
１５ｂ）が形成されている。この場合、多結晶シリコン
層１３ａと第１層目の１１配線１５ａとはコンタクト１
６により接続され、断面形状が太略工字状に形成されて
いる。即ち、第１層目のＡ／配線１５ａの側端面１５ａ
′の位置を第３図に示す如く多結晶シリコン層１３ａの
側端面１３ａ′の位置よりもｄ（たとえば１μｍ）だけ
内側になるよ５に第１層目の１配線１５ａを配置して、
第１層目のＡＡ’配線１５ａの端部とＰＳＧ膜Ｊ４の段
部とで急峻な段差ができないように段差が分段的に形成
され℃いる。以上は多結晶シリコン層１３ａと第１層目
のＡ！配線１５ａとのコンタクト１６による接続部分で
あるが、第１層目のＡｌ配線１５を多結晶シリコン層１
３上を多結晶シリコン層１３と同一方向に沿って延在さ
せる場合には、多結晶シリコン層１３ｂ上のＰＳＧ膜１
４の段差部を覆うように第１層ＡＪ配線１５ｂが形成さ
れ、しかも第】層Ａ／配線１５ｂは第１層目Ａｌ配線１
５ｂの側端面１５ｂ′と多結晶シリコン層１３ｂの側端
面１３ｂ′の位置が一致しないように第３図の如く配置
されている。従って段差が２−″１重ならず、急峻な段
差とならない。
このような第１層目のＡｌ配線１５（１５ａ、 １５ｂ
）を含む全面にＣＶＤ ５ｉｆｔ膜などの層間絶縁膜１
７が形成されている。この場合、第１層目のＡＪ配線１
５上の眉間絶縁膜１７０段差部は急峻とならず、２つに
分段されており、しかも層間絶縁膜１７のステップカバ
レッジもよい。このため層間絶縁膜１７上に形成されて
いる上層導電層である第２層目のＡｌ配線１８は段差部
で断線することがな〜・。
）を含む全面にＣＶＤ ５ｉｆｔ膜などの層間絶縁膜１
７が形成されている。この場合、第１層目のＡＪ配線１
５上の眉間絶縁膜１７０段差部は急峻とならず、２つに
分段されており、しかも層間絶縁膜１７のステップカバ
レッジもよい。このため層間絶縁膜１７上に形成されて
いる上層導電層である第２層目のＡｌ配線１８は段差部
で断線することがな〜・。
以上のように多結晶シリコン層１３ａ、１３ｂの側端面
１３ａ’１１３ｂ’と第１層目のＡＩ配線１５ａ。
１３ａ’１１３ｂ’と第１層目のＡＩ配線１５ａ。
１５ｂの側端面１５ａ’、１５ｂ’の位置が一致しない
ようにすることにより、急峻な段差の発生を防止゛し、
段差を分段して第２層目のＡＩ配線１８の断線を防止し
、もって歩留の向上と信頼性の向上を図ることができる
。
ようにすることにより、急峻な段差の発生を防止゛し、
段差を分段して第２層目のＡＩ配線１８の断線を防止し
、もって歩留の向上と信頼性の向上を図ることができる
。
更に多結晶シリコン層１３ａ、１３ｂの側端面１３ ａ
／、 １３ ｂ’と第１層目ＡＩ配線１５ａ、１５ｂの
側端面１５ａ’ｔ、１５ｂ’の位置が一致しないように
して段差を２つに分段して急峻な段差が生じないように
しているので、第１層目のＡＪ配線１５ａ。
／、 １３ ｂ’と第１層目ＡＩ配線１５ａ、１５ｂの
側端面１５ａ’ｔ、１５ｂ’の位置が一致しないように
して段差を２つに分段して急峻な段差が生じないように
しているので、第１層目のＡＪ配線１５ａ。
１５ｂの膜厚を薄くして段差を減らす対策を講じる必要
もなく、従って第１層目のＡｌ配線の膜厚を薄くしなく
てもよ（第１層目のＡＪ配線１５と第２層目のＡ／配線
１８を同一の膜厚（たとえば０．８μｍ）にでき、配線
の電流密度の上からも好ましい。
もなく、従って第１層目のＡｌ配線の膜厚を薄くしなく
てもよ（第１層目のＡＪ配線１５と第２層目のＡ／配線
１８を同一の膜厚（たとえば０．８μｍ）にでき、配線
の電流密度の上からも好ましい。
なお、第１層目のＡＪ配ｍ１５ａ、１５ｂの側端面１５
ａ’、１５ｂ’の位置を多結晶シリコン層１３ａ。
ａ’、１５ｂ’の位置を多結晶シリコン層１３ａ。
１３ｂの側端面１３ａ’、１３ｂ’の位置よりも内側に
配置せしめるためには、製作時において、アライナ−で
のずれ（マスク合せのずれ）やマスク自体の製作誤差な
どによって第１層目のＡＪ配線１５ａ。
配置せしめるためには、製作時において、アライナ−で
のずれ（マスク合せのずれ）やマスク自体の製作誤差な
どによって第１層目のＡＪ配線１５ａ。
１５ｂの側端面１５ａ’、１５ｂ’の位置と多結晶シリ
コン層１３ａ、１３ｂの側端面１３ａ’５１３ｂ’の位
置とが一致することのないよう十分考慮する必要がある
こと鳴いうまでもない。
コン層１３ａ、１３ｂの側端面１３ａ’５１３ｂ’の位
置とが一致することのないよう十分考慮する必要がある
こと鳴いうまでもない。
〔効５果〕
（１）、一番上の層を除く２層目以上のある層の導電層
の側端面の位置をその下の層の導電層の側端面の位置と
一致しないように配置し、両者の側端面の位置が一致す
ることにより生ずる急峻な段差を分段させて緩やかにし
て、前記ある層の導電層上の層間絶縁膜のカバレッジを
良（することができ、前記層間絶縁膜上に形成される上
の層の導電層の段差部での切断（断線）を防止すること
ができ、従って歩留の向上と信頼性の向上を達成するこ
と ｉができる。
の側端面の位置をその下の層の導電層の側端面の位置と
一致しないように配置し、両者の側端面の位置が一致す
ることにより生ずる急峻な段差を分段させて緩やかにし
て、前記ある層の導電層上の層間絶縁膜のカバレッジを
良（することができ、前記層間絶縁膜上に形成される上
の層の導電層の段差部での切断（断線）を防止すること
ができ、従って歩留の向上と信頼性の向上を達成するこ
と ｉができる。
（２）、前記（１）の理由により、前記ある層の導電層
の膜厚をその上の層の導電層に比べて薄くして段差を減
らす対策を講じる必要もなく、従、り℃前記ある層の導
電層の膜厚を厚くして前記その上の層の導電層の膜厚と
同一にでき、配線の電流密度の点からも良好である。
の膜厚をその上の層の導電層に比べて薄くして段差を減
らす対策を講じる必要もなく、従、り℃前記ある層の導
電層の膜厚を厚くして前記その上の層の導電層の膜厚と
同一にでき、配線の電流密度の点からも良好である。
（３）、多層配線構造における断線防止が簡単なプロセ
スでコスト安にできるため、たとえば５００〜２０００
ゲ一トｙ！４度のゲートアレイＬＳＩなどのような低級
品に本発明を適用して効果的である。
スでコスト安にできるため、たとえば５００〜２０００
ゲ一トｙ！４度のゲートアレイＬＳＩなどのような低級
品に本発明を適用して効果的である。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、上記実施例
では３層の導電層構造の場合であるが、本発明はこれに
限定されることなく一般にｎ（ｎ≧３）層の多層導電層
構造においてｉ （１＝＝２． ３ｅ・・・、ｎ−１）
層の導電層の側端面の位置をその下の（ｉ−１）層の導
電層の側端面の位置と一致させないように前記ｉ層の導
電層を配置することにより、前述した実施例と同様の作
用効果を得ることができる。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、上記実施例
では３層の導電層構造の場合であるが、本発明はこれに
限定されることなく一般にｎ（ｎ≧３）層の多層導電層
構造においてｉ （１＝＝２． ３ｅ・・・、ｎ−１）
層の導電層の側端面の位置をその下の（ｉ−１）層の導
電層の側端面の位置と一致させないように前記ｉ層の導
電層を配置することにより、前述した実施例と同様の作
用効果を得ることができる。
以上の説明では王として本発明者によってなされた発明
をその背景となった利用分野であるＬＳＩのゲートアレ
イに適用した場合について説明したが、それに限定・さ
れるものではなく、たとえばＬＳＩのメモリなどの半導
体装置全般はもちろんのこと一般に多層配線構造に適用
できる。
をその背景となった利用分野であるＬＳＩのゲートアレ
イに適用した場合について説明したが、それに限定・さ
れるものではなく、たとえばＬＳＩのメモリなどの半導
体装置全般はもちろんのこと一般に多層配線構造に適用
できる。
第１図は現在のＬＳＩの多層配線構造の一例を示す要部
断面図、 第２図は本発明による多層配線構造の一実施例を示す要
部断面図、 第３図は第２図の簡略平面図である。 １１・・・半導体基板、１２・・・フィールド絶縁膜、
１３（１３ａ、１３ｂ）”’多結晶シリコン層、１３
ａ’？ １３ ｂ’−・・側端面、１４−ＰＳＧ膜、
１５（１５ａ、１５ｂ）・・・第１層目のＡＪ配線、１
５ａ’。 １５ ｂ’−＝側端面、１６・・・コンタクト、１７・
・・層間絶縁膜、１８・・・第２層目のＡＪ配線。 第 １ 図 第 ２ 図 第 ３ 図
断面図、 第２図は本発明による多層配線構造の一実施例を示す要
部断面図、 第３図は第２図の簡略平面図である。 １１・・・半導体基板、１２・・・フィールド絶縁膜、
１３（１３ａ、１３ｂ）”’多結晶シリコン層、１３
ａ’？ １３ ｂ’−・・側端面、１４−ＰＳＧ膜、
１５（１５ａ、１５ｂ）・・・第１層目のＡＪ配線、１
５ａ’。 １５ ｂ’−＝側端面、１６・・・コンタクト、１７・
・・層間絶縁膜、１８・・・第２層目のＡＪ配線。 第 １ 図 第 ２ 図 第 ３ 図
Claims (1)
- 【特許請求の範囲】 １、基板上に３層以上の導電層を層間絶縁膜を介して上
下に配置してなる多層配線構造において、一番上の層を
除く２層目以上のある層の導電層とその下の層の導電層
の各側端面の位置が一致しないように配置し、前記ある
層の導電層上の層間絶縁膜による段差を分段的に形成す
るようにしたことを特徴とする多層配線構造。 ２、前記ある層の導電層の側端面の位置を前記その下の
層の導電層の側端面の位置より内側に配置してなる特許
請求の範囲第１項記載の多層配線構造。 ３、前記その下の層の導電層上の層間絶縁膜の段差部に
前記ある層の導電層を、前記ある層の導電層と前記その
下の層の導電層の各側端面の位置が一致しないように配
置してなる特許請求の範囲第１項記載の多層配線構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12517784A JPS615547A (ja) | 1984-06-20 | 1984-06-20 | 多層配線構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12517784A JPS615547A (ja) | 1984-06-20 | 1984-06-20 | 多層配線構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS615547A true JPS615547A (ja) | 1986-01-11 |
Family
ID=14903798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12517784A Pending JPS615547A (ja) | 1984-06-20 | 1984-06-20 | 多層配線構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS615547A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS633433A (ja) * | 1986-06-24 | 1988-01-08 | Nec Corp | 半導体集積回路 |
| US5475268A (en) * | 1994-06-13 | 1995-12-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having an alignment mark |
-
1984
- 1984-06-20 JP JP12517784A patent/JPS615547A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS633433A (ja) * | 1986-06-24 | 1988-01-08 | Nec Corp | 半導体集積回路 |
| US5475268A (en) * | 1994-06-13 | 1995-12-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having an alignment mark |
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