JPH04113625A - 半導体装置の金属配線構造 - Google Patents
半導体装置の金属配線構造Info
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- JPH04113625A JPH04113625A JP23530990A JP23530990A JPH04113625A JP H04113625 A JPH04113625 A JP H04113625A JP 23530990 A JP23530990 A JP 23530990A JP 23530990 A JP23530990 A JP 23530990A JP H04113625 A JPH04113625 A JP H04113625A
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- Japan
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- metal
- metal interconnections
- semiconductor device
- layer
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- Pending
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- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の金属配線構造に関するもので
ある。
ある。
第2図はIC,LSI等の半導体装置における金属配線
構造の従来例を示す断面模式図である。
構造の従来例を示す断面模式図である。
この図において、1はA I S i 、 A I S
i Cu等の金属配線、2は窒化硅素等のパッンベー
ンヨン膜、3は前記金属配線1と下層配線(図示せず)
との層間絶縁膜である。
i Cu等の金属配線、2は窒化硅素等のパッンベー
ンヨン膜、3は前記金属配線1と下層配線(図示せず)
との層間絶縁膜である。
通常、半導体装置では、第2図のように並行して位置す
る金属配R1中に数ナノ(10−”)秒間隔程度のパル
ス状の電圧信号が印加されることが頻繁にある。この際
、隣り合う金属配線1に位相やパターンの異なるパルス
信号が印加されれば、金属配線1間に瞬間的に電位差が
生じる。この際、金属配線1は誘電体であるバッンベー
ンヨン膜2を介して対面していることがら、電位差の発
生に伴って寄生容量の影響が出る。この寄生容量の影響
により、パルス信号の伝達遅延やパルス波形の劣化(な
まり)等の現象が生じる。これらの現象は半導体装置の
動作速度の低下、タイミングずれによる誤動作の原因と
なっていた。この寄生容量は、誘電体膜が薄い程大きく
なるため、今後の素子の微細化に伴う配線間隔の縮小に
より増大し、その影響は深刻化する。
る金属配R1中に数ナノ(10−”)秒間隔程度のパル
ス状の電圧信号が印加されることが頻繁にある。この際
、隣り合う金属配線1に位相やパターンの異なるパルス
信号が印加されれば、金属配線1間に瞬間的に電位差が
生じる。この際、金属配線1は誘電体であるバッンベー
ンヨン膜2を介して対面していることがら、電位差の発
生に伴って寄生容量の影響が出る。この寄生容量の影響
により、パルス信号の伝達遅延やパルス波形の劣化(な
まり)等の現象が生じる。これらの現象は半導体装置の
動作速度の低下、タイミングずれによる誤動作の原因と
なっていた。この寄生容量は、誘電体膜が薄い程大きく
なるため、今後の素子の微細化に伴う配線間隔の縮小に
より増大し、その影響は深刻化する。
以上のように、従来の金属配線1は同一層上に並行する
ように形成されているため、配線間隔が狭い箇所ではパ
ルス信号を印加した際に寄生容量の影響が生じ、半導体
装置の動作速度の低下やりィミノグずれによる誤動作等
の問題を誘起していた。
ように形成されているため、配線間隔が狭い箇所ではパ
ルス信号を印加した際に寄生容量の影響が生じ、半導体
装置の動作速度の低下やりィミノグずれによる誤動作等
の問題を誘起していた。
この発明は、上記のような問題点を解消するためになさ
れたもので、金属配線間の寄生容量が低減されろような
半導体装置の金属配線構造を得ることを目的とする1゜ 〔課題を解決するための手段〕 この発明に係る半導体装置の金属配線構造は、平行する
金属配線のうち隣り合う金属配線を層間絶縁膜を介して
異なる層上に形成したものである。
れたもので、金属配線間の寄生容量が低減されろような
半導体装置の金属配線構造を得ることを目的とする1゜ 〔課題を解決するための手段〕 この発明に係る半導体装置の金属配線構造は、平行する
金属配線のうち隣り合う金属配線を層間絶縁膜を介して
異なる層上に形成したものである。
この発明における金属配線は、多層構造に配線すること
により、隣り合う金属配線は同一層上で対面しなくなる
ために、金属配線間の寄生容量は大幅に低減される。
により、隣り合う金属配線は同一層上で対面しなくなる
ために、金属配線間の寄生容量は大幅に低減される。
また、各層の金属配線間隔が広がるため、微細化に伴っ
て困難になってきた金属配線の形成が容易になる。さら
に、金属配線幅を広げることも可能であり、金属配線間
ショー1−や、マイグレーションによる断線等も軽減さ
れる。
て困難になってきた金属配線の形成が容易になる。さら
に、金属配線幅を広げることも可能であり、金属配線間
ショー1−や、マイグレーションによる断線等も軽減さ
れる。
以下、この発明の一実施例を第1図について説明する。
第1図において、1aは下層の金属配線、1bは上層の
金属配線、2はバッジベージ、9.膜、3は前記下層の
金属配線1aと下層配線との層間絶縁膜、4は前記下層
の金属配線1aと上層の金属配線1bとの層間絶縁膜で
ある。
金属配線、2はバッジベージ、9.膜、3は前記下層の
金属配線1aと下層配線との層間絶縁膜、4は前記下層
の金属配線1aと上層の金属配線1bとの層間絶縁膜で
ある。
第1図のように、例えばメモリセル領域内のワド線やピ
ッ1〜線等のように、金属配線1a、1bを層間絶縁膜
4を介して上下2層に分割形成し、隣り合う配線をそれ
ぞれ異なる層上に形成することにより、各層の金属配線
間を広くとることができ、したがって、金属配線間の寄
生容量を大幅に低減することができる。
ッ1〜線等のように、金属配線1a、1bを層間絶縁膜
4を介して上下2層に分割形成し、隣り合う配線をそれ
ぞれ異なる層上に形成することにより、各層の金属配線
間を広くとることができ、したがって、金属配線間の寄
生容量を大幅に低減することができる。
なお、上記実施例では2層に分割する場合を示したが、
さらに多層構造にしても同様の効果が得られる。
さらに多層構造にしても同様の効果が得られる。
また、上、下層の金属配線1a、1bは、必ずしも同一
材質である必要はなく、異なる材質であってもよい。
材質である必要はなく、異なる材質であってもよい。
以上説明したように、この発明は、金属配線のうち隣合
う金属配線を層間絶縁膜を介して異なる層上に形成した
ので、隣り合う金属配線間の寄生容量を低減できる。し
たがって、信号の遅延や信号波形の劣化が低減され、動
作速度の情報や信号伝達における信頼性の向上が図れる
。
う金属配線を層間絶縁膜を介して異なる層上に形成した
ので、隣り合う金属配線間の寄生容量を低減できる。し
たがって、信号の遅延や信号波形の劣化が低減され、動
作速度の情報や信号伝達における信頼性の向上が図れる
。
さらに、各層の金属配線間隔が広がる乙とて、配線の形
成が容易になるとともに、配線幅自体を広げることが可
能になるため、配線間ショートやマイグレーションによ
る断線を防止できるといった効果が得られる。
成が容易になるとともに、配線幅自体を広げることが可
能になるため、配線間ショートやマイグレーションによ
る断線を防止できるといった効果が得られる。
第1図はこの発明の一実施例による金属配線構造を示す
断面模式図、第2図は従来の金属配線構造を示す断面模
式図である。 図において、1aは下層の金属配線、1bは上層の金属
配線、2はバッシベーンヨノ膜、3,4はH間絶縁膜で
ある。 なお、各図中の同一符号は同一または相当部分を示す。
断面模式図、第2図は従来の金属配線構造を示す断面模
式図である。 図において、1aは下層の金属配線、1bは上層の金属
配線、2はバッシベーンヨノ膜、3,4はH間絶縁膜で
ある。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (1)
- 半導体装置の金属配線を並行して配設した金属配線構造
において、前記金属配線のうち隣り合う金属配線を層間
絶縁膜を介して異なる層上に形成したことを特徴とする
半導体装置の金属配線構造。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23530990A JPH04113625A (ja) | 1990-09-03 | 1990-09-03 | 半導体装置の金属配線構造 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23530990A JPH04113625A (ja) | 1990-09-03 | 1990-09-03 | 半導体装置の金属配線構造 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04113625A true JPH04113625A (ja) | 1992-04-15 |
Family
ID=16984205
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23530990A Pending JPH04113625A (ja) | 1990-09-03 | 1990-09-03 | 半導体装置の金属配線構造 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04113625A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4876051A (en) * | 1986-11-13 | 1989-10-24 | W. L. Gore & Associates, Inc. | Apparatus and method for extruding and expanding polytetrafluoroethylene tubing and the products produced thereby |
WO1997047038A1 (en) * | 1996-06-05 | 1997-12-11 | Advanced Micro Devices, Inc. | An integrated circuit having horizontally and vertically offset interconnect lines |
EP1005087A1 (fr) * | 1998-11-26 | 2000-05-31 | STMicroelectronics SA | Circuit intégré et procédé de fabrication associé |
US7052987B2 (en) * | 2000-08-15 | 2006-05-30 | Micron Technology, Inc. | Method for fabricating a low capacitance wiring layout |
WO2015146642A1 (ja) * | 2014-03-26 | 2015-10-01 | ソニー株式会社 | 固体撮像素子、及び、撮像装置 |
-
1990
- 1990-09-03 JP JP23530990A patent/JPH04113625A/ja active Pending
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4876051A (en) * | 1986-11-13 | 1989-10-24 | W. L. Gore & Associates, Inc. | Apparatus and method for extruding and expanding polytetrafluoroethylene tubing and the products produced thereby |
WO1997047038A1 (en) * | 1996-06-05 | 1997-12-11 | Advanced Micro Devices, Inc. | An integrated circuit having horizontally and vertically offset interconnect lines |
US5854131A (en) * | 1996-06-05 | 1998-12-29 | Advanced Micro Devices, Inc. | Integrated circuit having horizontally and vertically offset interconnect lines |
US6153833A (en) * | 1996-06-05 | 2000-11-28 | Advanced Micro Devices, Inc. | Integrated circuit having interconnect lines separated by a dielectric having a capping layer |
EP1005087A1 (fr) * | 1998-11-26 | 2000-05-31 | STMicroelectronics SA | Circuit intégré et procédé de fabrication associé |
FR2786609A1 (fr) * | 1998-11-26 | 2000-06-02 | St Microelectronics Sa | Circuit integre a capacite interlignes reduite et procede de fabrication associe |
US6392299B1 (en) | 1998-11-26 | 2002-05-21 | Stmicroelectronics S.A. | Integrated circuit and associated fabrication process |
US7052987B2 (en) * | 2000-08-15 | 2006-05-30 | Micron Technology, Inc. | Method for fabricating a low capacitance wiring layout |
WO2015146642A1 (ja) * | 2014-03-26 | 2015-10-01 | ソニー株式会社 | 固体撮像素子、及び、撮像装置 |
US10658404B2 (en) | 2014-03-26 | 2020-05-19 | Sony Corporation | Solid state imaging device and imaging apparatus with pixel column having multiple output lines |
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