JPS61156834A - 半導岩集積回路の信号伝送路 - Google Patents
半導岩集積回路の信号伝送路Info
- Publication number
- JPS61156834A JPS61156834A JP59276131A JP27613184A JPS61156834A JP S61156834 A JPS61156834 A JP S61156834A JP 59276131 A JP59276131 A JP 59276131A JP 27613184 A JP27613184 A JP 27613184A JP S61156834 A JPS61156834 A JP S61156834A
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- signal
- layer
- wirings
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はメモリ，マイクロプロセッサ等の高集積化され
る牛導体集積回路の信号伝送路に係シ、特に二層の金属
配線を有する集積回路における長い金属配線に好適であ
る信号伝送路に関する。
る牛導体集積回路の信号伝送路に係シ、特に二層の金属
配線を有する集積回路における長い金属配線に好適であ
る信号伝送路に関する。
メモリ，マイクロプロセッサ等の集積回路（ ＩＣ ）
デバイス中には、チップ上でかなシ長い距離にわたって
配線されなければならない信号線が存在する。たとえば
、チップ全体の動作を制御するためにチップ全域にわた
って配線されなければならない信号線とか、チップ下端
部のパッドに外部から入力された信号をチップ上端部に
存在する回路に供給するために配線されなければ表らな
い信号線等である。これらの信号線は、信号の伝搬遅延
を避けるために、通常、アルミニウム等の低抵抗金属層
によりて配線される。上記アルミニウム等の金属層は、
その低抵抗性の故にＬＳＩ （大規模集積回路）の信号
配線層として用いられる。特に、高速性を要求されるデ
バイスにおいては、その信号配線の殆んどをアルミニウ
ム層を用いて行なう。従って、アルミニウム層の集積度
を向上することが、デパイスのチップサイズを抑える上
で必要となシ、その微細化が進められてきた。
デバイス中には、チップ上でかなシ長い距離にわたって
配線されなければならない信号線が存在する。たとえば
、チップ全体の動作を制御するためにチップ全域にわた
って配線されなければならない信号線とか、チップ下端
部のパッドに外部から入力された信号をチップ上端部に
存在する回路に供給するために配線されなければ表らな
い信号線等である。これらの信号線は、信号の伝搬遅延
を避けるために、通常、アルミニウム等の低抵抗金属層
によりて配線される。上記アルミニウム等の金属層は、
その低抵抗性の故にＬＳＩ （大規模集積回路）の信号
配線層として用いられる。特に、高速性を要求されるデ
バイスにおいては、その信号配線の殆んどをアルミニウ
ム層を用いて行なう。従って、アルミニウム層の集積度
を向上することが、デパイスのチップサイズを抑える上
で必要となシ、その微細化が進められてきた。
ところで、上述したようなアルミニウム層の微細化に伴
ない、アルミニウム配線層間の寄生容量が増大してくる
。即ち、第６図（ａ）に示すようにナツプ基板１上に１
本の配線２が存在する単線構造の場合には、基板１に対
しての容量Ｃ，のみが存在する。しかし、第６図（ｂ）
に示すように基板１上に複数本の配線３，４．５が存在
する複数構造の場合には、前記した対基板容量Ｃ，の他
に配線間容量Ｃ２が存在し、寄生容量の合計はＣ，＋ｃ
、になる。そして、アルミニウム層の微細化に伴っ【配
線間隔Ｘが縮少すると、前記配線問答ｔＣ２が増大し、
単線構造の場合に比べて寄生容量は大幅に増加する。そ
の様子を第７図に示しておシ、ここでｄは配線幅であシ
、配線厚みを且とした場合を示している。
ない、アルミニウム配線層間の寄生容量が増大してくる
。即ち、第６図（ａ）に示すようにナツプ基板１上に１
本の配線２が存在する単線構造の場合には、基板１に対
しての容量Ｃ，のみが存在する。しかし、第６図（ｂ）
に示すように基板１上に複数本の配線３，４．５が存在
する複数構造の場合には、前記した対基板容量Ｃ，の他
に配線間容量Ｃ２が存在し、寄生容量の合計はＣ，＋ｃ
、になる。そして、アルミニウム層の微細化に伴っ【配
線間隔Ｘが縮少すると、前記配線問答ｔＣ２が増大し、
単線構造の場合に比べて寄生容量は大幅に増加する。そ
の様子を第７図に示しておシ、ここでｄは配線幅であシ
、配線厚みを且とした場合を示している。
この図から分るように、配線間隔Ｘが配線幅ｄと同程度
になると、単線構造の場合に比べて約２倍の寄生容量が
存在する。
になると、単線構造の場合に比べて約２倍の寄生容量が
存在する。
このように複線構造の配線層の寄生容量は微細化に伴り
て急激に増加し、特にその配線長が十分に長い場合には
デバイスの動作特性に重大な影響を及ぼす程の寄生容量
が存在することになる。特に、外部からパッドへ入力し
た信号が長い配線を経て内部回路系へ伝搬される場合、
前記のように大きな寄生容量が存在すると重大な問題が
生じる。即ち、通常、内部回路系のダートに高電圧が印
加されてダートが破壊するのを防ぐために、ノ臂ツドと
内部回路系との間には保護回路としての抵抗体が挿入さ
れ、この配線の等価回路は第８図に示すようになる。こ
の保護回路用抵抗８１の抵抗値は、通常１〜２にΩ程度
であって大きいので、この抵抗８１と配線８２の寄生容
量Ｃとで決まる配線８２の信号遅延時間は無視できない
値となる。
て急激に増加し、特にその配線長が十分に長い場合には
デバイスの動作特性に重大な影響を及ぼす程の寄生容量
が存在することになる。特に、外部からパッドへ入力し
た信号が長い配線を経て内部回路系へ伝搬される場合、
前記のように大きな寄生容量が存在すると重大な問題が
生じる。即ち、通常、内部回路系のダートに高電圧が印
加されてダートが破壊するのを防ぐために、ノ臂ツドと
内部回路系との間には保護回路としての抵抗体が挿入さ
れ、この配線の等価回路は第８図に示すようになる。こ
の保護回路用抵抗８１の抵抗値は、通常１〜２にΩ程度
であって大きいので、この抵抗８１と配線８２の寄生容
量Ｃとで決まる配線８２の信号遅延時間は無視できない
値となる。
そこで、デバイスの高速化、高性能化のためＫは、信号
配線に寄生する容量を極力低減し、配線の時定数を抑え
ることが必要である。
配線に寄生する容量を極力低減し、配線の時定数を抑え
ることが必要である。
本発明は上記の事情に鑑みてなされたもので、信号配線
の寄生容量（対基板容量および配線間容量）を低減でき
、信号伝搬速度の高速化を図シ得る平導体集積回路の信
号伝送路を提供するものでらる。
の寄生容量（対基板容量および配線間容量）を低減でき
、信号伝搬速度の高速化を図シ得る平導体集積回路の信
号伝送路を提供するものでらる。
昨今、ＬＳＩの高集積化のために多層配線技術が用いら
れるようになってきており、アルミニウム配線について
も第１層アルミニウム配線と第２層アルミニウム配線と
の二層構造が一般的となっている。通常、二層構造は一
層目と二層目とを交叉させることによシその集積度を向
上させることを目的としている。
れるようになってきており、アルミニウム配線について
も第１層アルミニウム配線と第２層アルミニウム配線と
の二層構造が一般的となっている。通常、二層構造は一
層目と二層目とを交叉させることによシその集積度を向
上させることを目的としている。
本発明はアルミニウム配線の二層構造に着目して信号配
線の寄生容量を低減する手段として活用するように工夫
したものである。即ち、信号伝搬遅延が問題になる信号
配線として第２層目のアルミニウム配線を用いることを
特徴とするものである。
線の寄生容量を低減する手段として活用するように工夫
したものである。即ち、信号伝搬遅延が問題になる信号
配線として第２層目のアルミニウム配線を用いることを
特徴とするものである。
これによって、信号配線と基板との間隔が大きくなるの
で対基板容量０重が低減し、信号配線とこれに配線間隔
を有して隣接する第１層目のアルミニウム配線との間に
高さ方向の段差が生じるので配線間容量が低減し、上記
信号配線の寄生容量が大幅に低減する。
で対基板容量０重が低減し、信号配線とこれに配線間隔
を有して隣接する第１層目のアルミニウム配線との間に
高さ方向の段差が生じるので配線間容量が低減し、上記
信号配線の寄生容量が大幅に低減する。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。第１図において、１１はＩＣデバイスのチップ基板
、１２および１３は上記基板１１上に絶縁膜（図示せず
）を介して形成された第１層目の金属配線（たとえばア
ルミニウム配線）、１４は上記基板１１上に第２層目の
金属配線（たとえばアルミニウム配線）として形成され
た信号配線であって、第１層目のアルミニウム配線１２
．１３との間には眉間絶縁膜（図示せず）が設けられて
いる。ここで、上記各配線１２，１３．１４はたとえば
平行に設けられて゛いる。
る。第１図において、１１はＩＣデバイスのチップ基板
、１２および１３は上記基板１１上に絶縁膜（図示せず
）を介して形成された第１層目の金属配線（たとえばア
ルミニウム配線）、１４は上記基板１１上に第２層目の
金属配線（たとえばアルミニウム配線）として形成され
た信号配線であって、第１層目のアルミニウム配線１２
．１３との間には眉間絶縁膜（図示せず）が設けられて
いる。ここで、上記各配線１２，１３．１４はたとえば
平行に設けられて゛いる。
上記信号配線路の構造によれば、従来例（第６図）で示
したように信号配線３と隣接配線４゜５とが第１層目の
アルミニウム配線からなる場合に比べて、信号配線１４
と基板１ノとの間隔が大きくなるので対基板容量Ｃ，／
が低減し、信号配線１４と隣接する第１層目のアルミニ
ウム配＠１２．１３とは高さ方向に段差が存在するので
配線間容量０２′が低減し、寄生容量軸’＋ｃ、’は大
幅に低減する。この場合の寄生容量値は、第２図に示す
ように信号配線１４と隣接する第１層目のアルミニウム
配線１２．１３との間の水平方向距離Ｘに大きく依存す
る。即ち、信号配線１４の配線幅をｄで表わし九場合、
前記距離Ｘを上記ｄよシも小さくすると、配線間容量０
２′が急激に増加し、従来例におけるのと余り変らない
程度の寄生容量を有することになる。
したように信号配線３と隣接配線４゜５とが第１層目の
アルミニウム配線からなる場合に比べて、信号配線１４
と基板１ノとの間隔が大きくなるので対基板容量Ｃ，／
が低減し、信号配線１４と隣接する第１層目のアルミニ
ウム配＠１２．１３とは高さ方向に段差が存在するので
配線間容量０２′が低減し、寄生容量軸’＋ｃ、’は大
幅に低減する。この場合の寄生容量値は、第２図に示す
ように信号配線１４と隣接する第１層目のアルミニウム
配線１２．１３との間の水平方向距離Ｘに大きく依存す
る。即ち、信号配線１４の配線幅をｄで表わし九場合、
前記距離Ｘを上記ｄよシも小さくすると、配線間容量０
２′が急激に増加し、従来例におけるのと余り変らない
程度の寄生容量を有することになる。
つまシ、本発明の目的を効果的に達成するためには、信
号配線１４の配線幅ｄと同じかあるいはそれ以上の間隔
を隣接する第１層目のアルミニウム配線１２．１３との
間に保ちながら信号配線１４を第２層目のアルミニウム
配線で形成するという配慮が必要である。
号配線１４の配線幅ｄと同じかあるいはそれ以上の間隔
を隣接する第１層目のアルミニウム配線１２．１３との
間に保ちながら信号配線１４を第２層目のアルミニウム
配線で形成するという配慮が必要である。
なお、上記実施例は、信号配線１４の左右両側に第１層
目のアルミニウム配線１２．１３が隣接する場合を示し
たが、これに限らず、第３図に示すように信号配線１４
の片側にのみ第１層目のアルミニウム配線１２が隣接す
る場合でも両者の間隔Ｘとして信号配線１４の配線幅ｄ
と同じかそれ以上の値に保つように形成することによっ
て、上記実施例と同様の効果が得られる。
目のアルミニウム配線１２．１３が隣接する場合を示し
たが、これに限らず、第３図に示すように信号配線１４
の片側にのみ第１層目のアルミニウム配線１２が隣接す
る場合でも両者の間隔Ｘとして信号配線１４の配線幅ｄ
と同じかそれ以上の値に保つように形成することによっ
て、上記実施例と同様の効果が得られる。
第４図は本発明を適用したＩＣデバイスにおける入力パ
ッド４１から内部回路までの信号配線４２のパターン配
置の一例を示しており、チップ下端に位置する入力パッ
ド４１に入力した信号が入力保護抵抗４３を経てチップ
上端まで伝わシ、そこで内部回路系に供給されるように
配線が形成されている。第５図（ａ）は、上記信号配線
４２の入力信号および入力保護抵抗４３を経た信号配線
上の信号および内部回路系における入力検出信号のそれ
ぞれの波形例を示している。この波形と対比するために
、従来例の配線構造を有するデバイスにおける上記各信
号の波形例を第５図（ｂ）に示す。これらの波形から分
るように、従来例の場合には信号配線の有する大きな寄
生容量のために入力信号波形に比べて信号配線上の信号
波形は非常に緩慢になる。したがって、この信号を受け
た内部回路系での入力検出信号は大きな遅れを生じるこ
とになる。これに対して、本実施例では信号配線の寄生
容量が低減しているので、信号配線上での信号波形のな
まシはかなシ改善されておシ、内部回路系での入力検出
信号も非常に高速化されている。
ッド４１から内部回路までの信号配線４２のパターン配
置の一例を示しており、チップ下端に位置する入力パッ
ド４１に入力した信号が入力保護抵抗４３を経てチップ
上端まで伝わシ、そこで内部回路系に供給されるように
配線が形成されている。第５図（ａ）は、上記信号配線
４２の入力信号および入力保護抵抗４３を経た信号配線
上の信号および内部回路系における入力検出信号のそれ
ぞれの波形例を示している。この波形と対比するために
、従来例の配線構造を有するデバイスにおける上記各信
号の波形例を第５図（ｂ）に示す。これらの波形から分
るように、従来例の場合には信号配線の有する大きな寄
生容量のために入力信号波形に比べて信号配線上の信号
波形は非常に緩慢になる。したがって、この信号を受け
た内部回路系での入力検出信号は大きな遅れを生じるこ
とになる。これに対して、本実施例では信号配線の寄生
容量が低減しているので、信号配線上での信号波形のな
まシはかなシ改善されておシ、内部回路系での入力検出
信号も非常に高速化されている。
とのように、本発明によれば、入力保護抵抗のような抵
抗体を経たあとで長い配線によって伝搬される信号の伝
搬速度を高速化することができる。
抗体を経たあとで長い配線によって伝搬される信号の伝
搬速度を高速化することができる。
上述したように本発明の牛導体集積回路の信号伝送路に
よれば、信号配線の寄生容量を大幅に低減できるので、
信号伝搬速度を高速化でき、特に入力保護抵抗のような
抵抗体を経たあとで長い配線により【伝搬される信号の
伝搬速度を高速化する場合に好適である。また、本発明
の信号伝送路の構造は、従来は第１層目のアルミニウム
配線によりて形成されていた信号配線を、同じ位置、同
じ形状のまま第２層目のアルミニウム配線に置き換えれ
ば良いので、ツクターンサイズや周辺のツヤターン形状
を何ら変えることな゛〈本発明を適用することができる
。
よれば、信号配線の寄生容量を大幅に低減できるので、
信号伝搬速度を高速化でき、特に入力保護抵抗のような
抵抗体を経たあとで長い配線により【伝搬される信号の
伝搬速度を高速化する場合に好適である。また、本発明
の信号伝送路の構造は、従来は第１層目のアルミニウム
配線によりて形成されていた信号配線を、同じ位置、同
じ形状のまま第２層目のアルミニウム配線に置き換えれ
ば良いので、ツクターンサイズや周辺のツヤターン形状
を何ら変えることな゛〈本発明を適用することができる
。
第１図は本発明に係る牛導体集積回路の信号伝送路の一
実施例を示す構成説明図、第２図は第１図中の配線間距
離Ｘと信号配線寄生容置との関係を示す特性図、第３図
は本発明の他の実施例を示す構成説明図、第４図は本発
明の適用例に係るチップ上の信号配線ノ母ターンを示す
図、第５図（ａ）は第４図における入力信号、信号配線
上信号、内部回路系信号の各波形を示す図、第５図（ｂ
）は第４図中の信号配線が従来例の構造である場合の各
信号波形を示す図、第６図（＠） ｌ （ｂ）はそれぞ
れ従来の半導体集積回路の信号伝送路を示す構成説明図
、第７図は第６図（ｂ）中の配線間距離Ｘと信号配線寄
生容量との関係を示す特性図、第８図は集積回路チップ
の入力信号経路を示す構成説明図である。 １１・・・チップ基板、１２．１３・・・第１層目のア
ルミニウム配線、１４．４２・・・信号配線、４ノ・・
・入力・母ツド、４３・・・入力保護抵抗。 出願人代理人 弁理士 鈴 江 武 門弟１ 図 図
面の浄！（内容に変更なＩ第２図 第３図 ニー７７７アＴ 第４図 第５図 （ａ） オ実施例 （ｂ） 一時開（ｎｓ） 一吋７．”％（ｎｓ） 第６図 第７図 一配隷間Ｐ１％Ｘ 第８図 手続補正書 １６％２．亀０．Ｉ
実施例を示す構成説明図、第２図は第１図中の配線間距
離Ｘと信号配線寄生容置との関係を示す特性図、第３図
は本発明の他の実施例を示す構成説明図、第４図は本発
明の適用例に係るチップ上の信号配線ノ母ターンを示す
図、第５図（ａ）は第４図における入力信号、信号配線
上信号、内部回路系信号の各波形を示す図、第５図（ｂ
）は第４図中の信号配線が従来例の構造である場合の各
信号波形を示す図、第６図（＠） ｌ （ｂ）はそれぞ
れ従来の半導体集積回路の信号伝送路を示す構成説明図
、第７図は第６図（ｂ）中の配線間距離Ｘと信号配線寄
生容量との関係を示す特性図、第８図は集積回路チップ
の入力信号経路を示す構成説明図である。 １１・・・チップ基板、１２．１３・・・第１層目のア
ルミニウム配線、１４．４２・・・信号配線、４ノ・・
・入力・母ツド、４３・・・入力保護抵抗。 出願人代理人 弁理士 鈴 江 武 門弟１ 図 図
面の浄！（内容に変更なＩ第２図 第３図 ニー７７７アＴ 第４図 第５図 （ａ） オ実施例 （ｂ） 一時開（ｎｓ） 一吋７．”％（ｎｓ） 第６図 第７図 一配隷間Ｐ１％Ｘ 第８図 手続補正書 １６％２．亀０．Ｉ
Claims (2)
- （１）半導体集積回路チップ上において第１層目の金属
配線に隣接する第２層目の金属配線を信号配線とし、こ
の信号配線と前記隣接する第１層目の金属配線との水平
方向間隔を前記信号配線の配線幅以上に設定してなるこ
とを特徴とする半導体集積回路の信号伝送路。 - （２）前記信号配線は、信号入力パッドに外部から入力
して入力保護抵抗を経た信号を集積回路内部回路系へ伝
搬する配線であることを特徴とする前記特許請求の範囲
第１項記載の半導体集積回路の信号伝送路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59276131A JPS61156834A (ja) | 1984-12-28 | 1984-12-28 | 半導岩集積回路の信号伝送路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59276131A JPS61156834A (ja) | 1984-12-28 | 1984-12-28 | 半導岩集積回路の信号伝送路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61156834A true JPS61156834A (ja) | 1986-07-16 |
Family
ID=17565216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59276131A Pending JPS61156834A (ja) | 1984-12-28 | 1984-12-28 | 半導岩集積回路の信号伝送路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61156834A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0614221A1 (en) * | 1993-03-05 | 1994-09-07 | Fujitsu Limited | Integrated transmission line structure |
| US5473195A (en) * | 1993-04-13 | 1995-12-05 | Nec Corporation | Semiconductor integrated circuit device having parallel signal wirings variable in either width or interval |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5225585A (en) * | 1975-08-22 | 1977-02-25 | Hitachi Ltd | Semiconductor device of multilayer distribution structure |
-
1984
- 1984-12-28 JP JP59276131A patent/JPS61156834A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5225585A (en) * | 1975-08-22 | 1977-02-25 | Hitachi Ltd | Semiconductor device of multilayer distribution structure |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0614221A1 (en) * | 1993-03-05 | 1994-09-07 | Fujitsu Limited | Integrated transmission line structure |
| US5473195A (en) * | 1993-04-13 | 1995-12-05 | Nec Corporation | Semiconductor integrated circuit device having parallel signal wirings variable in either width or interval |
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