JPH07153844A

JPH07153844A - 半導体集積回路装置

Info

Publication number: JPH07153844A
Application number: JP30136993A
Authority: JP
Inventors: Yukihiko Matsuda; 幸彦松田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1993-12-01
Filing date: 1993-12-01
Publication date: 1995-06-16

Abstract

(57)【要約】【目的】ゲートアレイで代表される自動配置配線プログ
ラムで作成されるチップ上の配線容量の均一化をするこ
とにより、配線遅延時間の見積り精度を向上させる。【構成】自動配置配線が終了したチップ周辺部の疎な配
線２に対して、使われていない自動配置配線用仮想グリ
ッド１があれば、そこにダミー配線パターン３，４を発
生させる。これらダミー配線は、チップ内の電源または
グランド電位に接続する必要がある。またダミー配線
３，４は自動レイアウトの結果データに対してＣＡＤツ
ールを用いることにより発生させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に高密度集積（ＬＳＩ）回路半導体チップの周辺
部の配線密度と、チップの中央部分の配線密度とを均一
にした半導体集積回路装置に関する。

【０００２】

【従来の技術】近年のＬＳＩ設計特にゲートアレイに代
表されるセミカスタムＬＳＩでは、自動配置配線プログ
ラムを用いて、半導体チップ上に配置されたトランジス
タや機能ブロック等を信号配線で接続する。

【０００３】このような自動配置配線プログラムによる
配線結果は、チップ中央部が密になり、周辺部は疎にな
る傾向がある。これは、チップ中央部の素子が上下左右
から配線される可能性があるのに対して、例えばチップ
の右端部の素子は左側からの配線だけであり、右側から
の配線がないことからも、理解し得ることであるが、こ
のような傾向になる主な原因としては、自動配置配線プ
ログラムができるだけ短くブロックとブロックを接続し
ようとすることに起因し、特に計画してチップ上にブロ
ックやトランジスタを配置しない限り、チップ中央が密
になり、周辺部が疎となることは不可避である。

【０００４】いくつかを実際のチップを解析した結果、
チップ中央部の配線の密な部分の状態は次のようである
ことがわかった。例えば１ｍｍの配線の場合、約１〜２
ｍｍの同層の配線と隣接している場合（２ｍｍ隣接とは
両側に同層配線があると言うことである）が最も多い。

【０００５】ここで、チップ中央と周辺とから同じ１ｍ
ｍの配線を取り出して、その配線容量を測定した場合を
例にとると、１μｍ幅のメタル配線の場合、チップ中央
の配線は約０．２６ｐＦ、チップ周辺の配線は約０．１
２ｐＦであり、倍以上の容量の差がある。この差は、チ
ップ周辺の配線密度の疎な配線では、半導体基板に対す
る容量が支配的なのに対して、チップ中央の配線密度の
高い部分の配線では、半導体基板に対する小さい容量以
外に、隣接する配線や、交差する配線等に対して大きな
容量を持つころに起因することが判明した。

【０００６】このような容量の差は、高速論理回路を動
作させる上で、誤動作を生じさせることが判明した。例
えば、ＮＡＮＤゲート素子には、同時に変化させた論理
値の二入力と、一方が遅れた論理値の二入力とでは、そ
の出力値が全く異なる。ここで、一方の論理信号の遅れ
は、他方の信号の伝搬が速すぎるからであるとも考えら
れ得る。配線の疎となる周辺部分で著しく速く信号伝搬
が行われていることが判明した。

【０００７】

【発明が解決しようとする課題】ところで、ＬＳＩを設
計する場合、配線遅延を考慮した簡単な遅延シミュレー
ションを行う。このとき、配線遅延は配線容量から算出
されるが、従来の技術で示したようにチップ内の配線の
密な部分の疎な部分とでは１ｍｍ当りの配線容量が倍以
上異なっている。しかし、チップ内の様々の配線に、各
配線の置かれた条件を加味した容量を付加して、正確な
遅延シミュレーションを行うのは、技術的にも、設計工
期的にも非現実的であり、このため、チップ内の代表的
な１ｍｍ当りの配線容量ただ一つを定めて、配線遅延時
間算出に用いている。このようにして決めた配線容量値
と、実際のチップ上の配線容量値とは、大きく異なって
いる。

【０００８】〔ＡＳＩＣ〕では、配線容量値を「もっと
もありそうな」代表容量値であらわしているが、その代
表容量値では配線の密な部分と疎な部分との容量値を精
度よく表現できない。即ち、精度の高い配線遅延時間の
見積りができない。従って、容量値の差を予測した上で
設計できなかった。

【０００９】以上から、この容量値の差を、むしろ小さ
くして、配線上均一化することが誤動作させず、高信頼
性の性能を確保する上で、大切であることが判明した。

【００１０】配線密度を均一化する技術として、例えば
特開昭６０−１１９７４９、特開昭６３−２１１７３９
があるが、これはいずれもエッチング精度を向上させる
目的のため、同一表面上の配線の間にダミーパターンを
設けて均一化しようとするものであり、この様なことを
すれば、配線容量の過度の増加をまねくだけでなく、こ
れら２例のダミーパターンには電位がとられておらず、
フローティングしているため、これらダミーパターンに
よって付加される配線容量値の効果を定量的に見込むの
は難しくなる。また、フローティングしている配線を介
して、信号が正帰還する心配があり、この場合は発振状
態となり、その回路はもはや正常な動作はしなくなる。

【００１１】本発明の目的は、以上のような問題点を解
決して、半導体チップの中央部と周端部とで配線の疎密
を均一化して、容量値の差を低減した半導体集積回路装
置を提供することにある。

【００１２】

【課題を解決するための手段】本発明の半導体集積回路
装置の構成は、半導体チップの主表面上に、信号配線
と、固定電位に接続されたダミー配線とを備えることを
特徴とする。

【００１３】

【実施例】図１は本発明の第１の実施例の半導体集積回
路装置のチップ表面を示す平面図である。図１におい
て、この実施例は、自動配置配線が終了したチップの周
辺部分の配線疎な領域上にある信号配線２が、図示され
ていないトランジスタや受動素子等に接続されており、
信号の授受が行われる配線であり、この両側方に並行す
る同層のダミー配線３，４があり、ダミー配線３はＧＮ
Ｄ（接地）、ダミー配線４は電源ＶＤＤに、図示されて
いない部分で接続されている。これらを配線３，４は、
自動配置配線用仮想グリッド１の縦・横の格子上に配置
される。

【００１４】グリッド１のピッチは、製造プロセスにお
ける実用上の最小寸法に設定してある。配線２，３，４
は、アルミニウムなどの導体材からなり、配線間の絶縁
は二酸化シリコン材などが使用されるが、ここでは詳述
しない。

【００１５】ここで、図１における他の空領域上にはダ
ミー配線を設ける必要がなく、これ以上のダミー配線
は、信号の遅延を過大にするだけである。例えば、ダミ
ー配線４の外側に、もう一本のダミー配線を設けても、
同層の配線である以上、容量値の増加には実質的に寄与
しない。

【００１６】ここで、ゲートアレイ等のＡＳＩＣは、チ
ップ内にメッシュ状にＶＤＤ線、ＧＮＤ線が敷設されて
おり、ダミー配線３，４を配線２に接続するのは容易で
ある。この場合、上記に示した様な近隣状態にすると、
周辺部の配線も中央部の配線と同等の容量を持つ事にな
り、配線容量を単一値であらわしても、誤差の少ない配
線遅延見積が可能となる。

【００１７】図２は本発明の第２の実施例のチップ表面
を示す平面図である。図において、この実施例は、多層
配線構造をなし、チップ周辺部分の配線疎な所の信号配
線２に対して、下層又は上層にダミー配線５，６を設け
る。ダミー配線５はＧＮＤに、ダミー配線６は電源ＶＤ
Ｄに接続されている。横方向の線として交互に設けられ
たダミー配線５，６は、仮想グリッド１上に配置され、
絶縁膜を介して上層又は下層の信号配線２と重なり合う
ように交差する。ここで、半導体チップの中央部の配線
は、他層の配線と約半分の本数のグリッド上で交差して
いる場合が最も多いということが確められた。そこで、
自動配置配線が終了したチップ周辺部の疎な配線２に対
して、使われていない交差する自動配置配線用仮想グリ
ッド１があれば、そこにこの配線２とは別な配線層で、
ダミー配線パターン５，６を発生させる。また、縦軸方
向のグリッド１上には、ダミー配線が設けられておら
ず、これは必要のない部分の配線となる。図示された５
本以外のダミー配線は、中央部分の配線状態より、著し
く過剰となるため、ダミー配線はこの程度に留めること
が好ましい。

【００１８】図１，図２に示した配線構造は、デジタル
回路に限らず、アナログ回路素子やアナログ回路素子を
含むデジタル回路素子等にも適用できる。アナログ回路
素子においては、小信号増幅回路部分に、図１，図２の
如きダミー配線を設けて、不要信号の混入を防ぐ。この
場合、当然チップの周辺の部分に形成して、本来疎とな
り易い周辺部を有効利用する。アナログ回路素子を含む
デジタル回路素子においては、このアナログ回路素子を
チップの周辺部に配置すれば、混信や相互干渉等を防止
すべく、ダミー配線を随所に設けられ、この点からも有
効利用できる。

【００１９】図３は本発明の第３の実施例のチップ表面
を示す平面図であり、同図において仮想グリッドは省略
してあるが、図１，図２と同様に配線がこれらグリッド
上に位置する。図３において、この実施例は、ＮＡＮＤ
ゲート１０，遅延回路１５からなるワン・ショット・マ
ルチバイブレータを構成する。遅延回路１５は、直線の
一方の信号配線１１と異なるジグザグ状の他方の信号配
線１２と、この信号配線１２に絶縁層を介して上層又は
下層で重なり合う部分を有するＧＮＤ配線１３，電源Ｖ
ＤＤ配線１４とを含み、分布定数的に容量をなす。双方
の信号線１１，１２は、ＮＡＮＤゲート１０の入力とな
り、信号線１１，１２の共通の入力信号の変化点を端と
するワン・パルスをこのＮＡＮＤゲート１０の出力に得
る。実際には、このジグザグ状の配線１２は、必要に応
じて延長させる。

【００２０】このように、チップの周辺部分に位置する
論理回路や単位セル内の回路等は、中央部分の回路構成
と異なり、大きな配線領域をともなう上記の如き遅延回
路を設けることが好ましい。

【００２１】以上の各実施例は、これから設計しようと
する半導体チップに適合するように、設計工程で適宜用
いてもよいが、上記ダミー配線の発生時期は、自動配置
配線後のレイアウト結果（シンボリックまたは実寸）に
対して、ＣＡＤプログラムを用いて発生させるのが時間
効率のよい方法である。この時、ダミー配線を発生させ
る領域を指定することで、周辺部のみに、図１，図２，
図３で示したパターンを置く事ができる。

【００２２】尚、ダミー配線は、平面上近隣する場合
と、上層又は下層にて交差する場合とを説明したが、こ
れら双方を混在させて、設計してもよい。

【００２３】図１乃至図３を通して、右下がりの斜線が
ダミー配線，左下がりの斜線が信号配線を示し、双方の
斜線が混在する部分は絶縁層を介して重なり合う箇所で
ある。

【００２４】

【発明の効果】以上説明したように、本発明は、チップ
周辺の配線密度の低い部分の配線に、ダミー配線を敷設
することで、チップ中央の配線密度の高い部分と類似状
態にしたので、以下に示す効果が得られる。

【００２５】半導体チップ内の単位長さあたりの配線
容量値を均一化することができる。例えば、１ｍｍの配
線で０．２５ｐＦの容量値のプラス・マイナス１０％以
内に収まる。このため、誤動作が少なくなり、信頼性が
高まる。

【００２６】半導体チップ内の異なるパスによって生
じるスキュー時間を低減することができる。最近のＡＳ
ＩＣでは、５００ｐｓｅｃに収める必要があるが、これ
に対応し得る高精度の配線遅延時間の見積りができる。

【００２７】従来の方式でレイアウト後の配線の近隣
・交差状態を抽出すれば、精度は上がるが時間がばく大
となる。本発明によれば、例えば１０ｍｍ角チップの場
合、レイアウト後の配線の隣接・交差抽出は１０時間乃
至３０時間で済む。

【００２８】配線遅延時間の見積の精度を向上させ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例の半導体集積回路装置の
チップ表面の平面図である。

【図２】本発明の第２の実施例の平面図である。

【図３】本発明の第３の実施例の平面図である。

【符号の説明】

１自動配置配線用仮想グリッド２疎な部分の信号配線３グランドに接続される同層のダミー配線４電源線に接続される同層のダミー配線５，１３グランドに接続される他層のダミー配線６，１４電源線に接続される他層のダミー配線１０ＮＡＮＤゲート１１，１２信号配線１５遅延回路

Claims

【特許請求の範囲】

【請求項１】半導体チップの主表面上に、信号配線
と、固定電位に接続されたダミー配線とを備えることを
特徴とする半導体集積回路装置。
【請求項２】前記ダミー配線は、前記信号配線を囲む
ように、前記信号配線に沿って設けられている請求項１
記載の半導体集積回路装置。
【請求項３】前記ダミー配線は、前記信号配線の形成
層の上層又は下層に、交差する状態で形成されている請
求項１記載の半導体集積回路装置。
【請求項４】前記ダミー配線が、前記信号配線の一部
と遅延回路を形成する請求項１又は３記載の半導体集積
回路装置。
【請求項５】前記ダミー配線は前記半導体チップの周
辺部分に設けられている請求項１記載の半導体集積回路
装置。