JP4800586B2 - 半導体集積回路の設計方法 - Google Patents

Description

本発明は、半導体集積回路装置の設計方法およびその設計方法によって製造された半導体集積回路装置に関し、特に、配線によって生じるスキューの低減を図るための配線領域のレイアウトを含む半導体集積回路装置の設計方法に関する。

ゲートアレイやセルベースＩＣといった半導体集積回路では、所定のクロック周波数で動作させるために、クロックと信号間の同期を取る必要がある。このため、信号が半導体集積回路内のフリップフロップ（ＦＦ）を出て下流のＦＦに到達するまでの遅延時間が所定のクロック周期に収まるよう、信号到達のタイミングを合わせる設計（タイミング設計）を行わなければならない。

この信号遅延時間の主な要因は２つあり、ひとつは素子の遅延としてセル内部で発生する遅延（セル遅延時間またはゲート遅延時間）、もうひとつは信号線の配線による遅延（配線遅延時間）である。

プロセスの微細化によってゲート遅延時間は減少したが、それに替わって配線遅延時間の影響が大きくなり、現在では信号の遅延時間の主要因は配線遅延時間となっている。
したがってタイミング制約を満足するためには、論理設計段階から、配線遅延を考慮した設計を行う必要がある。このため、論理設計と物理設計（フロアプラン、配置・配線）とを一体化して実施する設計ツールが重要になっている。

従来のセルベースＩＣの設計フローについて、図９を用いて説明する。まず始めに回路設計（ステップＳ９１）は、機能設計、論理設計に基づいて論理回路（ネットリスト）を得る工程である。次に、フロアプラン（ステップＳ９２）では、回路設計で得られた論理回路で構成された機能ブロック（セル）を基板上に配置する工程である。機能ブロックの配置によって、大まかな配置・配線を決定する。この大まかな配置・配線に基づいてタイミング設計も可能な限り行われる。チャネル生成（ステップＳ９３）では、電源配線を決定する。配置・配線（ステップＳ９４）では、フロアプランで得られた大まかなレイアウトに基づいて、正確な配置・配線を決定する具体的なレイアウトを実施する。この工程において、クロック信号、データ信号、制御信号の配線が決定される。シミュレーション（ステップＳ９５）では、配置・配線で決まったレイアウトに対して、タイミング制約の検証が行われる。ここでタイミング制約違反が見つかった場合は、先に述べたように、配置・配線、フロアプラン、論理設計の工程に戻って設計をやり直し、再度シミュレーションを実施する。この一連の工程を繰り返して最終的なレイアウトが決定される。

しかしながら、このような配線遅延を考慮した設計ツールを用いたとしても、配置・配線まで行ってレイアウトを具体化した後でなければ遅延量を正確に求められないため、レイアウト後に遅延量を求めて、タイミング制約違反についての検証が行われることになる。この検証でタイミング制約違反が発生すると、配線変更、タイミングバッファ挿入、フロアプラン見直し等が発生することになる。さらに、レイアウトの見直しでタイミング制約違反を解決できない場合は、論理設計に戻って作業をやり直す必要があるため、設計に要する時間、作業量が増大するという問題がある。

上述したタイミング設計を困難にしている要因の一つは、信号線の配線長ばらつきや、信号線間でのクロストーク等によって信号間に到達遅延差（スキュー）が発生することである。このため、信号線の配線長ばらつきや、信号線間でのクロストーク等、信号線によって生じるスキュー（信号の到達遅延差）を低減することに着目した設計方法を用いることにより、タイミング設計の困難さを緩和することが可能である。

半導体集積回路におけるスキューの低減を目的とした公知技術として、例えば、特許文献１または特許文献２に開示されたゲートアレイがある。これらのゲートアレイは、メッシュ状のクロック幹線を配線層に設けて、ゲートアレイ内の回路にクロックを供給し、２つのクロックドライバによって各回路を一括して駆動することによってクロックスキューの低減を図るというものである。しかしながら、この開示された技術では、クロック信号以外のスキューを低減する必要がある信号、例えば、データ信号、制御信号などの配線遅延に起因するスキューを低減することができず、タイミング制約を緩和するためには不十分である。
特開平４−４８７７９号公報 特開平７−２７３２０３号公報

本発明は、上述した問題を解決するためになされたものであり、信号線によって生じるスキューを低減するための半導体集積回路装置の設計方法およびスキューの低減が図られた半導体集積回路装置を提供することを目的とする。

本発明にかかる半導体集積回路の設計方法は、半導体集積回路のチップ上に機能ブロックを配置し、配線経路を決定して、半導体集積回路のレイアウトを行う半導体集積回路の設計方法であって、チップ上へ配線領域を初期配置することにより、チップ上を、機能ブロックを配置するための機能ブロック配置領域と、前記機能ブロック配置領域の間を接続するための信号線を配置する配線領域とに区分けするステップと、前記配線領域内に配置する信号線本数を決定するステップと、前記配線領域内に配置する信号線の信号線特性を設定するステップと、前記信号線本数と前記信号線特性とに基づいて配線領域を再配置するステップと、前記配線領域によって隔てられた前記機能ブロック配置領域に、機能ブロックを配置して機能ブロック間の配線を決定するステップとを含むものである。このような設計方法によって、機能ブロック配置領域間を接続する比較的長い信号線の配線長を一律に設定できるため、配線長のばらつきによるスキューを低減した半導体集積回路装置を設計することができる。

前記信号線特性は、前記配線領域内に配置する信号線の信号線幅、配線間隔、シールド線の有無、信号線の信号転送方向のいずれか１つ又は複数を含むことが望ましい。これにより、信号線間でのクロストークによって生じるスキューを低減し、タイミング設計をさらに容易にすることができる。

さらに、本発明にかかる半導体集積回路の設計方法は、機能ブロックであるセルの配置と配線を決めるフロアプランの処理ステップと、前記セルに対する電源配線を決める処理ステップと、前記フロアプランの処理ステップで得られたフロアプランに基づいてフロアプランよりも具体的にセルの配置と配線を決めるレイアウト処理を行う配置配線の処理ステップとを有する半導体集積回路の設計方法において、半導体集積回路のチップ上へ配線領域を配置することにより、チップ上を、機能ブロックを配置するための機能ブロック配置領域と、前記機能ブロック配置領域間を接続するための信号線を配置する配線領域とに区分けする配線領域生成ステップを有し、当該配線領域生成ステップは前記フロアプランの処理ステップよりも前に処理するステップであることを特徴とするものである。このような設計方法によって、フロアプランに先立って配線領域を確保することにより、機能ブロック配置領域間を接続する比較的長い信号線の配線長を一律に設定できるため、配線長のばらつきによるスキューを低減した半導体集積回路装置を設計することができる。

一方、本発明にかかるゲートアレイは、ゲート列が配置されるゲート配置領域と、上層において前記ゲート配置領域間を接続する信号線が配線される配線予約領域とに区分された基板と、前記基板の上層に形成される少なくとも1層の配線層と、前記配線予約領域の上層である前記配線層に形成された1以上の信号線とを有し、前記配線予約領域はゲート列の非形成領域であって、前記信号線は前記ゲート配置領域間を接続する配線として使用されるものである。このような構成により、ゲート配置領域間を接続する比較的長い信号線の配線長を一律に設定できるため、配線長のばらつきによるスキューと未使用ゲートが持つ電気容量に起因するスキューを低減したゲートアレイを提供することができる。

前記信号線の間には、固定電位であるシールド線が配置されることが望ましい。このような構成により、信号線間でのクロストークによって生じるスキューを低減し、タイミング設計をさらに容易にしたゲートアレイを提供することができる。

さらに、前記シールド線は、電源線又は接地されたグランド線であり、前記電源線又は前記グランド線が前記信号線の間に交互に配置されるよう構成するとよい。このような構成により、クロストークの削減効果を高めて、クロストークによって生じるスキューをさらに低減することができる。

また、前記信号線は、1対の入出力端子のみを有し、所定の接続点間の信号転送に専有されることが望ましい。このような構成により、入出力ドライバの切り替え遅延や、ドライバ間の競合によって生じる過渡電流によるクロストークに起因するスキューを削減することができる。

本発明により、信号線によって生じるスキューを低減するための半導体集積回路装置の設計方法およびスキューの低減が図られた半導体集積回路装置を提供することができる。

発明の実施の形態１．
本実施の形態では、セルベースＩＣに対する設計方法を説明する。図１に、本実施の形態にかかる設計フローの一例を示す。先に図９を用いて説明した従来の設計フローと比較すると、フロアプランに先立って必要な配線領域を決定するための工程（配線領域生成）を実施する点が特徴である。

まず、回路設計（ステップS１１）は、機能設計、論理設計に基づいて論理回路を得る工程であり、従来の設計と同様である。次に、配線領域生成（ステップS１２）では、配線領域をフロアプランに先立って確保するための設計を行う。この配線領域生成の詳細フローを図２に示す。

配線領域生成では、まず始めに、設計を進めるための初期配置にあたる配線領域のレイアウトを仮決定する（ステップＳ２１）。次に、初期配置で与えられた配線領域によって分割されるチップ上の領域（以下ではセル配置領域と呼ぶ）間を跨いで配線されるクロック信号線、データ信号線、制御信号といった信号線の本数と、どのセル配置領域間が配線されるかを条件として、配線領域に確保すべき信号線本数を算出する（ステップＳ２２）。続いて、配線領域内の信号線に対する基本ルールとなる信号線特性設定（ステップＳ２３）を行う。具体的には、信号線に必要な信号線幅、配線同士の間隔（配線ピッチ）、各配線に対するシールド線の有無、信号線における信号転送方向を設定する。配線領域内の信号線は、スキューを抑える必要がある信号、例えば、クロック信号、制御信号、データ信号の導通に使用されるが、信号線間でクロストークが発生するとスキューの要因となるため、各信号線は固定電位のシールド線によってシールドされることが望ましい。シールド線としては、グランド線や電源線が使用できる。また、隣接する信号線を逆方向の信号転送に使用することによって、クロストークによるスキューをさらに抑えることができる。このため、配線領域内の信号線に対して、これらの条件設定を行う。

最後に、ステップＳ２２で得られた配線本数と、ステップＳ２３で設定した信号線特性をもとに、初期配置を変更して配線領域の幅と配置を確定して、配線領域生成を終了する（ステップＳ２４）。

図１に戻り、フロアプラン工程（ステップＳ１３）について説明する。フロアプランでは、ステップＳ１２で決定した配線領域をもとに、配線領域で隔てられたセル配置領域に対して大まかなセル配置、配線を決定する。ここで、セル配置領域に対するセル配置に支障がある場合や、セル配置領域間の配線本数に変更が生じる場合は、配線領域生成（ステップＳ１２）に戻って配線領域の変更を実施する。フロアプランが完了すると、次のチャネル生成（ステップＳ１４）に進む。チャネル生成（ステップＳ１４）では、フロアプラン工程でセル配置領域内に配置されたセルに対する電源配線を決定する。

次に、配置・配線（ステップＳ１５）では、フロアプラン工程で得られたフロアプランに基づいて、具体的なセル配置と、クロック信号、データ信号、制御信号、電源線といった配線を決定する詳細レイアウトを行う。セル配置領域をまたがる配線は配線領域を使用することが決まっているため、この工程で決定される配線は、セル配置領域内でのクロック信号・データ信号・制御信号・電源線の配線と、セル配置領域間を跨ぐ配線に対する配線領域との接続線の配線となる。

最後に、シミュレーション工程（ステップＳ１６）では、ステップＳ１５で決定した配置・配線に対して、タイミング検証等のチップレベルでの動作検証を実施する。ここでタイミング制約違反が見つかった場合は、配置・配線、フロアプランに戻り、セル配置領域内でのレイアウトの見直しを実施する。

以上のような設計フローに従って設計することによって、チップ上に予め配線領域を確保したセルベースＩＣの設計が可能となる。このような設計方法によって得られたセルベースＩＣは、セル配置領域間をまたがって配線される長い信号線は、配線領域を通すことが決定されているため、セル配置領域間の配線長のばらつきを抑えることができる。このため、信号線の配線長ばらつきに起因して生じるスキューを低減することが可能であり、結果としてタイミング設計を容易にすることができる。また、従来の設計では、タイミング制約違反を解消するために配線経路の変更を目的とするフロアプラン、配置・配線の再実施に作業時間・作業量を要していたが、あらかじめ配線領域を確保する本実施の形態にかかる設計を行うことによって、これらの作業時間・作業量を削減することができる。

次に、本実施の形態にかかる設計フローによって得られる配線領域を有するセルベースＩＣについて説明する。図４は、本実施の形態を適用したセルベースＩＣにおいて、配線領域によって区分けされた様子の一例を示す模式図である。図４では、セルベースＩＣ上を縦横に貫く形で配線領域１が設けられている。セル配置領域２は、配線領域１によって隔てられた領域であり、この領域内の基板上にセルが配置される。配線領域１の縦の配線領域と横の配線領域は、基板の上層に形成された多層配線構造における別々の配線層に設けられる。配線層は、従来の配線層と同様に形成され、例えばアルミ配線層、銅配線層などが使用できる。また、図４の配線領域の配置、セル配置領域の区分けは一例であって、配線領域の配置位置、区分けされたセル配置領域の数は、図４の形に限定されるものではない。

配線領域１の内側に配線される信号線の模式図を図５に示す。図のように、配線領域１の内側には複数の信号線３が平行又は略平行となるよう、シールド線４を介して配置されており、配線領域３の間でのスキューの発生を抑えることができる。信号線３は、スキューを抑える必要のある信号、例えば、クロック信号、制御信号、データ信号の導通に使用される。

なお、1本の信号線３に対して複数の入出力端子を設けて共用すると、入出力ドライバの切り替え遅延や、ドライバ間の競合によって生じる過渡電流によるクロストークがスキューの原因となるため、本実施の形態では、1本の信号線３に設けられる入出力端子は1対のみであり、所定の信号転送に専用で用いられることが望ましい。さらに、複数の信号線３の間でクロストークが生じるとスキューの要因となるため、図５に示すように、各信号線３は固定電位のシールド線４によってシールドされることが望ましい。シールド線４としては、グランド線や電源線が使用できる。シールド配線４は、グランド線のみ、あるいは電源線のみでもよいが、グランド線及び電源線を交互に配することによって、シールド性が向上する。加えて、図５において実線矢印で示すように、隣接する信号線を逆方向の信号転送に使用することによって、クロストークによって発生するスキューをさらに抑えることが可能である。

続いて、セル配置領域２内に配置されたセルと配線領域１内の信号線３との接続の例を図６及び図７を用いて説明する。これらの図は、セル５と配線領域１内の信号線３との接続を示しており、図６は、配線領域とセル配置領域の境目付近をチップ上面から見た図であって、図７はチップ断面図である。図６のようにセル配置領域内のセル５はコンタクトプラグ６を介してセル配置領域間配線８と接続され、配線領域１内の信号線３はビアプラグ７を介してセル配置領域と配線領域間の配線であるセル配置領域間配線８と接続される。この接続の様子を、チップ断面でみたものが図７である。図７は７層構造で形成された例を示しており、信号線３は配線領域１に割り当てられた配線層に形成され、配線８はセル配置領域間配線に割り当てた配線層に形成されている。このように多層構造を採用し、配線領域の信号線、セル配置領域間配線およびセル配置領域内配線に別個の配線層を設けた多層構造とするとよい。

このように本実施の形態にかかる設計方法に従ってレイアウトされたセルベースＩＣでは、配線領域１内を通す複数の配線の配線長を均一にすることができ、さらに信号線間のクロストークを抑えることができるため、これらに起因するスキューを低減することができる。

発明の実施の形態２．
本実施の形態では、ゲートアレイに対する設計方法を説明する。図３に、本実施の形態にかかる設計フローの一例を示す。本実施の形態では、ゲートアレイのマスタ設計段階において配線領域を確保する工程を実施する点が特徴である。

マスタ設計（ステップＳ３１）では、従来行われているゲート列の配置およびグランド線、電源線の配線経路の決定に加えて、配線領域の決定を行う。配線領域が決定すると、ゲートの配置は、配線領域によって分割された領域（ゲート配置領域）のみに行われ、配線領域として割り当てられた部分の基板上にはゲートは配置されず、上層の配線層において信号線を形成するための領域として確保される。

ここで、配線領域の生成を行う手順は、発明の実施の形態１において図２を用いて説明した配線領域生成のフローと同様である。ゲートアレイの場合でも、まず始めに、設計を進めるための初期配置にあたる配線領域のレイアウトを決定する（ステップＳ２１）。次に、初期配置で与えられた配線領域によって分割されるチップ上の領域（ゲート配置領域と呼ぶ）を跨いで配線されるクロック信号線、データ信号線、制御信号といった信号線の本数と、どのゲート配置領域間が配線されるかを条件として、配線領域に確保すべき配線数を算出する（ステップＳ２２）。続いて、配線領域内の信号線に対する基本ルールとなる信号線特性設定（ステップＳ２３）を行う。最後に、ステップＳ２１で得られた配線本数と、ステップＳ２３で設定した信号線特性をもとに、初期配置を変更して配線領域の幅と配置を決定する（ステップＳ２４）。

次にプリミティブセル設計（ステップＳ３２）では、ＮＡＮＤ回路、フリップフロップ回路等の基本となる論理回路（プリミティブセル）を構成するためのゲート間の配線を取り決めたセル・ライブラリの決定を行う。図３では、プリミティブ設計をマスタ設計後に行うこととしているが、プリミティブ設計はマスタ設計と独立して行うことが可能であるため、先にプリミティブセル設計を進めてもよいし、両工程を並行して行うこととしてもよい。

回路設計（ステップＳ３３）は、従来の設計と同様に、機能設計、論理設計に基づいて論理回路を決定する工程である。配置・配線（ステップＳ３４）は、回路設計で決定した論理回路をプリミティブセルで表現し、プリミティブセルのチップ上の配置、プリミティブセル間の配線を決定する工程であり、従来の設計と同様である。最後に、シミュレーション工程（ステップＳ３５）では、ステップＳ３４で決定した配置・配線に対して、タイミング検証等のチップレベルでの動作検証を実施する。ここでタイミング制約違反が見つかった場合は、配置・配線に戻り、ゲート配置領域内でのレイアウトの見直しを実施する。

以上のような設計フローに従って設計することによって、チップ上に予め配線領域を確保したゲートアレイの設計が可能となる。このような設計方法によって得られたゲートアレイは、ゲート配置領域間をまたがる配線長の長い信号線は、配線領域を通すことが決定されているため、ゲート配置領域間の配線長のばらつきを抑えることができる。このため、信号線の配線長ばらつきに起因して生じるスキューを低減することが可能である。また、従来の設計では、タイミング制約違反を解消するために配線経路の変更を目的とする配置・配線の再実施に作業時間・作業量を要していたが、あらかじめ配線領域を確保する本実施の形態にかかる設計を行うことによって、これらの作業時間・作業量を削減することができる。

次に、本実施の形態にかかる設計フローによって得られる配線領域を有するゲートアレイについて説明する。図８は、本実施の形態を適用したゲートアレイにおいて、配線領域によって領域分割された様子の一例を示す模式図である。図８では、ゲートアレイ上を縦横に貫く形で配線領域１１が設けられている。ゲート配置領域１２は、配線領域１１によって隔てられた領域であり、この領域内の基板上にゲート列が形成される。なお、配線領域１１の下に相当する基板上（配線予約領域）にゲート列が配置されていてもよいが、ここに配置されたゲート列は使用することができないうえに、未使用ゲートが持つ電気容量が信号遅延の要因となるため、配線領域の下に相当する基板上の領域にはゲート列を配置しないことが望ましい。

配線領域１１の縦の配線領域と横の配線領域は、多層配線構造における別々の配線層に形成される。配線層は、従来の配線層と同様に形成され、例えばアルミ配線層、銅配線層などが使用できる。

配線領域内に配置される信号線の詳細は、図５を用いて説明したセルベースＩＣの場合と同様であるため説明を省略する。なお、本実施の形態にかかるゲートアレイの場合でも、配線領域１１内の1本の信号線に設けられる入出力端子は、スキューを低減するために1対のみであり、所定の信号転送に専用で用いられるものである。さらに、複数の信号線の間でクロストークが生じるとスキューの要因となるため、各信号線は固定電位のシールド線によってシールドされることが望ましく、シールド線としては、グランド線や電源線が使用できることは、発明の実施の形態１にかかるゲートアレイの場合と同様である。さらに、シールド線は、グランド線のみ、あるいは電源線のみでもよいが、グランド線及び電源線を交互に配することによって、シールド性が向上すること、加えて、隣接する信号線を逆方向の信号転送に使用することによって、クロストークによるスキューをさらに抑えることが可能であることも、発明の実施の形態１にかかるセルベースＩＣの場合と同様である。

また、ゲート配置領域１２内のゲートと配線領域１１内の信号線との接続は、配線領域１１が形成される配線層とは別の配線層の配線を使用して、コンタクトプラグ、ビアプラグを介して行われるものである。この接続は、発明の実施の形態１にかかるセルベースＩＣにおいて図６及び図７を用いてセル５と配線領域内の信号線３の接続として説明したものと同様であるため、詳細な説明を省略する。

以上に説明した本実施の形態にかかる設計方法に従ってレイアウトされたゲートアレイでは、配線領域１内を通す複数の配線の配線長を均一にすることができ、さらに信号線間のクロストークを抑えることができるため、これらに起因するスキューを低減することが可能である。

発明の実施の形態１にかかる設計フロー図である。 発明の実施の形態１にかかる設計フロー図である。 発明の実施の形態２にかかる設計フロー図である。 発明の実施の形態１にかかるセルベースＩＣの模式図である。 発明の実施の形態１にかかる配線領域の接続模式図である。 発明の実施の形態１にかかる配線領域との接続模式図である。 発明の実施の形態１にかかる配線領域との接続を示す断面図である。 発明の実施の形態２にかかるゲートアレイの模式図である。 従来のセルベースＩＣの設計フロー図である。

符号の説明

１、１１ 配線領域
２ セル配置領域
３ 信号線
４ シールド線
５ セル
６ コンタクトプラグ
７ ビアプラグ
８ セル配置領域間配線
１２ ゲート配置領域

Claims (3)

1. 半導体集積回路のチップ上の機能ブロックの配置及び配線経路を決定して、半導体集積回路のレイアウトを行う半導体集積回路の設計方法であって、
   チップ上における配線領域の初期配置を決定することにより、前記チップ上を、機能ブロックを配置するための複数の機能ブロック配置領域と、前記複数の機能ブロック配置領域の間を接続する配線のうち少なくともスキュー低減が要求される信号線を配置するための前記配線領域とに区分けするステップ（ａ）と、
   前記配線領域内に配置する前記信号線の本数を決定するステップ（ｂ）と、
   前記配線領域内に配置する前記信号線の信号線特性を設定するステップ（ｃ）と、
   前記信号線本数と前記信号線特性とに基づいて前記配線領域を再配置するステップ（ｄ）と、
   前記ステップ（ａ）〜（ｄ）の後に、前記配線領域によって隔てられた前記複数の機能ブロック配置領域の各々に機能ブロックを配置するステップ（ｅ）と、
   前記ステップ（ａ）〜（ｅ）の後に、各ブロック配置領域内における配線、及び前記複数の機能ブロック配置領域の間を接続するための機能ブロックと前記配線領域との間の接続配線を決定するステップ（ｆ）と、
   を含む半導体集積回路の設計方法。
   
   
   
2. 前記信号線特性は、前記配線領域内に配置する信号線の信号線幅、配線間隔、シールド線の有無、信号線の信号転送方向のうち少なくとも１つを含む、請求項１に記載の半導体集積回路の設計方法。
3. 前記ステップ（ｅ）は、前記複数のセル配置領域に対するセル配置に支障がある場合、又は前記複数のセル配置領域の間の配線本数に変更が生じる場合に、前記ステップ（ａ）〜（ｄ）を再実行することを含む、請求項１又は２に記載の半導体集積回路の設計方法。

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