JP4229998B2 - 半導体装置および半導体装置の製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 39
- 239000004065 semiconductor Substances 0.000 title claims description 27
- 238000010586 diagram Methods 0.000 claims description 80
- 238000000034 method Methods 0.000 claims description 19
- 238000004088 simulation Methods 0.000 claims description 14
- 238000005259 measurement Methods 0.000 claims description 10
- 238000012937 correction Methods 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 3
- 238000013461 design Methods 0.000 description 22
- 239000003990 capacitor Substances 0.000 description 16
- 238000012360 testing method Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 6
- 230000010354 integration Effects 0.000 description 4
- 238000010276 construction Methods 0.000 description 3
- 238000011156 evaluation Methods 0.000 description 3
- 239000000523 sample Substances 0.000 description 3
- 238000004904 shortening Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 2
- 101001139126 Homo sapiens Krueppel-like factor 6 Proteins 0.000 description 1
- 101000661807 Homo sapiens Suppressor of tumorigenicity 14 protein Proteins 0.000 description 1
- 102100029860 Suppressor of tumorigenicity 20 protein Human genes 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 108090000237 interleukin-24 Proteins 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/104—Embedded memory devices, e.g. memories with a processing device on the same die or ASIC memory designs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Networks & Wireless Communication (AREA)
- Architecture (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の属する技術分野】
この発明は半導体装置および半導体装置の製造方法に関し、特に論理集積回路(以下ロジックという。)とダイナミック・ランダム・アクセス・メモリの集積回路(以下DRAMという。)とが一つのチップに搭載されている半導体装置に関する。なお、この明細書において、ロジックの概念には、中央処理装置(以下CPUという。)が含まれるものとする。
【0002】
【背景技術】
図19は、複数のチップにDRAMとロジックが形成される場合について半導体装置の構成の一例を示す概念図である。DRAMが搭載されているチップ1とロジックが搭載されているチップ2とは信号線3で接続されている。DRAMの性能を向上させていくのに適した製造方法と、ロジックの性能を向上させていくのに適した製造方法とが異なるため、図19に示すように別々のチップ1,2にDRAMおよびロジックを形成して信号線3で接続するという構成にするのが、一般的である。
【0003】
しかし、DRAMのチップ1で処理したデータとロジックのチップ2で処理したデータを信号線3を通して交換していたのでは、半導体装置の処理速度に限界が生じる。そこで、図20に示すように、1つのチップ4にDRAM5とロジック6とを混在させて構成し、半導体装置の速度の向上を図ることが行われている。以下、図20のような半導体装置をエンベッデッドRAMと呼び、eRAMと記述する。eRAMの中のDRAM5と一つのチップ1の中のDRAMとは、その製品生産の傾向、生産性の向上のための対策および仕様の傾向等が違ってくる。これらの違いをまとめて表1に記載する。
【0004】
【表1】
【0005】
eRAMでは、仕様の一部が顧客毎に差別化されるため、製品の製造過程において設計変更がしばしば行われる。eRAMは顧客の注文に応じて少量生産されることが多い。また、DRAMを一つのチップに形成する場合に比べて、eRAMにおいては多品種化が進む。DRAMを一つのチップ1に形成する場合には、多数生産されるため、生産性の向上は小型化によって達成される。それに対し、eRAMが顧客の注文に応じて作成されるものであるため、eRAMの生産性を向上させるには、工期の短縮が一つの重要な課題となる。工期の短縮は、機械化されていない設計を機械化すること、あるいは機械化されている設計の時間の短縮を図ることにより実現される。
【0006】
図21は、eRAMについて、仕様の決定から量産までの製造工程を示すフローチャートである。図21について、ステップST1は仕様を決定する工程、ステップST2は決定した仕様に合うようにアーキテクチャ設計を行う工程、ステップST3は設計されたアーキテクチャに基づいて論理設計や回路設計を行う工程、ステップST4はステップST3で生成される回路接続情報に基づいてレイアウト設計を行う工程、ステップST5はステップST4で生成されるレイアウト図に基づいてマスクの製作とそれに続く試作とを行う工程、ステップST6はステップST5で得られる試作品を用いてテスト・評価を行う工程、ステップST7はステップST6のテスト・評価で仕様を満足するものができた段階で行われる製品生産の工程である。ステップST6で仕様を満足するテスト・評価結果が得られなければ、例えば、ステップST3の論理設計・回路設計から製造工程をやり直す。
【0007】
図22は図21のステップST4の一例を示すフローチャートである。また、図23は図21の製造工程を経て製造されるeRAMの構成の一例を示すブロック図である。まず、ステップST10において、eRAMを構成するプロックについて、自動配置配線が可能なブロックと自動配置配線が不可能なブロックとに分ける。自動配置配線が可能なブロックは、ステップST12で、機能ブロック・標準セルの自動配置を行う。ステップST13において、ブロック内の自動配線を行う。ステップST14において、ブロック内の自動配線が完了したブロック間を相互に接続するために自動配置および自動配線を行う。以上のようにしてできあがったレイアウト図からコンピュータが配線の抵抗および容量を抽出する(ステップST15)。ステップST16で、抽出した抵抗および容量の情報も加えて回路シミュレーションが行われる。
【0008】
自動配置配線ができないブロックについては、設計者がレイアウトの設計をレイアウトエディタと対話しつつ行う(ステップST11)。ステップST11のように人の手で配線されている部分とステップST12〜ST14を経て自動配置配線されている部分との接続を設計者がレイアウトエディタを用いて行う。ステップST18で、デザインルールのチェックが行われる。デザインルールチェックの結果が仕様を満足するものであれば、レイアウト図を確定する。満足するものでない場合には、各事情に応じて適当なステップまで戻り、設計のやり直しを行う。
【0009】
図23において斜線を付した部分が自動配置配線が行われない部分であり、自動配置配線が行われる部分は、CPU120およびDRAMの各バンク#A〜#DとCPU120とを接続する配線などeRAMの一部である。CPU120は複数のブロックからなっており、そのため、CPU120では、ブロック内配線およびブロック間配線が自動で行われる。自動配置配線が行われない部分は、DRAMアレイ102a〜102dと、ロウデコーダ103a〜103dと、コラムデコーダ104a〜104dと、プリアンプ・ライトドライバ105a〜105dと、DRAM制御回路110と、テスト回路140などである。
【0010】
この中で、DRAM制御回路110やテスト回路140等が自動配置配線できなかった理由についてDRAM制御回路110に注目して説明する。図24に示すようにDRAM制御回路110は、外部から与えられるクロックEXCLKから様々な内部クロックclka〜clkcを生成する内部クロック発生回路130を含んでいる。その一例として、図25に内部クロックclka〜clkcと外部クロックEXCLKとの関係を示す。DRAMは、クロックEXCLKの1クロックの間に一連の動作を終了しなければならない。複雑で時系列的に進む一連の動作のタイミングは、内部クロックclka〜clkcで与えられる。この内部クロックclka〜clkcがクロックEXCLKの1クロック間を遅延させて生成されるため、内部クロックclka〜clkc相互の間隔は、例えば、数nsec.程度かあるいはそれよりも短くなる。このような短い間隔の内部クロックの遅延を制御するために、DRAM制御回路110は自動配置配線することが困難となっている。他の内部クロックを生成するテスト回路についても同様のことがいえる。
特に、遅延時間を所定の時間内にすることは背景技術の自動配置配線でも可能であるが、遅延時間を第1の時間から第2の時間の間に収めるのは自動配置配線を用いた場合には困難であった。図25についていえば、内部クロックclkaが時間t1経過後で時間t2経過前に発生されなくてはならないというのが、内部クロックが第1の時間から第2の時間の間に収まることの一例である。
なお、DRAM制御回路110のレイアウト設計に自動配置配線を用いると、レイアウト面積の増加が予想される。eRAMにおいても、このレイアウト面積の増加はできる限り抑制されることが望ましい。
【0011】
次に、自動配置配線に関する文献を紹介する。自動配置配線に関する文献として、特開平6‐69339号公報、特開昭60‐187037号公報、特開平5‐48055号公報、特開平4‐246857号公報、特開平6‐216247号公報、および特開平2‐122527号公報がある。これらの文献は、いずれもロジックの自動配置配線に係わるものであって、DRAMに関する自動配置配線を扱ったものではない。これらの文献には、ロジックとDRAMを一つのチップに搭載するeRAMに関する記述はない。
【0012】
【発明が解決しようとする課題】
背景技術の半導体装置およびその製造方法は以上のように構成されており、DRAMの中を自動配置配線できず、そのため設計に時間がかって製造工期が長くなるという問題がある。
また、半導体装置のDRAMの部分に自動配置配線を用いると小型化が難しくなるという問題がある。
【0013】
この発明は上記の問題点を解消するためになされたものであり、DRAMの自動配置配線化を進め、製造工期を短縮することを目的とする。また、この自動配置配線化に当たり、レイアウト面積の増大を抑制することを目的とする。
【0014】
【課題を解決するための手段】
第1の発明に係る半導体装置の製造方法は、製品が完成するまでの間に接続関係が変更可能な配線で接続される遅延調整用素子を有し、かつ自動配置配線で使用可能な遅延調整用セルを準備する工程と、ダイナミック・ランダム・アクセス・メモリの内部クロックに係わる所定のブロックに関する論理回路図中に、前記遅延調整用セルを記述する工程と、自動配置配線によって前記論理回路図からレイアウト図を作成する工程と、前記レイアウト図に基づいて集積回路を形成する工程とを備え、前記集積回路を形成する工程は、前記内部クロックの測定を行う工程と、前記内部クロックの測定結果に基づいて前記遅延調整用素子の接続を変更する工程とを含み、前記遅延調整用セルを準備する工程は、最上層に当たる配線層に前記遅延調整用素子の接続を切り替えるためのスイッチ配線を有する遅延調整用セルを準備する工程を含み、前記内部クロックの測定結果に基づいて前記遅延調整用素子の接続を変更する工程は、前記スイッチ配線で前記遅延調整用素子の接続を切り替える工程を含み、前記スイッチ配線を有する遅延値調整用セルを準備する工程は、最上層に当たる配線層の配線用トラック上に配置されているスイッチ配線を有する遅延調整用セルを準備する工程を含み、最上層に当たる配線層の配線用トラック上に配置されているスイッチ配線を有する前記遅延調整用セルを準備する工程において準備される前記遅延調整用セルは、前記配線用トラックの間隔の整数倍に等しいセル高を有するものである。
【0015】
第2の発明に係る半導体装置の製造方法は、製品が完成するまでの間に接続関係が変更可能な配線で接続される遅延調整用素子を有し、かつ自動配置配線で使用可能な遅延調整用セルを準備する工程と、ダイナミック・ランダム・アクセス・メモリの内部クロックに係わる所定のブロックに関する論理回路図中に、前記遅延調整用セルを記述する工程と、自動配置配線によって前記論理回路図からレイアウト図を作成する工程と、前記レイアウト図に基づいて集積回路を形成する工程とを備え、前記レイアウト図を作成する工程は、前記自動配置配線によって形成される修正前レイアウト図から抵抗および容量を抽出する工程と、前記修正前レイアウト図並びに前記抵抗および容量の情報を用いて回路シミュレーションを行う工程と、前記回路シミュレーションの結果に応じて前記遅延調整用素子の接続を変更して修正後レイアウト図を作成する工程とを含み、前記集積回路を形成する工程は、前記内部クロックの測定を行う工程と、前記内部クロックの測定結果に基づいて前記遅延調整用素子の接続を変更する工程とを含み、前記遅延調整用セルを準備する工程は、最上層に当たる配線層に前記遅延調整用素子の接続を切り替えるためのスイッチ配線を有する遅延調整用セルを準備する工程を含み、前記内部クロックの測定結果に基づいて前記遅延調整用素子の接続を変更する工程は、前記スイッチ配線で前記遅延調整用素子の接続を切り替える工程を含み、前記スイッチ配線を有する遅延値調整用セルを準備する工程は、最上層に当たる配線層の配線用トラック上に配置されているスイッチ配線を有する遅延調整用セルを準備する工程を含み、最上層に当たる配線層の配線用トラック上に配置されているスイッチ配線を有する前記遅延調整用セルを準備する工程において準備される前記遅延調整用セルは、前記配線用トラックの間隔の整数倍に等しいセル高を有するものである。
【0016】
第3の発明に係る半導体装置の製造方法は、製品が完成するまでの間に接続関係が変更可能な配線で接続される遅延調整用素子を有し、かつ自動配置配線で使用可能な遅延調整用セルを準備する工程と、ダイナミック・ランダム・アクセス・メモリの内部クロックに係わる所定のブロックに関する論理回路図中に、前記遅延調整用セルを記述する工程と、自動配置配線によって前記論理回路図からレイアウト図を作成する工程と、前記レイアウト図に基づいて集積回路を形成する工程とを備え、前記レイアウト図を作成する工程は、前記自動配置配線によって形成される修正前レイアウト図から抵抗および容量を抽出する工程と、前記修正前レイアウト図並びに前記抵抗および容量の情報を用いて回路シミュレーションを行う工程と、前記回路シミュレーションの結果に応じて前記遅延調整用素子の接続を変更して修正後レイアウト図を作成する工程とを含み、前記遅延調整用セルを準備する工程は、最上層に当たる配線層に前記遅延調整用素子の接続を切り替えるためのスイッチ配線を有する遅延調整用セルを準備する工程を含み、前記修正後レイアウト図を作成する工程は、前記回路シミュレーションの結果に応じて、前記遅延調整用素子の接続を前記スイッチ配線を用いて変更する工程を含み、前記スイッチ配線を有する遅延値調整用セルを準備する工程は、最上層に当たる配線層の配線用トラック上に配置されているスイッチ配線を有する遅延調整用セルを準備する工程を含み、最上層に当たる配線層の配線用トラック上に配置されているスイッチ配線を有する前記遅延調整用セルを準備する工程において準備される前記遅延調整用セルは、前記配線用トラックの間隔の整数倍に等しいセル高を有するものである。
【0017】
第4の発明に係る半導体装置は、ロジックとダイナミック・ランダム・アクセス・メモリとが配置される一つの基板と、前記基板上に配置されて前記ロジックと前記ダイナミック・ランダム・アクセス・メモリを構成するための複数の素子と、前記複数の素子を接続するための複数の配線と、前記複数の配線が配置される複数の配線層とを備え、前記複数の素子は、一方電極と他方電極とを持ち、かつ前記一方電極の電位が固定されている複数の遅延調整用素子を含み、前記複数の配線は、前記ダイナミック・ランダム・アクセス・メモリで使用される内部クロックを伝達するための信号配線と、前記複数の配線層の中の最上層において等間隔に引かれる第1の仮想直線の上に配置される複数の第1の配線を含み、前記複数の遅延調整用素子は、それぞれ前記複数の第1の配線の中の一つを介して前記信号配線に前記他方電極を接続し、前記複数の配線は、前記最上層の下に存する配線層に等間隔で引かれる第2の仮想直線上へ配置される複数の第2の配線を含み、前記第2の仮想直線は等間隔で引かれており、前記複数の第1の配線は、前記第2の仮想直線の間隔に対し整数倍の長さを有するものである。
【0018】
第5の発明に係る半導体装置は、第4の発明の半導体装置において、前記信号配線に接続されているパッドを前記最上層に備えるものである。
【0024】
【発明の実施の形態】
以下、この発明の一実施の形態による半導体装置の製造方法および半導体装置について説明する。図1はこの発明の一実施の形態による半導体装置の製造方法の要部を示すフローチャートである。図1のフローチャートには、背景技術の製造方法と異なるステップおよびそれに関連するステップを記載しており、その他の背景技術と同じステップについては、図示を省略している。
【0025】
まず、論理設計・回路設計のステップST3において、遅延調整用セルを記述するステップST20を追加している。ここで遅延調整用セルとは、配線に接続されている遅延調整用素子の接続を変更して遅延時間を調整することができるセルである。遅延調整用セルは、設計段階においてはコンピュータで、またウェーハプロセスにおいてはFIB等の物理的手段で変更可能なスイッチ配線を少なくとも一つ有しており、そのスイッチ配線をコンピュータのデータ上において、あるいは製品上において切り替えることによって遅延時間を調整することを可能にしている。遅延調整用素子としては例えば、キャパシタのように配線に接続して配線の容量を変更して信号の遅延時間を調整するものが含まれる。
【0026】
図2は遅延調整用セルが記述されている論理回路図である。例えば、NORゲート10の2つの入力信号の遅延時間の制限が厳しくて自動配置配線を用いることができないときには、遅延調整用セル14,15をその前段に挿入する。この場合には、NOTゲート12の出力が遅延調整用セル14を介してNORゲート10の一方の入力に与えられ、NANDゲート13の出力が遅延調整用セル15とNOTゲート11を介してNORゲート10の他方の入力に与えられる。
【0027】
このように遅延調整用セルが記述されている回路接続情報を用いて、ステップST4のレイアウト設計が行われる。図1に示す製造方法がレイアウト設計ステップST4で背景技術と異なる点は、回路シミュレーションST16の後に遅延調整用セルを用いてコンピュータ上で遅延調整が可能となっている点である。そのためのステップST21では、設計者またはコンピュータが遅延時間を確認して遅延時間の多少に応じて遅延調整用セルのスイッチ配線を切り替えて、仕様に対し遅延時間が少ないときには遅延時間を多くするように、逆に遅延時間が多いときには遅延時間を少なくするように調整を行う。例えば、図2のNOTゲート11の出力のタイミングが早いときには、遅延調整用セル15における遅延時間を長くするように遅延調整用素子の接続を変更する。
続いて、遅延調整後再度レイアウト図から抵抗及び容量を抽出し(ST22)、さらに回路シミュレーションを行う(ST23)。ここで、所望の遅延のタイミングが満たされているかを判断し(ST24)、満足されている場合は次の行程に進む。しかし、満足されていない場合は、第一段階は、再度遅延調整を行う。第二段階は自動配置配線を別条件で再度やり直す等の手段を繰り返し、所望の遅延のタイミングが満たされるまで繰り返す。
【0028】
遅延時間の調整は、テスト・評価のステップST6において行ってもよい。この場合には、スイッチ配線は、例えば複数の配線層のうちの最上層に設けるなど、ウェーハプロセスが終了した後に例えば集束イオンビーム(以下FIBという。)等を用いて配線の切断/接続が可能な位置に配置されていなければならない。あるいは、遅延時間を調整するための他の方法には、マスクを替えてウェーハプロセスをやり直す場合が含まれる。
【0029】
このように遅延調整用セルを用いると自動配置配線が可能になる部分は、例えば、eRAMにおいては、DRAM制御回路およびテスト回路である。eRAMにおいては、設計変更が多く、その度にこれらの回路の配置配線をやり直さねばならず、この部分の配置配線を自動化することによって工期が大幅に短縮される。また、ステップST21で遅延調整用セルによって信号の遅延を自動配置配線後に調整できるため、レイアウト設計のやり直し回数を削減でき、工期の短縮が図れる。
【0030】
図3は遅延調整用セルの構成の一例を示す回路図である。図3に示す遅延調整用セル20は、NOTゲート21aで受けた信号INと同じ信号を所定の遅延時間の後にNOTゲート21bから出力する。NOTゲート21aの出力とNOTゲート21bの入力との間にある信号配線には、複数のキャパシタ22a〜22dが接続されている。複数のキャパシタ22a〜22dの一方電極とNOTゲート21a,21b巻の信号配線との間の接続/非接続は、スイッチ配線群23a,23bで切り替えることができる。また、キャパシタ22a,22bの他方電極には電源電圧Vddが印加され、キャパシタ22c,22dの他方電極には電源電圧Vssが印加されている。なお、NOTゲート21a,21bは、他の論理ゲートやトランスミッションゲートで代替することも可能である。
【0031】
図4は図3に示す遅延調整用セル20のレイアウトの一例を示すレイアウト図である。図4において、図3と同一符号のものは図3の同一符号部分に相当する部分である。符号30〜33が付されている点線は、複数の配線層の中の最上層に引かれているトラックであり、符号34〜36が付されている点線は、最上層の1つ下に在る配線層に引かれているトラックである。トラック30〜33の上には、I字型の配線37〜40がそれぞれ配置されている。この配線37〜40はトラック34からトラック36に至る長さを有しており、換言すればトラック34〜36のトラック間隔の整数倍の長さを有していることになる。この配線37〜40の一方端はキャパシタ22a〜22dに接続されている。配線37〜40の他方端は、トラック34上に配置されている配線41によってNOTゲート21a,21bの間の配線に接続されている。配線41と配線37〜40はビアコンタクトで接続されている。配線37〜40の中間部分をFIBによって切断しまたは接続することによってキャパシタ22a〜22dをNOTゲート21aと21bの間の信号線に接続しまたは非接続とすることができる。あるいは、スイッチ配線群23a、23bの切り替えは、最上層のマスクを改訂することで対応することもできる。スイッチ配線群23a,23bが最上層に配置されることは、遅延調整用セルの構成としてセルライブラリの情報に組み込まれている。
【0032】
図5は、例えば図24のDRAM制御回路110あるいはテスト回路140の上に在る最上層の配線の状態の一例を示す平面図である。図5において、符号45,46で示されている配線群は、例えば図23におけるバス107a等に相当する。これら配線群45,46等も自動配置配線によって、トラック30〜33等と同じように最上層に引かれているトラック上に配線されている。例えば、スイッチ配線37,38がトラック上に配置されていない場合には、配線群45,46の間隔が広くなるなど余分の面積が必要になり、集積度が落ちる。スイッチ配線37〜40をトラック上に配置することによってDRAM制御回路やテスト回路の他の部分で最上層に自動配置配線される部分との関係でスイッチ配線37〜40に要する面積を小さくできる。また、eRAMにおけるDRAM制御回路やテスト回路以外の部分の自動配置配線との関係で、スイッチ配線37〜40をトラック上に配置することによってDRAM制御回路やテスト回路のスイッチ配線37〜40に要する面積を小さくでき、半導体装置の集積度が低下するのを抑制することができる。また、スイッチ配線37〜40をI字型にすると例えばL字型にする場合に比べてレイアウト面積を小さくできる。
【0033】
図6はセルの高さと最上層の配線との関係を示す概念図である。セル50〜52が敷き詰められている。これらのセル50〜52は符号53で示した矢印の高さをそれぞれ有している。符号54〜57で示しているのはトラックである。セル50〜52は、それぞれ最上層に配線可能な領域58〜60を有している。セル50〜52の高さがトラック54〜57の間隔の整数倍となっていない場合には、最上層に配線可能な領域58〜60とトラック54〜57がずれるために配線できないトラック55〜57が発生し、集積度が低下する。従って、遅延調整用セルのセル高を最上層のトラックの間隔の整数倍とすることによって、スイッチ配線あるいは遅延調整用セルを密に配置でき、集積度の低下を防止することができる。
【0034】
図7は遅延調整用セルに配置されるスイッチ配線のレイアウトの一例を示す概念図である。図8はスイッチ配線の概念を示す回路図である。遅延調整用セル60のスイッチ配線61は、ノード63,64,65とそれらノード63〜65の間を接続するスイッチ配線部66,67を備えて構成されている。スイッチ配線61は最上層の配線用トラック68の上に配置され1層下の配線用トラック69の上に各ノード63〜65が配置され、つまり、トラック69の間隔の整数倍の長さを有する。配線が物理的な幅を持って存在し、隣の配線用トラック上の配線との間には所定のスペースが存在するので、最上層より1層下の配線用トラックと1つ以上交わるように構成しないと自動配置配線の効率を下げることになる。遅延調整用セル60は、スイッチ配線61に関する上述の規則が記述されており、遅延調整用セル60の記述によって、これら規則も記述したこととなる。
【0035】
図9および図11は自動配置配線が終了したときの最上層とその1層下の配線状態の一例を示すレイアウト図である。図10および図12はそれぞれ図9および図11のスイッチ配線の状態を示す概念図である。ノード63には最上層よりも1層下の配線70がビアコンタクト71を介して接続されている。ノード63,65には最上層の配線72,73がそれぞれ接続されている。図9の状態では、ノード63とノード65が接続されているが、スイッチ配線部66をFIBで切断し、スイッチ配線部67をFIBで接続するとスイッチ配線61の接続が切り換わり、図11に示す状態となる。
【0036】
なお、図7ではノード63〜65が一つのトラック68上に形成される例を示したが、図13に示すように複数のトラック68a〜68cに形成されていてもよく、図7の場合と同様の効果を奏する。図13の場合、スイッチ配線部66,67はそれぞれトラック68aと68bの間およびトラック68bと68cの間に配置される。
【0037】
図14は図3に示す遅延調整用セル20のレイアウトの他の例を示すレイアウト図である。図14に示すレイアウトが図4のレイアウトと異なる点は、図14のスイッチ配線群23a、23bがそれぞれ一つのトラック30,33上に形成されている点である。図14のように構成すると図4の場合に比べて最上層の配線用トラックの本数を削減することができる。
【0038】
次に、遅延調整用セルの他の構成について図15を用いて説明する。図15に示す遅延調整用セルの構成が図3に示す遅延調整用セルの構成と異なる点は、NOTゲート21a,21bの間にある信号線にキャパシタ22a,22cが接続されないときにはキャパシタ22aの両端に電源電圧Vddが、キャパシタ22cの両端に電源電圧Vssが印加される点である。そのために、スイッチ配線群23a,23bは電源電圧Vdd,Vssを供給するための電源線24に接続されている。そして、キャパシタ22b,22dの他方電極をNOTゲート21aと21bの間にある信号線に接続しない場合には、キャパシタ22b,22dの他方電極に電源電圧Vdd,Vssを印加する。このようにキャパシタ22b,22dの両電極の電圧を固定することによって、キャパシタ22b,22dの他方電極がフローティングとなって電気的な不具合が生じるのを防止できる。
【0039】
図16は図15に示す遅延調整用セルのレイアウトの一例を説明するためのレイアウト図である。図16では最上層の配線およびその1層下の配線が示されている。図16のレイアウトが図4のレイアウトと異なる点は、キャパシタ22a,22cを除き、キャパシタ22bの他方電極とスイッチ配線37との接続点にスイッチ配線83を設けている点であり、キャパシタ22dの他方電極とスイッチ配線40との接続点にスイッチ配線84を設けている点である。このスイッチ配線83,84はそれぞれ電源電圧Vdd,Vssを供給するための電源配線24,25に接続されている。スイッチ配線37と83およびスイッチ配線40と84は、それぞれの組で一方が閉じているときには他方が開くような相補的な動作をするように制御される。
図17は図15に示す遅延調整用セルのレイアウトの他の例を説明するためのレイアウト図である。図17に示すレイアウトが図16のレイアウトと異なる点は、図17のスイッチ配線群23a、23bがそれぞれ一つのトラック85,86上に形成されている点である。図17のように構成すると図16の場合に比べて最上層の配線用トラックの本数を削減することができる。
【0040】
次に、遅延時間の測定のためのパッドが最上層に設けられているレイアウトを図18を用いて説明する。図18において、90は探針を接触させて電気的特性を測定するためのパッドであり、その他図4と同一符号のものは図4の同一符号部分に相当する部分である。最上層にパッド90が形成されていることによって、ウェーハプロセス終了後に遅延時間の測定が可能となり、遅延時間の実測結果に応じてスイッチ配線23a,23bの切り替えを行うことができるようになる。このようなパッド90は、例えば図14、図16および図17等の、遅延調整用セルに関する他のレイアウトに設けることも可能である。このパッド90に探針を当てて信号配線を伝わる内部クロックの遅延時間を測定することで、遅延時間の調整の確度を高めて集積回路の内部クロックの遅延の適正化を容易にすることができる。
【0041】
【発明の効果】
以上のように請求項1〜請求項3に記載の集積回路の製造方法によれば、遅延調整用素子の接続を変更して内部クロックの遅延時間を調整でき、DRAMの内部クロックに係わる所定のブロックの自動配置配線が可能となり、レイアウト設計に要する時間を短縮して、集積回路の製造工期を短縮できるという効果がある。
【0042】
また請求項2または請求項3に記載の集積回路の製造方法によれば、回路シミュレーションの結果に基づいて遅延調整用セルの接続を変更して遅延時間を調整することができ、修正後レイアウト図の作成によりレイアウト設計のやり直し回数を減少させることによってレイアウト設計に要する時間を短縮して、集積回路の製造工期を短縮することができるという効果がある。
【0043】
また請求項1または請求項2に記載の集積回路の製造方法によれば、集積回路の形成後に実際の測定結果に基づく遅延調整用セルの接続の変更によって遅延時間を調整することができ、それによりレイアウト設計のやり直し回数を削減でき、集積回路の製造工期を短縮することかできるという効果がある。
【0044】
また請求項1または請求項2に記載の集積回路の製造方法によれば、集積回路の形成の際に、集積回路に作り込まれている遅延調整用セルの接続の変更を、実際にスイッチ配線を切り替えることによって行うことができ、マスクの変更等の手間が省け、集積回路の製造工期を短縮することかできるという効果がある。
【0045】
また請求項3に記載の集積回路の製造方法によれば、レイアウト図を作成する工程において、レイアウトの変更によって遅延調整用セルの接続の変更をスイッチ配線の切り替えによって行うことができ、レイアウト設計のやり直し回数を削減して、集積回路の製造工期を短縮することかできるという効果がある。
【0046】
また請求項1〜請求項3に記載の集積回路の製造方法によれば、スイッチ配線が配線用トラック上に形成されているため、自動配置配線の際にレイアウト面積が増加するのを抑制することができるという効果がある。
【0047】
また請求項1〜請求項3に記載の集積回路の製造方法によれば、セル高が配線用トラックの間隔に一致するため、配線用トラックを無駄にすることなく配線でき、自動配置配線におけるレイアウト面積の増加を抑制することができるという効果がある。
【0048】
請求項4に記載の集積回路によれば、DRAMの内部クロックを伝達する信号線における遅延時間を最上層の配線の接続関係を変更することによって調整することができ、また最上層におけるロジックやDRAM信号線とスイッチ配線との配置関係を適切にしてレイアウト面積の増加を抑制でき、遅延調整用素子を設けることによる面積の増加を抑えつつ集積回路の内部クロックの遅延を適正化できるという効果がある。
【0049】
また請求項4に記載の集積回路によれば、第1の配線と最上層の下にある第2の配線との接続を容易にしてレイアウト面積の増加を抑制することができるという効果がある。
【0050】
請求項5に記載の集積回路によれば、パッドに探針を当てて信号配線を伝わる内部クロックの遅延時間を測定することができ、遅延時間の調整の確度を高めて集積回路の内部クロックの遅延の適正化が容易になるという効果がある。
【図面の簡単な説明】
【図1】 この発明の一実施の形態による半導体装置の製造方法の要部を示すフローチャートである。
【図2】 遅延調整用セルの記述について説明するための論理回路図である。
【図3】 遅延調整用セルの一構成例を説明するための回路図である。
【図4】 図3の遅延調整用セルに関するレイアウトの一例を示すレイアウト図である。
【図5】 DRAM制御回路またはテスト回路上における最上層の配線の状態の一例を示す平面図である。
【図6】 遅延調整用セルに関するセルの高さと最上層の配線との関係を示す概念図である。
【図7】 遅延調整用セルに配置されるスイッチ配線のレイアウトの一例を示すレイアウト図である。
【図8】 スイッチ配線の概念を説明するための回路図である。
【図9】 自動配置配線が終了したときの最上層とその1層下の配線状態の一例を示すレイアウト図である。
【図10】 図9のスイッチ配線の状態を示す概念図である。
【図11】 自動配置配線が終了したときの最上層とその1層下の配線状態の一例を示すレイアウト図である。
【図12】 図11のスイッチ配線の状態を示す概念図である。
【図13】 遅延調整用セルに配置されるスイッチ配線のレイアウトの他の例を示すレイアウト図である。
【図14】 図3の遅延調整用セルに関するレイアウトの他の例を示すレイアウト図である。
【図15】 遅延調整用セルの他の構成例を説明するための回路図である。
【図16】 図15の遅延調整用セルに関するレイアウトの一例を示すレイアウト図である。
【図17】 図15の遅延調整用セルに関するレイアウトの一例を示すレイアウト図である。
【図18】 遅延時間の測定のためのパッドが最上層に設けられている遅延調整用セルのレイアウトの一例を示すレイアウト図である。
【図19】 DRAMとロジックが別々のチップに形成される場合における半導体装置の構成の一例を示す概念図である。
【図20】 エンベッデッドRAMの構成を説明するための概念図である。
【図21】 一般的な集積回路の製造方法を示すフローチャートである。
【図22】 背景技術のレイアウト設計の一例についてのフローチャートである。
【図23】 eRAMの構成の一例を示すブロック図である。
【図24】 DRAM制御回路の構成について説明するためのブロック図である。
【図25】 内部クロックの一例を示すタイミングチャートである。
【符号の説明】
14,15,20,50〜52 遅延調整用セル、37〜40,61,83,84 スイッチ配線。
Claims (5)
- 製品が完成するまでの間に接続関係が変更可能な配線で接続される遅延調整用素子を有し、かつ自動配置配線で使用可能な遅延調整用セルを準備する工程と、
ダイナミック・ランダム・アクセス・メモリの内部クロックに係わる所定のブロックに関する論理回路図中に、前記遅延調整用セルを記述する工程と、
自動配置配線によって前記論理回路図からレイアウト図を作成する工程と、
前記レイアウト図に基づいて集積回路を形成する工程と
を備え、
前記集積回路を形成する工程は、
前記内部クロックの測定を行う工程と、
前記内部クロックの測定結果に基づいて前記遅延調整用素子の接続を変更する工程と
を含み、
前記遅延調整用セルを準備する工程は、最上層に当たる配線層に前記遅延調整用素子の接続を切り替えるためのスイッチ配線を有する遅延調整用セルを準備する工程を含み、
前記内部クロックの測定結果に基づいて前記遅延調整用素子の接続を変更する工程は、前記スイッチ配線で前記遅延調整用素子の接続を切り替える工程を含み、
前記スイッチ配線を有する遅延値調整用セルを準備する工程は、最上層に当たる配線層の配線用トラック上に配置されているスイッチ配線を有する遅延調整用セルを準備する工程を含み、
最上層に当たる配線層の配線用トラック上に配置されているスイッチ配線を有する前記遅延調整用セルを準備する工程において準備される前記遅延調整用セルは、前記配線用トラックの間隔の整数倍に等しいセル高を有することを特徴とする半導体装置の製造方法。 - 製品が完成するまでの間に接続関係が変更可能な配線で接続される遅延調整用素子を有し、かつ自動配置配線で使用可能な遅延調整用セルを準備する工程と、
ダイナミック・ランダム・アクセス・メモリの内部クロックに係わる所定のブロックに関する論理回路図中に、前記遅延調整用セルを記述する工程と、
自動配置配線によって前記論理回路図からレイアウト図を作成する工程と、
前記レイアウト図に基づいて集積回路を形成する工程と
を備え、
前記レイアウト図を作成する工程は、
前記自動配置配線によって形成される修正前レイアウト図から抵抗および容量を抽出する工程と、
前記修正前レイアウト図並びに前記抵抗および容量の情報を用いて回路シミュレーションを行う工程と、
前記回路シミュレーションの結果に応じて前記遅延調整用素子の接続を変更して修正後レイアウト図を作成する工程と
を含み、
前記集積回路を形成する工程は、
前記内部クロックの測定を行う工程と、
前記内部クロックの測定結果に基づいて前記遅延調整用素子の接続を変更する工程と
を含み、
前記遅延調整用セルを準備する工程は、最上層に当たる配線層に前記遅延調整用素子の接続を切り替えるためのスイッチ配線を有する遅延調整用セルを準備する工程を含み、
前記内部クロックの測定結果に基づいて前記遅延調整用素子の接続を変更する工程は、前記スイッチ配線で前記遅延調整用素子の接続を切り替える工程を含み、
前記スイッチ配線を有する遅延値調整用セルを準備する工程は、最上層に当たる配線層の配線用トラック上に配置されているスイッチ配線を有する遅延調整用セルを準備する工程を含み、
最上層に当たる配線層の配線用トラック上に配置されているスイッチ配線を有する前記遅延調整用セルを準備する工程において準備される前記遅延調整用セルは、前記配線用トラックの間隔の整数倍に等しいセル高を有することを特徴とする半導体装置の製造方法。 - 製品が完成するまでの間に接続関係が変更可能な配線で接続される遅延調整用素子を有し、かつ自動配置配線で使用可能な遅延調整用セルを準備する工程と、
ダイナミック・ランダム・アクセス・メモリの内部クロックに係わる所定のブロックに関する論理回路図中に、前記遅延調整用セルを記述する工程と、
自動配置配線によって前記論理回路図からレイアウト図を作成する工程と、
前記レイアウト図に基づいて集積回路を形成する工程と
を備え、
前記レイアウト図を作成する工程は、
前記自動配置配線によって形成される修正前レイアウト図から抵抗および容量を抽出する工程と、
前記修正前レイアウト図並びに前記抵抗および容量の情報を用いて回路シミュレーションを行う工程と、
前記回路シミュレーションの結果に応じて前記遅延調整用素子の接続を変更して修正後レイアウト図を作成する工程と
を含み、
前記遅延調整用セルを準備する工程は、最上層に当たる配線層に前記遅延調整用素子の接続を切り替えるためのスイッチ配線を有する遅延調整用セルを準備する工程を含み、
前記修正後レイアウト図を作成する工程は、前記回路シミュレーションの結果に応じて、前記遅延調整用素子の接続を前記スイッチ配線を用いて変更する工程を含み、
前記スイッチ配線を有する遅延値調整用セルを準備する工程は、最上層に当たる配線層の配線用トラック上に配置されているスイッチ配線を有する遅延調整用セルを準備する工程を含み、
最上層に当たる配線層の配線用トラック上に配置されているスイッチ配線を有する前記遅延調整用セルを準備する工程において準備される前記遅延調整用セルは、前記配線用トラックの間隔の整数倍に等しいセル高を有することを特徴とする半導体装置の製造方法。 - ロジックとダイナミック・ランダム・アクセス・メモリとが配置される一つの基板と、
前記基板上に配置されて前記ロジックと前記ダイナミック・ランダム・アクセス・メモリを構成するための複数の素子と、
前記複数の素子を接続するための複数の配線と、
前記複数の配線が配置される複数の配線層とを備え、
前記複数の素子は、
一方電極と他方電極とを持ち、かつ前記一方電極の電位が固定されている複数の遅延調整用素子を含み、
前記複数の配線は、
前記ダイナミック・ランダム・アクセス・メモリで使用される内部クロックを伝達するための信号配線と、
前記複数の配線層の中の最上層において等間隔に引かれる第1の仮想直線の上に配置される複数の第1の配線を含み、
前記複数の遅延調整用素子は、それぞれ前記複数の第1の配線の中の一つを介して前記信号配線に前記他方電極を接続し、
前記複数の配線は、
前記最上層の下に存する配線層に等間隔で引かれる第2の仮想直線上へ配置される複数の第2の配線を含み、
前記第2の仮想直線は等間隔で引かれており、
前記複数の第1の配線は、前記第2の仮想直線の間隔に対し整数倍の長さを有することを特徴とする半導体装置。 - 前記信号配線に接続されているパッドを前記最上層に備える、請求項4に記載の半導体装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00783098A JP4229998B2 (ja) | 1998-01-19 | 1998-01-19 | 半導体装置および半導体装置の製造方法 |
TW087107903A TW387129B (en) | 1998-01-19 | 1998-05-21 | Semiconductor devices |
US09/113,029 US6269280B1 (en) | 1998-01-19 | 1998-07-13 | Semiconductor device and method of fabricating the same |
KR1019980029879A KR100303675B1 (ko) | 1998-01-19 | 1998-07-24 | 반도체 장치 및 반도체 장치의 제조 방법 |
DE19842245A DE19842245A1 (de) | 1998-01-19 | 1998-09-15 | Halbleiterbauelement und Herstellungsverfahren dafür |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00783098A JP4229998B2 (ja) | 1998-01-19 | 1998-01-19 | 半導体装置および半導体装置の製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008167221A Division JP2008244504A (ja) | 2008-06-26 | 2008-06-26 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11204652A JPH11204652A (ja) | 1999-07-30 |
JP4229998B2 true JP4229998B2 (ja) | 2009-02-25 |
Family
ID=11676524
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP00783098A Expired - Fee Related JP4229998B2 (ja) | 1998-01-19 | 1998-01-19 | 半導体装置および半導体装置の製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6269280B1 (ja) |
JP (1) | JP4229998B2 (ja) |
KR (1) | KR100303675B1 (ja) |
DE (1) | DE19842245A1 (ja) |
TW (1) | TW387129B (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6360133B1 (en) * | 1999-06-17 | 2002-03-19 | Advanced Micro Devices, Inc. | Method and apparatus for automatic routing for reentrant process |
US7466180B2 (en) * | 2000-12-12 | 2008-12-16 | Intel Corporation | Clock network |
KR100396530B1 (ko) * | 2001-09-29 | 2003-09-02 | 기가트론 주식회사 | 혼성신호 집적회로 설계를 위한 실리콘 기판 결합잡음모델링 및 분석 방법 |
US7292046B2 (en) * | 2003-09-03 | 2007-11-06 | Infineon Technologies Ag | Simulated module load |
US7102914B2 (en) * | 2004-02-27 | 2006-09-05 | International Business Machines Corporation | Gate controlled floating well vertical MOSFET |
US7448012B1 (en) | 2004-04-21 | 2008-11-04 | Qi-De Qian | Methods and system for improving integrated circuit layout |
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JP4320340B2 (ja) * | 2006-12-15 | 2009-08-26 | 川崎マイクロエレクトロニクス株式会社 | 半導体集積回路の設計方法、および、半導体集積回路 |
TWI781017B (zh) * | 2021-12-17 | 2022-10-11 | 力晶積成電子製造股份有限公司 | 測試系統以及其測試電路 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0658937B2 (ja) | 1984-03-07 | 1994-08-03 | 株式会社東芝 | 半導体集積回路 |
JPH04246857A (ja) | 1991-02-01 | 1992-09-02 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
JP3154524B2 (ja) | 1991-08-14 | 2001-04-09 | 株式会社日立製作所 | 半導体装置の設計方法 |
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JPH10283777A (ja) | 1997-04-04 | 1998-10-23 | Mitsubishi Electric Corp | Sdramコアと論理回路を単一チップ上に混載した半導体集積回路装置およびsdramコアのテスト方法 |
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-
1998
- 1998-01-19 JP JP00783098A patent/JP4229998B2/ja not_active Expired - Fee Related
- 1998-05-21 TW TW087107903A patent/TW387129B/zh not_active IP Right Cessation
- 1998-07-13 US US09/113,029 patent/US6269280B1/en not_active Expired - Lifetime
- 1998-07-24 KR KR1019980029879A patent/KR100303675B1/ko not_active IP Right Cessation
- 1998-09-15 DE DE19842245A patent/DE19842245A1/de not_active Withdrawn
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Publication number | Publication date |
---|---|
KR100303675B1 (ko) | 2001-09-24 |
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US6269280B1 (en) | 2001-07-31 |
TW387129B (en) | 2000-04-11 |
DE19842245A1 (de) | 1999-07-22 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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RD04 | Notification of resignation of power of attorney |
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A131 | Notification of reasons for refusal |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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S111 | Request for change of ownership or part of ownership |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111212 Year of fee payment: 3 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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S531 | Written request for registration of change of domicile |
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R350 | Written notification of registration of transfer |
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