JP4320340B2 - 半導体集積回路の設計方法、および、半導体集積回路 - Google Patents
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Description
12 ネットリスト
14 回路ブロックレイアウトデータ
20,50 スタンダードセル(遅延調整セル)
30 スタンダードセル(負荷容量用セル)
40 回路ブロック
42_1,42_2,44 論理回路
A21,A22,A31,A32,B31,B3,A51,A52,B5 入力端子
Z2,Z3,Z5 出力端子
N1,N2,N3,N4,N5,N6 ノード
Claims (20)
- 第1の複数種のスタンダードセルそれぞれの、論理機能およびレイアウトのデータを含むスタンダードセルデータを記憶するとともに、前記複数種のスタンダードセルの少なくとも1つの、出力端子と複数の入力端子とを有する特定の種類のセルについて、前記スタンダードセルデータに加えて、前記複数の入力端子から選ばれた遅延入力端子と前記出力端子との間の遅延時間と、他の入力端子を複数の固定電位のいずれかに接続する複数の遅延調整セル接続パターンとの対応の把握を可能とする、遅延調整セルデータを記憶したセルライブラリを用意し、
前記セルライブラリから、前記特定の種類のセルの少なくとも1つを含む第2の複数種のスタンダードセルを選択し、配置し、相互に接続して信号経路を形成した少なくとも1つの論理回路を含む回路ブロックを有する半導体集積回路を設計する方法であって、
前記配置および接続を、前記選択された特定の種類のスタンダードセルである第1のスタンダードセルの、前記遅延入力端子を前記信号経路の第1のノードに接続し、前記出力端子を前記信号経路の第2のノードに接続し、前記他の入力端子を前記複数の遅延調整セル接続パターンから選択された1つの接続パターンで前記複数の固定電位のいずれかに接続するとともに、
前記第1のスタンダードセルと同一の種類のスタンダードセルである第2のスタンダードセルの前記複数の入力端子の少なくとも2つおよび前記出力端子を、前記信号経路の他のノードに、該少なくとも2つの入力端子のそれぞれに入力される変数の間の論理演算結果が該出力端子に出力されるように接続することによって行うことを特徴とする半導体集積回路の設計方法。 - 前記配置および接続を行った後に、前記少なくとも1つの論理回路のタイミング評価を行い、該タイミング評価の結果に応じて、前記1つの接続パターンの修正を行うことを特徴とする請求項1記載の半導体集積回路の設計方法。
- 前記セルライブラリが、さらに、前記複数種のスタンダードセルの少なくとも1つの、第2の出力端子と第2の複数の入力端子とを有する第2の特定の種類のセルについて、前記スタンダードセルデータに加えて、前記第2の複数の入力端子から選ばれた1つもしくは複数の入力端子を同一のノードに接続した時に該同一のノードに付加される負荷容量値と、該1つもしくは複数の入力端子を該同一のノードに接続する複数の負荷容量用セル接続パターンとの対応の把握を可能とする負荷容量用セルデータを記憶し、
前記第2の複数種のスタンダードセルの選択が、前記第2の特定の種類のセルの少なくとも1つを含むように行われ、
前記配置および接続を、前記選択された第2の特定の種類のスタンダードセルである第3のスタンダードセルの前記第2の複数の入力端子を、前記信号経路の第3のノードに、前記複数の負荷容量用セル接続パターンと、全く接続を行わない接続パターンとの中から選択された第2の1つの接続パターンで接続するように行うことを特徴とする請求項1または2に記載の半導体集積回路の設計方法。 - 前記スタンダードセルに記憶される遅延調整セルデータが、前記出力端子に付加される負荷容量値が異なる複数の場合のそれぞれについての、前記遅延時間と複数の遅延調整セル接続パターンとの対応の把握を可能とするものであり、
前記配置および接続を、前記第2のノードと第3のノードとが同一のノードになるように行うことを特徴とする請求項3記載の半導体集積回路の設計方法。 - 第1の複数種のスタンダードセルそれぞれの、論理機能およびレイアウトのデータを含むスタンダードセルデータが記憶されたセルライブラリから、出力端子と複数の入力端子とを有する特定の種類のセルを含む第2の複数種のスタンダードセルを選択し、配置し、相互に接続して信号経路を形成した少なくとも1つの論理回路を含む回路ブロックを有する半導体集積回路を設計する方法において、
前記配置および接続を、
前記特定の種類のスタンダードセルである第1のスタンダードセルの、前記複数の入力端子から選ばれた遅延入力端子を前記信号経路の第1のノードに接続し、前記出力端子を前記信号経路の第2のノードに接続し、他の入力端子を、該他の入力端子を複数の固定電位のいずれかに接続する複数の遅延調整セル接続パターンから選択された1つの接続パターンで、該複数の固定電位のいずれかに接続するとともに、
前記第1のスタンダードセルと同一の種類のスタンダードセルである第2のスタンダードセルの、前記複数の入力端子の少なくとも2つおよび出力端子を、前記信号経路の他のノードに、該少なくとも2つの入力端子のそれぞれに入力される変数の間の論理演算結果が該出力端子に出力されるように接続することによって行うことを特徴とする半導体集積回路の設計方法。 - 前記配置および接続を行った後に、前記少なくとも1つの論理回路のタイミング評価を行い、該タイミング評価の結果に基づいて、前記1つの接続パターンの修正を行うことを特徴とする請求項5記載の半導体集積回路の設計方法。
- 前記第2の複数種のスタンダードセルの選択が、第2の出力端子と第2の複数の入力端子とを有する第2の特定の種類のセルを含むように行われ、
前記配置および接続を、
前記第2の特定の種類のスタンダードセルである第3のスタンダードセルの前記第2の複数の入力端子を、前記信号経路の第3のノードに、該第2の複数の入力端子の1つもしくは複数を該第3のノードに接続する複数の負荷容量セル接続パターンと、全く接続を行わない接続パターンとの中から選択された第2の1つの接続パターンで接続するとともに、
前記第3のスタンダードセルと同一の種類のスタンダードセルである第4のスタンダードセルの、前記第2の複数の入力端子の少なくとも2つおよび第2の出力端子を、前記信号経路の他のノードに、該少なくとも2つの入力端子にそれぞれ入力される変数の間の論理演算結果が該第2の出力端子に出力されるよう接続することによって行うことを特徴とする請求項5または6に記載の半導体集積回路の設計方法。 - それぞれが所定のレイアウトと論理機能を有する複数種のスタンダードセルを配置し、相互に接続して信号経路を形成した少なくとも1つの論理回路を含む回路ブロックを有する半導体集積回路において、
前記複数種のスタンダードセルは、出力端子と複数の入力端子を有する特定の種類のスタンダードセルを含み、
前記回路ブロックが、
前記特定の種類のスタンダードセルである第1のスタンダードセルであって、前記複数の入力端子から選ばれた遅延入力端子が前記信号経路の第1のノードに接続され、前記出力端子が前記信号経路の第2のノードに接続され、他の入力端子が、該他の入力端子を複数の固定電位のいずれかに接続する複数の遅延調整セル接続パターンから選択された1つの接続パターンで、該複数の固定電位のいずれかに接続された遅延調整セルと、
前記第1のスタンダードセルと同一の種類のスタンダードセルであって、前記複数の入力端子の少なくとも2つおよび前記出力端子が前記信号経路の他のノードに接続され、該少なくとも2つの入力端子のそれぞれに入力される変数の間の論理演算結果を該出力端子に出力する第2のスタンダードセルとを含むことを特徴とする半導体集積回路。 - 前記複数の遅延調整セル接続パターンのぞれぞれは、前記遅延入力端子に入力された信号が、該それぞれの遅延調整セル接続パターンに対応した遅延時間の後に、前記出力端子に出力される接続パターンであることを特徴とする請求項8記載の半導体集積回路。
- 前記1つの接続パターンを選択するスイッチを有することを特徴とする請求項8または9に記載の半導体集積回路。
- 前記複数種のスタンダードセルが、第2の出力端子と第2の複数の入力端子を有する第2の特定の種類のスタンダードセルをさらに含み、
前記回路ブロックが、
前記第2の特定の種類のスタンダードセルである第3のスタンダードセルであって、前記第2の複数の入力端子が前記信号経路の第3のノードに、該第2の複数の入力端子の1つもしくは複数を該第3のノードに接続する複数の負荷容量用セル接続パターンと、全く接続を行わない接続パターンとの中から選択された、第2の1つの接続パターンで接続された負荷容量用セルと、
前記第3のスタンダードセルと同一の種類のスタンダードセルであって、前記第2の複数の入力端子の少なくとも2つおよび前記第2の出力端子が前記信号経路の他のノードに接続され、該少なくとも2つの入力端子のそれぞれに入力される変数の間の論理演算結果を該第2の出力端子に出力する第4のスタンダードセルとを含むことを特徴とする請求項8ないし10のいずれかに記載の半導体集積回路。 - 前記第2のノードと第3のノードとが同一のノードであることを特徴とする請求項11記載の半導体集積回路。
- 前記回路ブロックが、前記遅延調整セルに加えて、前記第1のスタンダードセルと同一の種類のスタンダードセルであって、前記遅延入力端子が前記信号経路の第4のノードに接続され、前記出力端子が前記信号経路の第5のノードに接続され、他の入力端子が、前記複数の遅延調整セル接続パターンから選択された、前記1つの接続パターンとは異なる接続パターンで前記複数の固定電位のいずれかに接続された、第2の遅延調整セルをさらに含むことを特徴とする請求項8ないし12のいずれかに記載の半導体集積回路。
- 第1の複数種のスタンダードセルそれぞれの、論理機能およびレイアウトのデータを含むスタンダードセルデータを記憶するとともに、前記複数種のスタンダードセルの少なくとも1つの、出力端子と複数の入力端子とを有する特定の種類のセルについて、前記スタンダードセルデータに加えて、前記複数の入力端子から選ばれた1つもしくは複数の入力端子を同一のノードに接続した時に該同一のノードに付加される負荷容量値と、該1つもしくは複数の入力端子を該同一のノードに接続する複数の負荷容量用セル接続パターンとの対応の把握を可能とする、負荷容量用セルデータを記憶したセルライブラリを用意し、
前記セルライブラリから、前記特定の種類のセルの少なくとも1つを含む第2の複数種のスタンダードセルを選択し、配置し、相互に接続して信号経路を形成した少なくとも1つの論理回路を含む回路ブロックを有する半導体集積回路を設計する方法であって、
前記配置および接続を、前記選択された特定の種類のスタンダードセルである第1のスタンダードセルの前記複数の入力端子を、前記信号経路の第1のノードに、前記複数の負荷容量用セル接続パターンと、全く接続を行わない接続パターンとの中から選択された1つの接続パターンで接続するように行うとともに、前記第1のスタンダードセルと同一の種類のスタンダードセルである第2のスタンダードセルの前記複数の入力端子の少なくとも2つおよび前記出力端子を、前記信号経路の他のノードに、該少なくとも2つの入力端子のそれぞれに入力される変数の間の論理演算結果が該出力端子に出力されるように接続することによって行うことを特徴とする半導体集積回路の設計方法。 - 前記配置および接続を行った後に、前記少なくとも1つの論理回路のタイミング評価を行い、該タイミング評価の結果に応じて、前記1つの接続パターンの修正を行うことを特徴とする請求項14記載の半導体集積回路の設計方法。
- 第1の複数種のスタンダードセルそれぞれの、論理機能およびレイアウトのデータを含むスタンダードセルデータが記憶されたセルライブラリから、出力端子と複数の入力端子とを有する特定の種類のセルを含む第2の複数種のスタンダードセルを選択し、配置し、相互に接続して信号経路を形成した少なくとも1つの論理回路を含む回路ブロックを有する半導体集積回路を設計する方法において、
前記配置および接続を、
前記特定の種類のスタンダードセルである第1のスタンダードセルの前記複数の入力端子を、前記信号経路の第1のノードに、該複数の入力端子の1つもしくは複数を該第1のノードに接続する複数の負荷容量セル接続パターンと、全く接続を行わない接続パターンとの中から選択された1つの接続パターンで接続するとともに、
前記第1のスタンダードセルと同一の種類のスタンダードセルである第2のスタンダードセルの前記複数の入力端子の少なくとも2つおよび出力端子を、前記信号経路の他のノードに、該少なくとも2つの入力端子のそれぞれに入力される変数の間の論理演算結果が該出力端子に出力されるよう接続することによって行うことを特徴とする半導体集積回路の設計方法。 - 前記配置および接続を行った後に、前記少なくとも1つの論理回路のタイミング評価を行い、該タイミング評価の結果に基づいて、前記1つの接続パターンの修正を行うことを特徴とする請求項16記載の半導体集積回路の設計方法。
- それぞれが所定のレイアウトと論理機能を有する複数種のスタンダードセルを配置し、相互に接続して信号経路を形成した少なくとも1つの論理回路を含む回路ブロックを有する半導体集積回路において、
前記複数種のスタンダードセルは、出力端子と複数の入力端子を有する特定の種類のスタンダードセルを含み、
前記回路ブロックが、
前記特定の種類のスタンダードセルである第1のスタンダードセルであって、前記複数の入力端子が前記信号経路の第1のノードに、該複数の入力端子の1つもしくは複数を該第1のノードに接続する複数の負荷容量用セル接続パターンと、全く接続を行わない接続パターンとの中から選択された1つの接続パターンで接続された負荷容量用セルと、
前記第1のスタンダードセルと同一の種類のスタンダードセルであって、前記複数の入力端子の少なくとも2つおよび前記出力端子が前記信号経路の他のノードに接続され、該少なくとも2つの入力端子のそれぞれに入力される変数の間の論理演算結果を該出力端子に出力する第2のスタンダードセルとを含むことを特徴とする半導体集積回路。 - 前記1つの接続パターンを選択するスイッチを有することを特徴とする請求項18記載の半導体集積回路。
- 前記回路ブロックが、前記負荷容量用セルに加えて、前記第1のスタンダードセルと同一の種類のスタンダードセルであって、前記複数の入力端子が前記信号経路の第2のノードに、前記複数の負荷容量用セル接続パターンから選択された、前記1つの接続パターンとは異なる接続パターンで接続された第2の負荷容量用セルをさらに含むことを特徴とする請求項18または19に記載の半導体集積回路。
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