JP2003273222A - 回路設計方法及びプログラム - Google Patents
回路設計方法及びプログラムInfo
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- G06F30/32—Circuit design at the digital level
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- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【課題】 回路のタイミング調整を短ＴＡＴで効率よく
実施するための回路設計技術を提供することを課題とす
る。 【解決手段】 初期レイアウト時に回路特性上遅延時間
の調整が必要とされることが予想される部分に予め遅延
時間可変セルを挿入した回路の設計データを入力するス
テップと、入力された設計データのタイミング解析を行
うステップと、タイミング解析の結果、エラーが発生し
た場合に遅延時間可変セルの内部の遅延時間を修正する
ステップとを有する回路設計方法が提供される。
実施するための回路設計技術を提供することを課題とす
る。 【解決手段】 初期レイアウト時に回路特性上遅延時間
の調整が必要とされることが予想される部分に予め遅延
時間可変セルを挿入した回路の設計データを入力するス
テップと、入力された設計データのタイミング解析を行
うステップと、タイミング解析の結果、エラーが発生し
た場合に遅延時間可変セルの内部の遅延時間を修正する
ステップとを有する回路設計方法が提供される。
Description
【０００１】
【発明の属する技術分野】本発明は、回路設計技術に関
し、特にレイアウト設計された回路のタイミング調整を
容易にする回路設計技術に関する。
し、特にレイアウト設計された回路のタイミング調整を
容易にする回路設計技術に関する。
【０００２】
【従来の技術】半導体チップの大規模化、高速化、微細
化に伴い、ＬＳＩ(large scale integration)設計が複
雑化している。また、近年、ＤＦＴ(design for test)
手法への対応、低消費電力化のためのゲーテッドクロッ
クセルの挿入によりクロック回路の複雑化、及び、外部
ＤＲＡＭ回路とのインターフェース（I/F）の際にタイ
ミングの微調整が大変重要になっており、高精度かつ短
ＴＡＴ(turn around time)でタイミングを調整する手法
が求められている。
化に伴い、ＬＳＩ(large scale integration)設計が複
雑化している。また、近年、ＤＦＴ(design for test)
手法への対応、低消費電力化のためのゲーテッドクロッ
クセルの挿入によりクロック回路の複雑化、及び、外部
ＤＲＡＭ回路とのインターフェース（I/F）の際にタイ
ミングの微調整が大変重要になっており、高精度かつ短
ＴＡＴ(turn around time)でタイミングを調整する手法
が求められている。
【０００３】
【発明が解決しようとする課題】ＬＳＩ開発時における
タイミング調整（修正）は、タイミング調整後に、再度
レイアウト処理を実施するため多大な処理時間を要す
る。また、再レイアウト処理するため、セル配置及び配
線が微妙に変わって新規のタイミングエラーを引き起こ
す等の問題点が生じる。
タイミング調整（修正）は、タイミング調整後に、再度
レイアウト処理を実施するため多大な処理時間を要す
る。また、再レイアウト処理するため、セル配置及び配
線が微妙に変わって新規のタイミングエラーを引き起こ
す等の問題点が生じる。
【０００４】本発明の目的は、回路のタイミング調整を
短ＴＡＴで効率よく実施するための回路設計技術を提供
することである。
短ＴＡＴで効率よく実施するための回路設計技術を提供
することである。
【０００５】
【課題を解決するための手段】本発明の一観点によれ
ば、初期レイアウト時に回路特性上遅延時間の調整が必
要とされることが予想される部分に予め遅延時間可変セ
ルを挿入した回路の設計データを入力するステップと、
入力された設計データのタイミング解析を行うステップ
と、タイミング解析の結果、エラーが発生した場合に遅
延時間可変セルの内部の遅延時間を修正するステップと
を有する回路設計方法が提供される。
ば、初期レイアウト時に回路特性上遅延時間の調整が必
要とされることが予想される部分に予め遅延時間可変セ
ルを挿入した回路の設計データを入力するステップと、
入力された設計データのタイミング解析を行うステップ
と、タイミング解析の結果、エラーが発生した場合に遅
延時間可変セルの内部の遅延時間を修正するステップと
を有する回路設計方法が提供される。
【０００６】予め回路内に遅延時間可変セルを挿入して
おき、タイミングエラーが発生した場合には遅延時間可
変セルの内部の遅延時間を修正すればよいので、遅延時
間可変セル以外のセル及び外部配線を変更しなくてもよ
い。これにより、効率よく短時間で回路のタイミング調
整を行い、設計時間を短縮することができる。
おき、タイミングエラーが発生した場合には遅延時間可
変セルの内部の遅延時間を修正すればよいので、遅延時
間可変セル以外のセル及び外部配線を変更しなくてもよ
い。これにより、効率よく短時間で回路のタイミング調
整を行い、設計時間を短縮することができる。
【０００７】
【発明の実施の形態】図１は、本発明の実施形態による
集積回路設計方法を説明するための集積回路の回路図で
ある。集積回路は、半導体チップにより形成される。集
積回路には、多数のＤ型フリップフロップ（以下、フリ
ップフロップという）１０３及び１１３が設けられる。
フリップフロップ１０３及び１１３は、論理回路であ
り、クロック端子ＣＬＫのクロック信号のタイミングに
同期して、入力端子Ｄのデータを基に出力端子Ｑからデ
ータを出力する。
集積回路設計方法を説明するための集積回路の回路図で
ある。集積回路は、半導体チップにより形成される。集
積回路には、多数のＤ型フリップフロップ（以下、フリ
ップフロップという）１０３及び１１３が設けられる。
フリップフロップ１０３及び１１３は、論理回路であ
り、クロック端子ＣＬＫのクロック信号のタイミングに
同期して、入力端子Ｄのデータを基に出力端子Ｑからデ
ータを出力する。
【０００８】クロック入力端子ＣＬＫ０には、クロック
信号が入力される。そのクロック信号は、遅延時間可変
セル１０１及びバッファ１０２を介して、多数のフリッ
プフロップ１０３のクロック端子ＣＬＫに供給される。
また、クロック入力端子ＣＬＫ０のクロック信号は、バ
ッファ１１１、遅延時間可変セル１１２及び論理積（Ａ
ＮＤ）回路１１４を介して、多数のフリップフロップ１
１３のクロック端子ＣＬＫに供給される。
信号が入力される。そのクロック信号は、遅延時間可変
セル１０１及びバッファ１０２を介して、多数のフリッ
プフロップ１０３のクロック端子ＣＬＫに供給される。
また、クロック入力端子ＣＬＫ０のクロック信号は、バ
ッファ１１１、遅延時間可変セル１１２及び論理積（Ａ
ＮＤ）回路１１４を介して、多数のフリップフロップ１
１３のクロック端子ＣＬＫに供給される。
【０００９】バッファ１０２及び１１１は、多数のフリ
ップフロップ１０３及び１１３に供給されるクロック信
号を電流増幅するためのものである。ＡＮＤ回路１１４
は、ゲーテッドクロックセルであり、制御端子ＣＴＬの
レベルを制御することにより、クロック信号の出力のオ
ン又はオフを切り替えることができる。具体的には、制
御端子ＣＴＬをハイレベルにすればクロック信号の出力
をオンにし、制御端子ＣＴＬをローレベルにすればクロ
ック信号の出力をオフにすることができる。クロック信
号の出力をオフにすることにより、多数のフリップフロ
ップ１１３における電力消費を低減させることができ
る。
ップフロップ１０３及び１１３に供給されるクロック信
号を電流増幅するためのものである。ＡＮＤ回路１１４
は、ゲーテッドクロックセルであり、制御端子ＣＴＬの
レベルを制御することにより、クロック信号の出力のオ
ン又はオフを切り替えることができる。具体的には、制
御端子ＣＴＬをハイレベルにすればクロック信号の出力
をオンにし、制御端子ＣＴＬをローレベルにすればクロ
ック信号の出力をオフにすることができる。クロック信
号の出力をオフにすることにより、多数のフリップフロ
ップ１１３における電力消費を低減させることができ
る。
【００１０】すべてのフリップフロップ１０３及び１１
３には、同一タイミングのクロック信号が供給される必
要がある。しかし、上記のバッファ１０２，１１１及び
ＡＮＤ回路１１４では、入力及び出力信号の間に遅延時
間が生じる。また、接続配線は、長さに応じた遅延時間
が生じる。そのため、各フリップフロップ１０３，１１
３に供給されるクロック信号にタイミングのずれが生じ
る。このタイミングのずれが大きいと、タイミングエラ
ーが生じ、集積回路が正常に動作しない。遅延時間可変
セル１０１及び１１２は、このようなタイミングエラー
をなくすために、クロック信号の遅延時間を調整するた
めのものである。
３には、同一タイミングのクロック信号が供給される必
要がある。しかし、上記のバッファ１０２，１１１及び
ＡＮＤ回路１１４では、入力及び出力信号の間に遅延時
間が生じる。また、接続配線は、長さに応じた遅延時間
が生じる。そのため、各フリップフロップ１０３，１１
３に供給されるクロック信号にタイミングのずれが生じ
る。このタイミングのずれが大きいと、タイミングエラ
ーが生じ、集積回路が正常に動作しない。遅延時間可変
セル１０１及び１１２は、このようなタイミングエラー
をなくすために、クロック信号の遅延時間を調整するた
めのものである。
【００１１】ここで、遅延時間可変セルを用いず、タイ
ミングエラーが生じた後に、遅延セルを新たに挿入する
方法も考えられる。この方法は、以下の欠点がある。ま
ず、遅延セルを挿入する場所を新たに決める必要があ
る。また、遅延セルを挿入したくても、遅延セルを挿入
する物理的スペースがないことがある。また、遅延セル
を挿入するために、既存の論理セルや配線を変更しなけ
ればならないことがある。これらは、設計時間の長期化
を招く。
ミングエラーが生じた後に、遅延セルを新たに挿入する
方法も考えられる。この方法は、以下の欠点がある。ま
ず、遅延セルを挿入する場所を新たに決める必要があ
る。また、遅延セルを挿入したくても、遅延セルを挿入
する物理的スペースがないことがある。また、遅延セル
を挿入するために、既存の論理セルや配線を変更しなけ
ればならないことがある。これらは、設計時間の長期化
を招く。
【００１２】そこで、本実施形態では、初期レイアウト
時に回路特性上遅延時間の調整が必要とされることが予
想される部分に予め遅延時間可変セル１０１，１１２を
挿入した回路の設計データを作成しておく。次に、その
設計データのタイミング解析を行う。タイミング解析の
結果、エラーが発生した場合には、遅延時間可変セル１
０１，１１２の内部配線を調整することにより、遅延時
間可変セル１０１，１１２の遅延時間を修正する。この
修正により、タイミングエラーを解消することができ
る。
時に回路特性上遅延時間の調整が必要とされることが予
想される部分に予め遅延時間可変セル１０１，１１２を
挿入した回路の設計データを作成しておく。次に、その
設計データのタイミング解析を行う。タイミング解析の
結果、エラーが発生した場合には、遅延時間可変セル１
０１，１１２の内部配線を調整することにより、遅延時
間可変セル１０１，１１２の遅延時間を修正する。この
修正により、タイミングエラーを解消することができ
る。
【００１３】なお、図１では、２個の遅延時間可変セル
１０１及び１１２しか示していないが、実際は数万個オ
ーダのフリップフロップが存在するため、遅延時間可変
セルが多数必要となる。また、クロック信号は、例えば
１００ＭＨｚの高周波数であるので、わずかなタイミン
グのずれもタイミングエラーになりやすい。
１０１及び１１２しか示していないが、実際は数万個オ
ーダのフリップフロップが存在するため、遅延時間可変
セルが多数必要となる。また、クロック信号は、例えば
１００ＭＨｚの高周波数であるので、わずかなタイミン
グのずれもタイミングエラーになりやすい。
【００１４】図２（Ａ）は、遅延時間可変セル１０１及
び１１２の基本構成を示す。集積回路内のすべての遅延
時間可変セル１０１及び１１２は、同一の複数のトラン
ジスタ構造を有する。遅延時間可変セルは、例えば８個
のインバータ２０１ａ〜２０１ｈを有する。１個のイン
バータ２０１ａは、ＣＭＯＳ(complimentary metal oxi
de semiconductor)構造であり、ｐチャネルＭＯＳ(meta
l oxide semiconductor)トランジスタ２０２及びｎチャ
ネルＭＯＳトランジスタ２０３を有する。トランジスタ
２０２及び２０３のゲートは相互に接続され、ドレイン
も相互に接続される。トランジスタ２０２のソースは電
源ラインに接続され、トランジスタ２０３のソースは基
準電位ライン（グランドライン）に接続される。その他
のインバータ２０１ｂ〜２０１ｈも、インバータ２０１
ａと同じ構成である。インバータ２０１ａ〜２０１ｈ
は、ゲートの相互接続点が入力であり、ドレインの相互
接続点が出力である。
び１１２の基本構成を示す。集積回路内のすべての遅延
時間可変セル１０１及び１１２は、同一の複数のトラン
ジスタ構造を有する。遅延時間可変セルは、例えば８個
のインバータ２０１ａ〜２０１ｈを有する。１個のイン
バータ２０１ａは、ＣＭＯＳ(complimentary metal oxi
de semiconductor)構造であり、ｐチャネルＭＯＳ(meta
l oxide semiconductor)トランジスタ２０２及びｎチャ
ネルＭＯＳトランジスタ２０３を有する。トランジスタ
２０２及び２０３のゲートは相互に接続され、ドレイン
も相互に接続される。トランジスタ２０２のソースは電
源ラインに接続され、トランジスタ２０３のソースは基
準電位ライン（グランドライン）に接続される。その他
のインバータ２０１ｂ〜２０１ｈも、インバータ２０１
ａと同じ構成である。インバータ２０１ａ〜２０１ｈ
は、ゲートの相互接続点が入力であり、ドレインの相互
接続点が出力である。
【００１５】遅延時間可変セルは、入力端子２１１及び
出力端子２１２を有する。入力端子２１１は、配線２１
６を介してインバータ２０１ａの入力に接続される。出
力端子２１２は、配線２１７を介してインバータ２０１
ｈの出力に接続される。インバータ２０１ａ〜２０１ｈ
は、それぞれ入力データが論理反転されて出力される。
したがって、偶数個のインバータを直列に接続すること
により、バッファを構成することができる。例えば、２
個のインバータを接続すれば１個のバッファを形成で
き、８個のインバータを接続すれば４個のバッファを形
成することができる。図２（Ａ）中の実線２１３は配線
済みを示し、破線２１４及び２１５は未配線でありかつ
配線可能箇所を示す。
出力端子２１２を有する。入力端子２１１は、配線２１
６を介してインバータ２０１ａの入力に接続される。出
力端子２１２は、配線２１７を介してインバータ２０１
ｈの出力に接続される。インバータ２０１ａ〜２０１ｈ
は、それぞれ入力データが論理反転されて出力される。
したがって、偶数個のインバータを直列に接続すること
により、バッファを構成することができる。例えば、２
個のインバータを接続すれば１個のバッファを形成で
き、８個のインバータを接続すれば４個のバッファを形
成することができる。図２（Ａ）中の実線２１３は配線
済みを示し、破線２１４及び２１５は未配線でありかつ
配線可能箇所を示す。
【００１６】図２（Ｂ）は、図２（Ａ）のセルに対し配
線２２３を接続したセルであり、バッファ１個分の遅延
セルの構成を示す。配線２２３は、接続点２２１及び２
２２を介して、インバータ２０１ａの出力とインバータ
２０１ｈの入力とを接続する。入力端子２１１に入力さ
れるクロック信号は、２個のインバータ２０１ａ及び２
０１ｈを介して、出力端子２１２から出力される。２個
のインバータ２０１ａ及び２０１ｈは１個のバッファに
相当するので、クロック信号はバッファ１個分の遅延を
生ずる。
線２２３を接続したセルであり、バッファ１個分の遅延
セルの構成を示す。配線２２３は、接続点２２１及び２
２２を介して、インバータ２０１ａの出力とインバータ
２０１ｈの入力とを接続する。入力端子２１１に入力さ
れるクロック信号は、２個のインバータ２０１ａ及び２
０１ｈを介して、出力端子２１２から出力される。２個
のインバータ２０１ａ及び２０１ｈは１個のバッファに
相当するので、クロック信号はバッファ１個分の遅延を
生ずる。
【００１７】図２（Ｃ）は、図２（Ａ）のセルに対し配
線２３１を接続したセルであり、バッファ４個分の遅延
セルの構成を示す。配線２３１を接続することにより、
入力端子２１１に入力されるクロック信号は、８個のイ
ンバータ２０１ａ〜２０１ｈを介して、出力端子２１２
から出力される。８個のインバータ２０１ａ〜２０１ｈ
は４個のバッファに相当するので、クロック信号はバッ
ファ４個分の遅延を生ずる。
線２３１を接続したセルであり、バッファ４個分の遅延
セルの構成を示す。配線２３１を接続することにより、
入力端子２１１に入力されるクロック信号は、８個のイ
ンバータ２０１ａ〜２０１ｈを介して、出力端子２１２
から出力される。８個のインバータ２０１ａ〜２０１ｈ
は４個のバッファに相当するので、クロック信号はバッ
ファ４個分の遅延を生ずる。
【００１８】なお、図２（Ａ）において、入力端子２１
１及び出力端子２１２を接続すれば、バッファ０個分の
遅延セルを構成することができる。その場合、遅延時間
はほぼ０である。また、上記では、遅延時間可変セルが
８個のインバータ２０１ａ〜２０１ｈを含む場合を説明
したが、インバータの数は８個に限定されない。
１及び出力端子２１２を接続すれば、バッファ０個分の
遅延セルを構成することができる。その場合、遅延時間
はほぼ０である。また、上記では、遅延時間可変セルが
８個のインバータ２０１ａ〜２０１ｈを含む場合を説明
したが、インバータの数は８個に限定されない。
【００１９】以上のように、集積回路内の複数の遅延時
間可変セルは、同一の複数のトランジスタ構造を有し、
各遅延時間可変セルの内部配線を調整することにより遅
延時間可変セルの遅延時間を修正することができる。そ
の際、集積回路内のセルのフレーム及びピン配置を変化
させず、かつ遅延時間可変セルの内部配線エリアを外部
配線禁止エリアとし、遅延時間可変セルの内部配線のみ
を調整することにより、遅延時間可変セルの遅延時間を
修正する。例えば、フリップフロップ等の論理セル及び
遅延時間可変セルの外部配線を修正せずに遅延時間可変
セルの内部配線のみを調整する。上記のトランジスタ
は、電位安定化のため、使用するものだけでなく、使用
しないものも電源ライン及び基準電位ラインに接続す
る。すなわち、遅延時間可変セル内のトランジスタはす
べて電源に接続する。
間可変セルは、同一の複数のトランジスタ構造を有し、
各遅延時間可変セルの内部配線を調整することにより遅
延時間可変セルの遅延時間を修正することができる。そ
の際、集積回路内のセルのフレーム及びピン配置を変化
させず、かつ遅延時間可変セルの内部配線エリアを外部
配線禁止エリアとし、遅延時間可変セルの内部配線のみ
を調整することにより、遅延時間可変セルの遅延時間を
修正する。例えば、フリップフロップ等の論理セル及び
遅延時間可変セルの外部配線を修正せずに遅延時間可変
セルの内部配線のみを調整する。上記のトランジスタ
は、電位安定化のため、使用するものだけでなく、使用
しないものも電源ライン及び基準電位ラインに接続す
る。すなわち、遅延時間可変セル内のトランジスタはす
べて電源に接続する。
【００２０】図３（Ａ）は、図２（Ａ）の遅延時間可変
セルを構成する半導体回路の表面図である。トランジス
タ２０２は、ゲート２０２ｇ、ソース２０２ｓ及びドレ
イン２０２ｄを有する。ゲート２０２ｇは、配線２１６
を介して入力端子２１１に接続される。ソース２０２ｓ
は、配線３０３を介して電源ライン３０１に接続され
る。トランジスタ２０３は、ゲート２０３ｇ、ソース２
０３ｓ及びドレイン２０３ｄを有する。ゲート２０３ｇ
は、配線２１６を介して入力端子２１１に接続される。
ソース２０３ｓは、配線３０４を介して基準電位ライン
３０２に接続される。ドレイン２０２ｄ及び２０３ｄ
は、配線３０５を介して相互に接続される。また、ゲー
ト２０２ｇ及び２０３ｇは、相互に接続される。
セルを構成する半導体回路の表面図である。トランジス
タ２０２は、ゲート２０２ｇ、ソース２０２ｓ及びドレ
イン２０２ｄを有する。ゲート２０２ｇは、配線２１６
を介して入力端子２１１に接続される。ソース２０２ｓ
は、配線３０３を介して電源ライン３０１に接続され
る。トランジスタ２０３は、ゲート２０３ｇ、ソース２
０３ｓ及びドレイン２０３ｄを有する。ゲート２０３ｇ
は、配線２１６を介して入力端子２１１に接続される。
ソース２０３ｓは、配線３０４を介して基準電位ライン
３０２に接続される。ドレイン２０２ｄ及び２０３ｄ
は、配線３０５を介して相互に接続される。また、ゲー
ト２０２ｇ及び２０３ｇは、相互に接続される。
【００２１】なお、図２（Ａ）〜（Ｃ）の回路では配線
２１３が接続されているが、図３（Ａ）〜（Ｃ）では配
線２１３がない場合を示している。配線２１３は、あっ
てもなくてもよい。
２１３が接続されているが、図３（Ａ）〜（Ｃ）では配
線２１３がない場合を示している。配線２１３は、あっ
てもなくてもよい。
【００２２】図３（Ｂ）は、図２（Ｂ）の遅延時間可変
セルを構成する半導体回路の表面図である。コンタクト
エリア３１１では、配線２２３及び配線３０５が接続さ
れる。コンタクトエリア３１２では、配線２２３及びゲ
ート２０２ｇ，２０３ｇが接続される。すなわち、イン
バータ２０１ａの出力とインバータ２０１ｈの入力とが
接続される。配線３０５は第１の配線層で形成され、配
線２２３はその上方の第２の配線層で形成される。
セルを構成する半導体回路の表面図である。コンタクト
エリア３１１では、配線２２３及び配線３０５が接続さ
れる。コンタクトエリア３１２では、配線２２３及びゲ
ート２０２ｇ，２０３ｇが接続される。すなわち、イン
バータ２０１ａの出力とインバータ２０１ｈの入力とが
接続される。配線３０５は第１の配線層で形成され、配
線２２３はその上方の第２の配線層で形成される。
【００２３】図３（Ｃ）は、図２（Ｃ）の遅延時間可変
セルを構成する半導体回路の表面図である。各トランジ
スタのコンタクトエリア３２１では、配線３２３及び配
線３０５が接続される。各トランジスタのコンタクトエ
リア３２２では、配線３２３及びゲート２０２ｇ，２０
３ｇが接続される。すなわち、各インバータの出力が次
段のインバータの入力に接続される。配線３０５は第１
の配線層で形成され、配線３２３はその上方の第２の配
線層で形成される。
セルを構成する半導体回路の表面図である。各トランジ
スタのコンタクトエリア３２１では、配線３２３及び配
線３０５が接続される。各トランジスタのコンタクトエ
リア３２２では、配線３２３及びゲート２０２ｇ，２０
３ｇが接続される。すなわち、各インバータの出力が次
段のインバータの入力に接続される。配線３０５は第１
の配線層で形成され、配線３２３はその上方の第２の配
線層で形成される。
【００２４】図４は、上記の集積回路の設計処理を行う
ためのコンピュータ（設計装置）４００のハードウエア
構成を示す。設計は、ＣＡＤ(computer-aided design)
により行われる。システムバス４０４には、ＣＰＵ４０
１、ＲＯＭ４０２、ＲＡＭ４０３、キーボードコントロ
ーラ（ＫＢＣ）４０５、ＣＲＴコントローラ（ＣＲＴ
Ｃ）４０６、ディスクコントローラ（ＤＫＣ）４０７、
及びネットワークインタフェースカード（ＮＩＣ）４０
８が接続される。
ためのコンピュータ（設計装置）４００のハードウエア
構成を示す。設計は、ＣＡＤ(computer-aided design)
により行われる。システムバス４０４には、ＣＰＵ４０
１、ＲＯＭ４０２、ＲＡＭ４０３、キーボードコントロ
ーラ（ＫＢＣ）４０５、ＣＲＴコントローラ（ＣＲＴ
Ｃ）４０６、ディスクコントローラ（ＤＫＣ）４０７、
及びネットワークインタフェースカード（ＮＩＣ）４０
８が接続される。
【００２５】キーボード（ＫＢ）４０９は、入力装置で
あり、キーボードコントローラ４０５に接続される。Ｃ
ＲＴディスプレイ（ＣＲＴ）４１０は、表示装置であ
り、ＣＲＴコントローラ４０６に接続される。ハードデ
ィスクドライブ（ＨＤ）４１１及びフレキシブルディス
クドライブ（ＦＤ）４１２は、プログラム及び設計デー
タの記録媒体であり、ディスクコントローラ４０７に接
続される。
あり、キーボードコントローラ４０５に接続される。Ｃ
ＲＴディスプレイ（ＣＲＴ）４１０は、表示装置であ
り、ＣＲＴコントローラ４０６に接続される。ハードデ
ィスクドライブ（ＨＤ）４１１及びフレキシブルディス
クドライブ（ＦＤ）４１２は、プログラム及び設計デー
タの記録媒体であり、ディスクコントローラ４０７に接
続される。
【００２６】ＣＰＵ４０１は、ＲＡＭ４０３に記憶され
たプログラムを実行することにより、システムバス４０
４上のデバイスを制御すると共に、設計のための処理を
行う。ＲＡＭ４０３上のプログラムは、例えばハードデ
ィスクドライブ４１１から供給される。
たプログラムを実行することにより、システムバス４０
４上のデバイスを制御すると共に、設計のための処理を
行う。ＲＡＭ４０３上のプログラムは、例えばハードデ
ィスクドライブ４１１から供給される。
【００２７】ＲＡＭ４０３は、ＣＰＵ４０１のメインメ
モリ及びワークエリア等として機能する。キーボードコ
ントローラ４０５は、キーボード４０９及びポインティ
ングデバイス等からの指示入力を制御する。ＣＲＴコン
トローラ４０６は、ＣＲＴ４１０の表示を制御する。デ
ィスクコントローラ４０７は、種々のアプリケーショ
ン、ユーザファイル、ネットワーク管理プログラム、設
計のためのプログラム及びデータ等を記憶するハードデ
ィスクドライブ４１１及びフレキシブルディスクドライ
ブ４１２のアクセスを制御する。ネットワークインタフ
ェースカード４０８はネットワーク４１３上の他の装置
と双方向にプログラム及びデータを送受信する。
モリ及びワークエリア等として機能する。キーボードコ
ントローラ４０５は、キーボード４０９及びポインティ
ングデバイス等からの指示入力を制御する。ＣＲＴコン
トローラ４０６は、ＣＲＴ４１０の表示を制御する。デ
ィスクコントローラ４０７は、種々のアプリケーショ
ン、ユーザファイル、ネットワーク管理プログラム、設
計のためのプログラム及びデータ等を記憶するハードデ
ィスクドライブ４１１及びフレキシブルディスクドライ
ブ４１２のアクセスを制御する。ネットワークインタフ
ェースカード４０８はネットワーク４１３上の他の装置
と双方向にプログラム及びデータを送受信する。
【００２８】図５は、上記のＣＰＵ４０１が実行する設
計プログラムの処理を示すフローチャートである。ま
ず、ステップＳ５０１にて、レイアウト設計された集積
回路のネットリスト及び遅延情報を含む設計データを入
力する。この設計データは、予め遅延調整が必要とされ
る回路部分に遅延時間可変セルを挿入し、初期レイアウ
トが終了している設計データである。集積回路内のすべ
ての遅延時間可変セルは、例えば、図２（Ｂ）に示すよ
うに、１個のバッファ分の遅延時間を有するセルであ
る。
計プログラムの処理を示すフローチャートである。ま
ず、ステップＳ５０１にて、レイアウト設計された集積
回路のネットリスト及び遅延情報を含む設計データを入
力する。この設計データは、予め遅延調整が必要とされ
る回路部分に遅延時間可変セルを挿入し、初期レイアウ
トが終了している設計データである。集積回路内のすべ
ての遅延時間可変セルは、例えば、図２（Ｂ）に示すよ
うに、１個のバッファ分の遅延時間を有するセルであ
る。
【００２９】ここで、上記ネットリストは、集積回路を
構成するセル（論理セル及び遅延時間可変セル等）及び
セル間の配線に関する情報を論理イメージで示した回路
情報である。また、上記遅延情報は、セルそのものの遅
延に関する情報、及びセル間の配線に係る配線長に依存
する抵抗成分、容量成分（配線容量、寄生容量等）、遅
延時間成分（伝播信号のなまりの影響等）を示したもの
である。
構成するセル（論理セル及び遅延時間可変セル等）及び
セル間の配線に関する情報を論理イメージで示した回路
情報である。また、上記遅延情報は、セルそのものの遅
延に関する情報、及びセル間の配線に係る配線長に依存
する抵抗成分、容量成分（配線容量、寄生容量等）、遅
延時間成分（伝播信号のなまりの影響等）を示したもの
である。
【００３０】次に、ステップＳ５０２にて、入力された
集積回路のネットリスト及び遅延情報を基に、タイミン
グ解析を行う。タイミング解析により、集積回路内のフ
リップフロップ間の信号伝播時間及びタイミングエラー
情報等が得られる。
集積回路のネットリスト及び遅延情報を基に、タイミン
グ解析を行う。タイミング解析により、集積回路内のフ
リップフロップ間の信号伝播時間及びタイミングエラー
情報等が得られる。
【００３１】タイミングエラーは、セットアップエラー
及びホールドエラーを含む。まず、セットアップエラー
について説明する。フリップフロップ（順序回路）は、
クロック信号に同期して、入力信号を取り込むので、入
力信号を取り込む時刻より所定期間前までに、入力信号
を確定させて維持しなければならない。これに違反する
場合がセットアップエラーである。次に、ホールドエラ
ーについて説明する。フリップフロップ（順序回路）
は、入力信号を取り込んだ後、入力信号の変化が所定時
間禁止される。これに違反する場合がホールドエラーで
ある。
及びホールドエラーを含む。まず、セットアップエラー
について説明する。フリップフロップ（順序回路）は、
クロック信号に同期して、入力信号を取り込むので、入
力信号を取り込む時刻より所定期間前までに、入力信号
を確定させて維持しなければならない。これに違反する
場合がセットアップエラーである。次に、ホールドエラ
ーについて説明する。フリップフロップ（順序回路）
は、入力信号を取り込んだ後、入力信号の変化が所定時
間禁止される。これに違反する場合がホールドエラーで
ある。
【００３２】次に、ステップＳ５０３では、上記のタイ
ミング解析の結果を基に、エラー情報を抽出して記録す
る。次に、ステップＳ５０４では、エラー情報を基にエ
ラーを修正するためにタイミング調整を行う。その際、
クロックタイミングのずれ（Clock Skew）に注目し、Cl
ock Skewが大きい箇所を解析し、セルライブラリ５０５
を基に遅延時間可変セルの差し換えを行う。ここで、セ
ルライブラリ５０５は、種々の論理セル及び入出力端子
間に接続されるバッファの数を可変させた種々の遅延時
間可変セルを登録したものである。上記のタイミング解
析では、遅延時間可変セルは１個のバッファ分の遅延時
間のものであったが、エラーに応じてバッファの数を増
減させた遅延時間可変セルに差し替える。すなわち、ネ
ットリスト中の遅延時間可変セルのスワップを行い、遅
延時間を調整する。
ミング解析の結果を基に、エラー情報を抽出して記録す
る。次に、ステップＳ５０４では、エラー情報を基にエ
ラーを修正するためにタイミング調整を行う。その際、
クロックタイミングのずれ（Clock Skew）に注目し、Cl
ock Skewが大きい箇所を解析し、セルライブラリ５０５
を基に遅延時間可変セルの差し換えを行う。ここで、セ
ルライブラリ５０５は、種々の論理セル及び入出力端子
間に接続されるバッファの数を可変させた種々の遅延時
間可変セルを登録したものである。上記のタイミング解
析では、遅延時間可変セルは１個のバッファ分の遅延時
間のものであったが、エラーに応じてバッファの数を増
減させた遅延時間可変セルに差し替える。すなわち、ネ
ットリスト中の遅延時間可変セルのスワップを行い、遅
延時間を調整する。
【００３３】次に、ステップＳ５０６では、遅延時間可
変セルの差し替えを行った更新ネットリストを記録す
る。次に、ステップＳ５０７では、更新ネットリストを
基に、ＲＣ情報を再抽出し、遅延情報を計算する。ＲＣ
情報は、抵抗成分及び容量成分の情報である。次に、ス
テップＳ５０８では、再度、タイミング解析し、タイミ
ングエラーが解消されていることを確認する。
変セルの差し替えを行った更新ネットリストを記録す
る。次に、ステップＳ５０７では、更新ネットリストを
基に、ＲＣ情報を再抽出し、遅延情報を計算する。ＲＣ
情報は、抵抗成分及び容量成分の情報である。次に、ス
テップＳ５０８では、再度、タイミング解析し、タイミ
ングエラーが解消されていることを確認する。
【００３４】以上のように、タイミングエラーが発生し
た際にタイミング調整をするには、バッファ数が異なる
遅延時間可変セルを差し替えればよい。仮に、遅延時間
可変セルを用いない場合には、遅延セルを新たに挿入し
て配線する処理が追加されるため、長時間を要する。以
下、この場合を参考例（図６）という。
た際にタイミング調整をするには、バッファ数が異なる
遅延時間可変セルを差し替えればよい。仮に、遅延時間
可変セルを用いない場合には、遅延セルを新たに挿入し
て配線する処理が追加されるため、長時間を要する。以
下、この場合を参考例（図６）という。
【００３５】本実施形態では、集積回路内の遅延時間可
変セルの内部配線のみを変更すればよい。すなわち、遅
延時間可変セル以外のセル及び外部配線を変更する必要
がない。したがって、設計時間を大幅に短縮することが
できる。
変セルの内部配線のみを変更すればよい。すなわち、遅
延時間可変セル以外のセル及び外部配線を変更する必要
がない。したがって、設計時間を大幅に短縮することが
できる。
【００３６】図６は、左欄が参考例による設計処理時間
を示し、右欄が本実施形態による設計処理時間を示す。
例として、デジタルスチルカメラ用ＬＳＩのＴＡＴを示
す。参考例では、レイアウト前処理に２．０時間、手配
置に２．０時間、レイアウト中間処理に０．５時間、配
線に８．０時間、ＲＣ情報抽出に４．０時間、遅延時間
計算に０．５時間、タイミング解析に４．０時間を必要
とし、合計２１．０時間を必要とする。
を示し、右欄が本実施形態による設計処理時間を示す。
例として、デジタルスチルカメラ用ＬＳＩのＴＡＴを示
す。参考例では、レイアウト前処理に２．０時間、手配
置に２．０時間、レイアウト中間処理に０．５時間、配
線に８．０時間、ＲＣ情報抽出に４．０時間、遅延時間
計算に０．５時間、タイミング解析に４．０時間を必要
とし、合計２１．０時間を必要とする。
【００３７】本実施形態では、参考例に比べて、手配置
（２．０時間）及び配線（８．０時間）の処理が不要に
なり、合計１１．０時間ですむ。手配置の処理は、タイ
ミングエラーを基に遅延セルを新たに挿入するための処
理である。本実施形態では、予め遅延時間可変セルを挿
入しておき、タイミングエラーを基に遅延時間可変セル
を差し替えるだけでよいので、手配置の処理を省略でき
る。また、配線の処理は、新たに挿入した遅延セルに伴
って必要となる新たな配線のための処理である。本実施
形態では、遅延時間可変セルの内部配線を差し替えるだ
けであり、セルのフレーム及びピン配置並びに外部配線
の変更がないため、配線の処理を省略することができ
る。
（２．０時間）及び配線（８．０時間）の処理が不要に
なり、合計１１．０時間ですむ。手配置の処理は、タイ
ミングエラーを基に遅延セルを新たに挿入するための処
理である。本実施形態では、予め遅延時間可変セルを挿
入しておき、タイミングエラーを基に遅延時間可変セル
を差し替えるだけでよいので、手配置の処理を省略でき
る。また、配線の処理は、新たに挿入した遅延セルに伴
って必要となる新たな配線のための処理である。本実施
形態では、遅延時間可変セルの内部配線を差し替えるだ
けであり、セルのフレーム及びピン配置並びに外部配線
の変更がないため、配線の処理を省略することができ
る。
【００３８】参考例では、合計２１．０時間を要してい
たが、本実施形態では１１．０時間しかかからない。す
なわち、本実施形態により、４８％の設計時間の短縮を
図ることができる。
たが、本実施形態では１１．０時間しかかからない。す
なわち、本実施形態により、４８％の設計時間の短縮を
図ることができる。
【００３９】以上のように、本実施形態によれば、第１
のステップでは、初期レイアウト時に回路特性上遅延時
間の調整が必要とされることが予想される部分に予め遅
延時間可変セルを挿入した回路の設計データを入力す
る。第２のステップでは、入力された設計データのタイ
ミング解析を行う。第３のステップでは、タイミング解
析の結果、エラーが発生した場合に遅延時間可変セルの
内部の遅延時間を修正する。
のステップでは、初期レイアウト時に回路特性上遅延時
間の調整が必要とされることが予想される部分に予め遅
延時間可変セルを挿入した回路の設計データを入力す
る。第２のステップでは、入力された設計データのタイ
ミング解析を行う。第３のステップでは、タイミング解
析の結果、エラーが発生した場合に遅延時間可変セルの
内部の遅延時間を修正する。
【００４０】タイミングエラーが発生した場合には遅延
時間可変セルの内部の遅延時間を修正すればよいので、
遅延時間可変セル以外のセル及び外部配線を変更しなく
てもよい。これにより、効率よく短時間で回路のタイミ
ング調整を行い、設計時間を短縮することができる。
時間可変セルの内部の遅延時間を修正すればよいので、
遅延時間可変セル以外のセル及び外部配線を変更しなく
てもよい。これにより、効率よく短時間で回路のタイミ
ング調整を行い、設計時間を短縮することができる。
【００４１】本実施形態は、コンピュータがプログラム
を実行することによって実現することができる。また、
プログラムをコンピュータに供給するための手段、例え
ばかかるプログラムを記録したＣＤ−ＲＯＭ等のコンピ
ュータ読み取り可能な記録媒体又はかかるプログラムを
伝送するインターネット等の伝送媒体も本発明の実施形
態として適用することができる。また、上記のプログラ
ムを記録したコンピュータ読み取り可能な記録媒体等の
プログラムプロダクトも本発明の実施形態として適用す
ることができる。上記のプログラム、記録媒体、伝送媒
体及びプログラムプロダクトは、本発明の範疇に含まれ
る。記録媒体としては、例えばフレキシブルディスク、
ハードディスク、光ディスク、光磁気ディスク、ＣＤ−
ＲＯＭ、磁気テープ、不揮発性のメモリカード、ＲＯＭ
等を用いることができる。
を実行することによって実現することができる。また、
プログラムをコンピュータに供給するための手段、例え
ばかかるプログラムを記録したＣＤ−ＲＯＭ等のコンピ
ュータ読み取り可能な記録媒体又はかかるプログラムを
伝送するインターネット等の伝送媒体も本発明の実施形
態として適用することができる。また、上記のプログラ
ムを記録したコンピュータ読み取り可能な記録媒体等の
プログラムプロダクトも本発明の実施形態として適用す
ることができる。上記のプログラム、記録媒体、伝送媒
体及びプログラムプロダクトは、本発明の範疇に含まれ
る。記録媒体としては、例えばフレキシブルディスク、
ハードディスク、光ディスク、光磁気ディスク、ＣＤ−
ＲＯＭ、磁気テープ、不揮発性のメモリカード、ＲＯＭ
等を用いることができる。
【００４２】なお、上記実施形態は、何れも本発明を実
施するにあたっての具体化の例を示したものに過ぎず、
これらによって本発明の技術的範囲が限定的に解釈され
てはならないものである。すなわち、本発明はその技術
思想、またはその主要な特徴から逸脱することなく、様
々な形で実施することができる。
施するにあたっての具体化の例を示したものに過ぎず、
これらによって本発明の技術的範囲が限定的に解釈され
てはならないものである。すなわち、本発明はその技術
思想、またはその主要な特徴から逸脱することなく、様
々な形で実施することができる。
【００４３】
【発明の効果】以上説明したように、予め回路内に遅延
時間可変セルを挿入しておき、タイミングエラーが発生
した場合には遅延時間可変セルの内部の遅延時間を修正
すればよいので、遅延時間可変セル以外のセル及び外部
配線を変更しなくてもよい。これにより、効率よく短時
間で回路のタイミング調整を行い、設計時間を短縮する
ことができる。
時間可変セルを挿入しておき、タイミングエラーが発生
した場合には遅延時間可変セルの内部の遅延時間を修正
すればよいので、遅延時間可変セル以外のセル及び外部
配線を変更しなくてもよい。これにより、効率よく短時
間で回路のタイミング調整を行い、設計時間を短縮する
ことができる。
【図１】本発明の実施形態による集積回路設計方法を説
明するための集積回路の回路図である。
明するための集積回路の回路図である。
【図２】図２（Ａ）〜（Ｃ）は遅延時間可変セルの基本
構成を示す回路図である。
構成を示す回路図である。
【図３】図３（Ａ）〜（Ｃ）は遅延時間可変セルを構成
する半導体回路の表面図である。
する半導体回路の表面図である。
【図４】本実施形態による設計を行うためのコンピュー
タのハードウエア構成を示すブロック図である。
タのハードウエア構成を示すブロック図である。
【図５】本実施形態による設計プログラムの処理を示す
フローチャートである。
フローチャートである。
【図６】設計処理時間を示す図である。
１０１，１１２ 遅延時間可変セル
１０２，１１１ バッファ
１０３，１１３ フリップフロップ
１１４ ＡＮＤ回路
２０１ａ〜２０１ｈ インバータ
２０２，２０３ ＭＯＳトランジスタ
２１１ 入力端子
２１２ 出力端子
２０２ｇ，２０３ｇ ゲート
２０２ｓ，２０３ｓ ソース
２０２ｄ，２０３ｄ ドレイン
３０１ 電源ライン
３０２ 基準電位ライン
フロントページの続き
Ｆターム(参考） 5B046 AA08 BA03 BA04 CA04 JA05
5F064 BB03 BB07 BB19 BB26 CC12
DD26 DD31 EE05 EE06 EE08
EE42 EE43 EE47 EE52 EE54
HH06 HH09 HH10 HH12
5J001 AA05 BB00 BB05 BB08 BB12
DD04
Claims (10)
- 【請求項１】 （ａ）初期レイアウト時に回路特性上遅
延時間の調整が必要とされることが予想される部分に予
め遅延時間可変セルを挿入した回路の設計データを入力
するステップと、 （ｂ）前記入力された設計データのタイミング解析を行
うステップと、 （ｃ）前記タイミング解析の結果、エラーが発生した場
合に前記遅延時間可変セルの内部の遅延時間を修正する
ステップとを有する回路設計方法。 - 【請求項２】 前記設計データは、複数の遅延時間可変
セルのデータを含み、 前記各遅延時間可変セルは、同一の複数のトランジスタ
構造を有し、 前記ステップ（ｃ）は、前記各遅延時間可変セルの内部
配線を調整することにより前記遅延時間を修正する請求
項１記載の回路設計方法。 - 【請求項３】 前記ステップ（ｃ）は、設計データによ
り構成される回路内のセルのフレーム及びピン配置を変
化させず、前記遅延時間可変セルの内部配線エリアを外
部配線禁止エリアとし、前記遅延時間可変セルの内部配
線を調整する請求項２記載の回路設計方法。 - 【請求項４】 前記設計データは、遅延時間可変セルの
他、論理セルのデータを含み、 前記ステップ（ｃ）は、前記論理セルを修正せずに前記
遅延時間可変セルの内部配線を調整することにより前記
遅延時間を修正する請求項３記載の回路設計方法。 - 【請求項５】 前記ステップ（ｃ）は、前記遅延時間可
変セルの外部配線を修正せずに前記遅延時間可変セルの
内部配線を調整することにより前記遅延時間を修正する
請求項４記載の回路設計方法。 - 【請求項６】 前記遅延時間可変セルは、複数のトラン
ジスタを用いたバッファを含む請求項２記載の回路設計
方法。 - 【請求項７】 前記バッファは、ＣＭＯＳ構造の偶数個
のインバータで構成される請求項６記載の回路設計方
法。 - 【請求項８】 前記ステップ（ｃ）は、前記インバータ
を接続する個数を調整することにより前記遅延時間を修
正する請求項７記載の回路設計方法。 - 【請求項９】 前記遅延時間可変セル内のトランジスタ
はすべて電源に接続されている請求項８記載の回路設計
方法。 - 【請求項１０】 （ａ）初期レイアウト時に回路特性上
遅延時間の調整が必要とされることが予想される部分に
予め遅延時間可変セルを挿入した回路の設計データを入
力する手順と、 （ｂ）前記入力された設計データのタイミング解析を行
う手順と、 （ｃ）前記タイミング解析の結果、エラーが発生した場
合に前記遅延時間可変セルの内部の遅延時間を修正する
手順とをコンピュータに実行させるためのプログラム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002072736A JP2003273222A (ja) | 2002-03-15 | 2002-03-15 | 回路設計方法及びプログラム |
| US10/366,411 US6928631B2 (en) | 2002-03-15 | 2003-02-14 | Circuit design method and computer program product |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002072736A JP2003273222A (ja) | 2002-03-15 | 2002-03-15 | 回路設計方法及びプログラム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003273222A true JP2003273222A (ja) | 2003-09-26 |
Family
ID=28035191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002072736A Pending JP2003273222A (ja) | 2002-03-15 | 2002-03-15 | 回路設計方法及びプログラム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6928631B2 (ja) |
| JP (1) | JP2003273222A (ja) |
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|---|---|---|---|---|
| JP2005136286A (ja) * | 2003-10-31 | 2005-05-26 | Nec Electronics Corp | 半導体集積回路の設計方法、及びその装置 |
| JP2008091406A (ja) * | 2006-09-29 | 2008-04-17 | Matsushita Electric Ind Co Ltd | 半導体集積回路のレイアウト方法 |
| JP4320340B2 (ja) * | 2006-12-15 | 2009-08-26 | 川崎マイクロエレクトロニクス株式会社 | 半導体集積回路の設計方法、および、半導体集積回路 |
| US7805627B2 (en) * | 2007-03-29 | 2010-09-28 | Intel Corporation | Clock synchronization scheme for deskewing operations in a data interface |
| US8464199B1 (en) * | 2012-05-16 | 2013-06-11 | International Business Machines Corporation | Circuit design using design variable function slope sensitivity |
| US9361419B2 (en) * | 2013-08-06 | 2016-06-07 | Ess Technology, Inc. | Constrained placement of connected elements |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6272668B1 (en) * | 1994-12-14 | 2001-08-07 | Hyundai Electronics America, Inc. | Method for cell swapping to improve pre-layout to post-layout timing |
| US6425115B1 (en) * | 2000-05-09 | 2002-07-23 | Ess Technology, Inc. | Area efficient delay circuits |
-
2002
- 2002-03-15 JP JP2002072736A patent/JP2003273222A/ja active Pending
-
2003
- 2003-02-14 US US10/366,411 patent/US6928631B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6928631B2 (en) | 2005-08-09 |
| US20030177462A1 (en) | 2003-09-18 |
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| Date | Code | Title | Description |
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