JP2009044579A - クロック生成回路及び電子機器 - Google Patents

Abstract

【課題】入力クロックから出力クロックまでの遅延時間のロックと出力クロックの精度の良い位相調整とを両立できるクロック生成回路、電子機器の提供。
【解決手段】クロック生成回路は、クロックＣＫ１を受け、クロックＣＫ２を出力するスキュー調整回路１０と、クロックＣＫ２を受け、クロック遅延時間がロックされた多相クロックＲＣＫ１〜ＲＣＫＭを生成して出力するＤＬＬ回路４０と、多相クロックのいずれかに対応するクロックを、出力クロックＣＫＱとして出力するクロック出力回路７０を含む。スキュー調整回路１０は、クロックＣＫ１を遅延させたクロックをクロックＣＫ２として出力する遅延回路３０と、多相クロックのいずれかに対応するクロックＣＫ３を受け、クロックＣＫ１とＣＫ３の位相が一致するように、クロックＣＫ１に対するクロックＣＫ２の遅延時間を調整する遅延調整回路２０を含む。
【選択図】図１

Description

本発明は、クロック生成回路及び電子機器に関する。

近年、表示システム用の集積回路装置などでは、大容量のデータを記憶できると共にデータの高速なリード、ライトが可能なメモリとして、ＳＤＲＡＭ、ＤＤＲ ＳＤＲＡＭなどの高速メモリが使用される。このような高速メモリは、集積回路装置から出力した基準クロックに同期して、リードデータを出力する。従って、集積回路装置側には、高速メモリからのリードデータをサンプリング（受信）するためのクロックが必要になり、このようなクロックを生成して出力するクロック生成回路が設けられる。そして、高速メモリからは、基準クロックのエッジから所与の遅延時間だけ遅れてリードデータが出力される。従って、このようなクロック生成回路には、出力クロックのエッジタイミング（リードデータのサンプリングポイント）をレジスタ等により任意に設定可能にする位相調整機能を持たせることが望ましい。

しかしながら、このような位相調整機能を持たせた場合に、電源電圧変動、温度変動、半導体プロセスのバラツキなどに起因して、集積回路装置内部の回路素子の遅延時間が変動し、クロック生成回路の出力クロックのエッジタイミング（位相）が変動してしまう。従って、このような電源電圧変動等があると、高速メモリからのリードデータを、出力クロックに基づき適正にサンプリングすることが困難になるという課題がある。

なお、特許文献１の図１８には、高速メモリのデータ読み出しに使用されるＤＬＬ回路が開示される。

しかしながら、このＤＬＬ回路は、帰還ループを１つしか持たない。従って、出力クロックの位相調整を行おうとすると、その位相調整の際の位相刻みについては電源電圧変動等に起因して変動してしまうという問題点がある。
特開２００５−２２８４２６号公報

本発明は、以上のような課題に鑑みてなされたものであり、本発明に係る幾つかの態様によれば、入力クロックから出力クロックまでの遅延時間のロックと出力クロックの精度の良い位相調整とを両立できるクロック生成回路及びこれを含む電子機器を提供する。

本発明は、第１のクロックを受け、第２のクロックを出力するスキュー調整回路と、前記第２のクロックを受け、前記第２のクロックに基づいて、クロック遅延時間がロックされた多相クロックを生成して出力するＤＬＬ（Delayed Locked Loop）回路と、前記多相クロックを受け、前記多相クロックのいずれかに対応するクロックを、出力クロックとして出力するクロック出力回路とを含み、前記スキュー調整回路は、前記第１のクロックが入力され、前記第１のクロックを遅延させたクロックを前記第２のクロックとして出力する第１の遅延回路と、前記多相クロックのいずれかに対応する第３のクロックを受け、前記第１のクロックの位相と前記第３のクロックの位相が一致するように、前記第１のクロックに対する前記第２のクロックの遅延時間を調整する第１の遅延調整回路を含むクロック生成回路に関係する。

本発明によれば、ＤＬＬ回路、クロック出力回路等が有する回路素子での遅延時間が変動した場合にも、第１の遅延回路での遅延時間の調整によりこれを吸収できる。従って、第１のクロックから出力クロックまでの遅延時間をロックすることが可能になる。また、ＤＬＬ回路により、隣り合う多相クロック間の遅延時間がロックされるため、出力クロックの精度の良い位相調整も可能になる。

また本発明では、前記第１の遅延調整回路は、前記第１のクロックの位相と前記第３のクロックの位相を一致させるための位相比較処理を行う第１の位相比較回路と、前記第１の位相比較回路からの信号に基づいて、チャージ・ポンプノードへのチャージ・ポンプ動作を行う第１のチャージ・ポンプ回路と、前記チャージ・ポンプノードでのチャージ・ポンプ電圧に基づいて、遅延調整用のバイアス電圧を生成する第１のバイアス回路を含み、前記第１の遅延回路は、前記第１のバイアス回路からの前記バイアス電圧に応じたクロック遅延時間で、前記第１のクロックを遅延させて、前記第２のクロックを出力してもよい。

このようにすれば、第１のクロックと第３のクロックの位相が一致するように、バイアス電圧を変化させて、第１の遅延回路での遅延時間を調整できるようになる。

また本発明では、前記第１の遅延回路は複数段の遅延バッファを含み、前記複数段の遅延バッファの各遅延バッファは、第１のノードと第１の電源の間に設けられ、そのゲートに前記バイアス電圧が入力される第１導電型の第１のトランジスタと、第２のノードと前記第１のノードの間に設けられ、そのゲートに第３のノードが接続される第１導電型の第２のトランジスタと、前記第３のノードと前記第１のノードの間に設けられ、そのゲートに前記第２のノードが接続される第１導電型の第３のトランジスタと、第２の電源と前記第２のノードの間に設けられ、そのゲートに前段の遅延バッファの第１の出力が入力される第２導電型の第４のトランジスタと、前記第２の電源と前記第３のノードの間に設けられ、そのゲートに前段の遅延バッファの第２の出力が入力される第２導電型の第５のトランジスタを含んでもよい。

このようにすれば、第１のトランジスタに流れる電流をバイアス電圧により制御して、各遅延バッファの遅延時間を調整できるようになる。

また本発明では、前記第１のバイアス回路は、遅延調整用の第２のバイアス電圧を生成し、前記各遅延バッファは、前記第２の電源と前記第４、第５のトランジスタの間に設けられ、そのゲートに前記第２のバイアス電圧が入力される第２導電型の第６のトランジスタを含んでもよい。

このようにすれば、遅延バッファの出力の立ち下がり時と立ち上がり時とで、バランス良く遅延時間を調整できるようになる。

また本発明では、前記各遅延バッファは、前記第２のノードと前記第１の電源の間に設けられ、そのゲートに前記バイアス電圧が入力される第１導電型の第７のトランジスタと、前記第３のノードと前記第１の電源の間に設けられ、そのゲートに前記バイアス電圧が入力される第１導電型の第８のトランジスタを含んでもよい。

このようにすれば、第３のトランジスタや第２のトランジスタがオフ状態になった時にも、第３のノードや第２のノードの電位が第１の電源側に引っ張られるようになるため、遅延調整を容易化できる。

また本発明では、前記第１の遅延調整回路は、前記第１のクロックに対する前記第２のクロックの遅延時間がクロックの１周期期間内になるように、前記第１の遅延回路での遅延時間の調整を行ってもよい。

このようにすれば、ハーモニック・ロックの発生等を防止できる。

また本発明では、前記ＤＬＬ回路は、前記第２のクロックが入力され、前記第２のクロックを遅延させて前記多相クロックを生成する第２の遅延回路と、前記第２の遅延回路での遅延時間の調整を行う第２の遅延調整回路を含んでもよい。

このようにすれば、第２の遅延調整回路による第２の遅延回路の遅延時間の調整により、多相クロック間の遅延時間のロックを実現できるようになる。

また本発明では、前記第２の遅延調整回路は、前記第２の遅延回路での前記多相クロックのクロック遅延時間をロックするための位相比較処理を行う第２の位相比較回路と、前記第２の位相比較回路からの信号に基づいて、チャージ・ポンプノードへのチャージ・ポンプ動作を行う第２のチャージ・ポンプ回路と、前記チャージ・ポンプノードでのチャージ・ポンプ電圧に基づいて、遅延調整用のバイアス電圧を生成する第２のバイアス回路を含み、前記第２の遅延回路は、前記第２のバイアス回路からの前記バイアス電圧に応じたクロック遅延時間で、前記第２のクロックを遅延させて、前記多相クロックを生成してもよい。

このようにすれば、多相クロックのクロック遅延時間がロックするように、バイアス電圧を変化させて、第２の遅延回路での遅延時間を調整できるようになる。

また本発明では、前記クロック出力回路は、前記出力クロックを出力するセレクタと、前記セレクタのクロック遅延パスでのクロック遅延時間と同等のクロック遅延時間を持つダミー遅延パスを有し、前記多相クロックのいずれかに対応するクロックを、前記ダミー遅延パスにより遅延させたクロックを、前記第３のクロックとして出力するダミーセレクタを含んでもよい。

このようにすれば、クロック遅延パスでの寄生遅延時間が増減すると、それに応じてダミー遅延パスでの寄生遅延時間も増減するようになるため、第１のクロックから出力クロックまでの遅延時間の適正なロックを実現できる。

また本発明では、前記クロック出力回路は、前記多相クロックを受け、前記多相クロックのデューティを調整したクロックを前記セレクタ、前記ダミーセレクタに出力するデューティ調整回路を含んでもよい。

このようにすれば、デューティが調整された出力クロックの出力が可能になる。

また本発明では、前記第１の遅延調整回路は、前記第１の遅延回路でのクロック遅延時間をＴＤとし、前記ＤＬＬ回路、前記クロック出力回路での寄生遅延時間をＴＰとした場合に、ＴＰが長くなった場合にはＴＤを短くし、ＴＰが短くなった場合にはＴＤを長くする遅延調整を行ってもよい。

このようにすれば、第１の遅延回路での遅延時間ＴＤの調整により、電源電圧変動等に起因した寄生遅延時間ＴＰの変動を吸収できるようになる。

また本発明では、前記ＤＬＬ回路でのクロック遅延時間のロックアップタイムが、前記スキュー調整回路でのクロック遅延時間のロックアップタイムよりも短くなるように設定されていてもよい。

このようにすれば、２つの帰還ループが影響し合って回路の動作が不安定になってしまう事態を効果的に防止できる。

また本発明は、上記のいずれかに記載のクロック生成回路と、前記クロック生成回路からの前記出力クロックに基づき動作するデバイスとを含む電子機器に関係する。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．クロック生成回路の構成
図１に本実施形態のクロック生成回路（サンプリングクロック生成回路）の構成例を示す。なお本実施形態のクロック生成回路は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

スキュー調整回路１０は、クロックＣＫ１（第１のクロック、入力クロック）を受け、クロックＣＫ２（第２のクロック）を出力する。具体的には、クロックＣＫ１に対してスキュー調整のための遅延調整（ＣＫ１に対するＣＫ２の遅延時間の調整）を行い、遅延調整後のクロックＣＫ２をＤＬＬ回路４０に出力する。

ＤＬＬ（Delayed Locked Loop）回路４０は、スキュー調整回路１０からクロックＣＫ２を受け、クロック遅延時間（クロック位相差）がロックされた多相クロックＲＣＫ１〜ＲＣＫＭ（Ｍは自然数）を生成して出力する。例えば、多相クロックＲＣＫＪと次の位相の多相クロックＲＣＫＪ＋１（１≦Ｊ＜Ｍ。Ｊは自然数）との間の位相差（位相刻み）がロックされて固定された多相クロックＲＣＫ１〜ＲＣＫＭ（例えばＲＣＫ１〜ＲＣＫ３２）を出力する。具体的には、多相クロックのクロック数をＭとし、クロック（ＣＫ１、ＣＫ２）の周期をＴとした場合に、ＲＣＫＪとＲＣＫＪ＋１の間の位相差がＴ／Ｍに固定された多相クロックＲＣＫ１〜ＲＣＫＭを出力する。

クロック出力回路７０は、ＤＬＬ回路４０から多相クロックＲＣＫ１〜ＲＣＫＭを受け、多相クロックＲＣＫ１〜ＲＣＫＭのいずれかに対応するクロックを、出力クロックＣＫＱとして出力する。例えば多相クロックＲＣＫ１〜ＲＣＫＭ又はＲＣＫ１〜ＲＣＫＭにより生成されたクロック（例えばデューティ調整後のクロック）のいずれかを選択し、選択されたクロックを出力クロックＣＫＱ（サンプリングクロック）として出力する。この場合のクロックの選択は、例えば図示しない調整レジスタに出力クロックＣＫＱのエッジタイミング設定情報（選択指示情報）を設定することにより実現でき、これにより出力クロックＣＫＱの位相調整機能（エッジタイミング調整機能）が実現される。

スキュー調整回路１０は、遅延回路３０（第１の遅延回路）と遅延調整回路２０（第１の遅延調整回路）を含む。

遅延回路３０は、クロックＣＫ１が入力され、ＣＫ１を遅延させたクロックをＣＫ２としてＤＬＬ回路４０に出力する。具体的にはこの遅延回路３０は、カスケード接続された複数段（例えば４段）の遅延バッファ（遅延ユニット）を含み、これらの複数段の遅延バッファにより、クロックＣＫ１を遅延させて、クロックＣＫ２を出力する。

遅延調整回路２０は、多相クロックＲＣＫ１〜ＲＣＫＭのいずれかに対応するクロックＣＫ３（第３のクロック）を受ける。そしてクロックＣＫ１の位相とクロックＣＫ３（帰還クロック）の位相が一致するように、クロックＣＫ１に対するクロックＣＫ２の遅延時間を調整する。具体的には、クロックＣＫ１に対するクロックＣＫ２の遅延時間が、クロックＣＫ１、ＣＫ２の１周期期間内になるように、遅延回路３０での遅延時間の調整を行う。

更に具体的には遅延調整回路２０は、クロックＣＫ１とＣＫ３の位相を比較し、クロックＣＫ３の位相がＣＫ１に比べて遅れている場合には、ＣＫ３の位相が進むように、クロックＣＫ１に対するＣＫ２の遅延時間を調整する。一方、クロックＣＫ３の位相がＣＫ１に比べて進んでいる場合には、ＣＫ３の位相が遅れるように、クロックＣＫ１に対するＣＫ２の遅延時間を調整する。この場合に遅延時間の調整は、例えば遅延回路３０が有する各遅延バッファに流れる電流を増減することで実現できる。なお多相クロックのいずれかに対応するクロックとは、多相クロックのいずれかのクロック又は当該クロックにより生成されるクロック（例えばデューティ調整後のクロック）であり、多相クロックと同じ位相関係にあるクロックである。

図１の構成によれば、ＤＬＬ回路４０により、多相クロックＲＣＫ１〜ＲＣＫＭの遅延時間がロックされる。即ち多相クロック間の位相差（位相刻み）がＴ／Ｍに固定される。そして、このようにクロック遅延時間がロックされた多相クロックＲＣＫ１〜ＲＣＫＭのいずれかに対応するクロックが、出力クロックＣＫＱとして出力される。従って、電源電圧変動、温度変動等があった場合にも、出力クロックＣＫＱの位相調整の際の位相刻みについては変動しないようになるため、精度の良い位相調整を実現できる。

また図１の構成によれば、多相クロックＣＫ１〜ＣＫＭのいずれかに対応するクロックＣＫ３がスキュー調整回路１０に帰還されて、クロックＣＫ１との位相比較が行われ、これらのＣＫ１、ＣＫ３の位相が一致するように、クロックＣＫ２の遅延調整が行われる。即ちスキュー調整回路１０から、ＤＬＬ回路４０、クロック出力回路７０を介して、スキュー調整回路１０に帰還する経路において、第２のＤＬＬ回路が構成される。これにより入力クロックＣＫ１に対する出力クロックＣＫＱの遅延時間についてもロックできるようになる。従って、例えば高速メモリからのリードデータのサンプリングクロックの生成等に好適なクロック生成回路を提供できる。

図２に本実施形態のクロック生成回路の動作を説明するための信号波形例を示す。図２は多相クロックＲＣＫ１〜ＲＣＫＭのクロック数がＭ＝３２である場合の例である。

遅延回路３０にはクロックＣＫ１が入力され、クロックＣＫ２を出力する。そして図２のＡ１、Ａ２に示すように、クロックＣＫ１がアクティブ（例えばＨレベル）になってから、遅延時間ＴＤの経過後にクロックＣＫ２がアクティブになる。即ちクロックＣＫ１のエッジタイミング（立ち上がりエッジ）から遅延時間ＴＤの経過後にＣＫ２がアクティブになる。このＴＤは図１の遅延回路３０での遅延時間である。

ＤＬＬ回路４０にはクロックＣＫ２が入力され、図２のＡ３、Ａ４、Ａ５に示すような多相クロックＲＣＫ１、ＲＣＫ２、ＲＣＫ３・・・ＲＣＫ３２を生成して出力する。そして例えばＡ３、Ａ４に示すように多相クロック間の位相差（位相刻み）はＴ／Ｍ＝Ｔ／３２にロックされている。

クロック出力回路７０は、多相クロックＲＣＫ１〜ＲＣＫ３２のいずれかに対応するクロックを出力クロックＣＫＱとして出力する。例えば、高速メモリの仕様等により、クロックＣＫ１に対する位相差が小さなクロックが必要とされる場合には、例えばＲＣＫ１に対応するクロック（ＲＣＫ１又はデューティ調整後のＲＣＫ１）を出力クロックＣＫＱとして出力する。またクロックＣＫ１に対する位相差が大きなクロックが必要とされる場合には、例えばＲＣＫ３２に対応するクロック（ＲＣＫ３２又はデューティ調整後のＲＣＫ３２）を出力クロックＣＫＱとして出力する。この場合、いずれのクロックを選択して出力するかは、図示しない調整レジスタにより設定される。

また図２では、Ａ６、Ａ７に示すように、多相クロックＲＣＫ１〜ＲＣＫ３２のいずれかである例えばクロックＲＣＫ２５に対応するクロックが、ＣＫ３としてスキュー調整回路１０にフィードバックされる。具体的にはクロック出力回路７０が、多相クロックＲＣＫ１〜ＲＣＫ３２の中から例えばＲＣＫ２５に対応するクロックを、ＣＫ３としてスキュー調整回路１０に出力する。

するとスキュー調整回路１０の遅延調整回路２０が、このクロックＣＫ３を受け、図２のＡ７、Ａ８に示すように、クロックＣＫ１とＣＫ３の位相が一致するように、クロックＣＫ１に対するＣＫ２の遅延時間ＴＤを調整する。即ち、遅延回路３０の複数段の遅延バッファでの遅延時間ＴＤを可変に調整する。

このようにすれば、ＤＬＬ回路４０やクロック出力回路７０が有する回路素子での遅延時間が、電源電圧変動や温度変動等に起因して変動した場合にも、遅延時間ＴＤの可変調整によりこれを吸収できる。従って、基準となる入力クロックＣＫ１（ＣＫ１のエッジ）から出力クロックＣＫＱ（ＣＫ１のエッジ）までの遅延時間をロックすることが可能になる。また、図２のＡ３、Ａ４に示すように、隣り合う多相クロック間の位相差はＴ／３２にロックされる。従って、多相クロックＲＣＫ１〜ＲＣＫ３２からのクロック選択による出力ＣＫＱの位相調整の際に、その位相刻みを、電源電圧変動等に依存せずにＴ／３２に固定できるため、精度の良い位相調整が可能になる。

２．詳細な構成例
図３に本実施形態のクロック生成回路の詳細な構成例を示す。なおクロック生成回路は図３の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

２．１ スキュー調整回路
まず、スキュー調整回路１０の詳細な構成、動作について説明する。図３に示すようにスキュー調整回路１０の遅延調整回路２０は、位相比較回路２２（第１の位相比較回路）、チャージ・ポンプ回路２４（第１のチャージ・ポンプ回路）、バイアス回路２６（第１のバイアス回路）を含む。

位相比較回路２２は、クロックＣＫ１とＣＫ３の位相を一致させるための位相比較処理を行う。なお図３では、クロックＣＫ１、ＣＫ３の他に、遅延回路３０の遅延バッファからの中間出力クロックやＤＬＬ回路４０の遅延回路６０の遅延バッファからの中間出力クロック（多相クロック）が入力されている。これらの中間出力クロックを入力することで、クロックの高調波成分にロックしてしまうハーモニック・ロック（疑似ロック）の発生を防止できる。

チャージ・ポンプ回路２４は、位相比較回路２２からの信号ＵＰ、ＤＷ（位相比較結果信号）に基づいて、チャージ・ポンプノードＮＰへのチャージ・ポンプ動作を行う。具体的には、例えば位相を進ませることを指示する信号ＵＰがアクティブになると、チャージ・ポンプノードＮＰと第１の電源ＶＳＳ（ＧＮＤ）との間に設けられるキャパシタＣＰに電荷を充電するための動作を行う。一方、位相を遅らせることを指示する信号ＤＷがアクティブになると、キャパシタＣＰの電荷を放電するための動作を行う。

バイアス回路２６は、チャージ・ポンプノードＮＰでのチャージ・ポンプ電圧に基づいて、遅延調整用のバイアス電圧ＶＢを生成する。具体的には、例えばノードＮＰのチャージ・ポンプ電圧が上昇すると高くなるバイアス電圧ＶＢＮや、チャージ・ポンプ電圧が上昇すると低くなるバイアス電圧ＶＢＰ（第２のバイアス電圧）を生成して、遅延回路３０に出力する。

そして遅延回路３０は、バイアス回路２６からのバイアス電圧ＶＢ（ＶＢＮ、ＶＢＰ）に応じたクロック遅延時間で、クロックＣＫ１を遅延させて、クロックＣＫ２を出力する。例えば位相比較回路２２での位相比較結果に基づいて信号ＵＰがアクティブになり、チャージ・ポンプ電圧が上昇すると、バイアス電圧ＶＢＮが高くなり（ＶＢＰが低くなり）、遅延回路３０での遅延時間ＴＤを短くする遅延調整が行われる。一方、信号ＤＷがアクティブになり、チャージ・ポンプ電圧が下降すると、バイアス電圧ＶＢＮが低くなり（ＶＢＰが高くなり）、遅延回路３０での遅延時間ＴＤが長くする遅延調整が行われる。

図４に遅延回路３０の構成例を示す。この遅延回路３０は、カスケード接続された複数段（例えば４段）の遅延バッファＤＢＦを含む。図４では、これらの各遅延バッファＤＢＦは、差動入力、差動出力の差動型のバッファにより構成されている。そして前段の遅延バッファの非反転出力、反転出力が、次段の遅延バッファの反転入力、非反転入力に接続される。なお、各遅延バッファからの中間出力クロックは、図示しないバッファ（差動バッファ）を介して遅延回路３０の外部に出力され、例えば位相比較回路２２に入力される。また図４では、差動型のバッファの例を示しているが、シングルエンド型のバッファを採用してもよい。

図５に遅延バッファの構成例を示す。なお遅延バッファの構成は図５に限定されず、その構成要素の一部（例えばトランジスタＴＡ６、ＴＡ７、ＴＡ８）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

図５の遅延バッファは、第１のノードＮＡ１と第１の電源ＶＳＳの間に設けられ、そのゲートにバイアス回路２６からのバイアス電圧ＶＢＮが入力されるＮ型（広義には第１導電型）の第１のトランジスタＴＡ１を含む。このトランジスタＴＡ１は、遅延バッファの電流源として機能する。

また遅延バッファは、第２のノードＮＡ２とノードＮＡ１の間に設けられ、そのゲートに第３のノードＮＡ３が接続されるＮ型の第２のトランジスタＴＡ２と、ノードＮＡ３とノードＮＡ１の間に設けられ、そのゲートにノードＮＡ２が接続されるＮ型の第３のトランジスタＴＡ３を含む。そして、ノードＮＡ３が、この遅延バッファの第１の出力ＱＰmのノード（非反転出力ノード）になり、ノードＮＡ２が、この遅延バッファの第２の出力ＱＮmのノード（反転出力ノード）になる。

また遅延バッファは、第２の電源ＶＤＤとノードＮＡ２の間に設けられ、そのゲートに前段の遅延バッファの第１の出力ＱＰm-1（非反転出力）が入力されるＰ型（広義には第２導電型）の第４のトランジスタＴＡ４と、電源ＶＤＤとノードＮＡ３の間に設けられ、そのゲートに前段の遅延バッファの第２の出力ＱＮm-1（反転出力）が入力されるＰ型の第５のトランジスタＴＡ５を含む。これらのトランジスタＴＡ４、ＴＡ５は遅延バッファの差動入力トランジスタとして機能する。

更に遅延バッファは、電源ＶＤＤとトランジスタＴＡ４、ＴＡ５（ノードＮＡ４）の間に設けられ、そのゲートに第２のバイアス電圧ＶＢＰが入力されるＰ型の第６のトランジスタＴＡ６を含む。このトランジスタＴＡ６は遅延バッファの電流源として機能する。

また遅延バッファは、ノードＮＡ２と電源ＶＳＳの間に設けられ、そのゲートにバイアス電圧ＶＢＮが入力されるＮ型の第７のトランジスタＴＡ７と、ノードＮＡ３とＶＳＳとの間に設けられ、そのゲートにバイアス電圧ＶＢＮが入力されるＮ型の第８のトランジスタＴＡ８を含む。

図５では、電流源として機能するトランジスタＴＡ１に流れる電流により、各遅延バッファでの遅延時間が設定される。即ちバイアス電圧ＶＢＮが高くなりトランジスタＴＡに流れる電流が大きくなると、遅延時間が短くなる。一方、バイアス電圧ＶＢＮが低くなりトランジスタＴＡに流れる電流が小さくなると、遅延時間が長くなる。

また図５では、トランジスタＴＡ６は、トランジスタＴＡ１を補助する電流源として機能する。そして、補助的な電流源であるＰ型のトランジスタＴＡ６を設け、ＴＡ６に第２のバイアス電圧ＶＢＰを入力することで、遅延バッファの出力ＱＰｍの立ち下がり時と立ち上がり時とで、バランス良く遅延時間を調整できるようになる。

また、前段の遅延バッファからの出力ＱＰm-1、ＱＮm-1が、各々、高電位側レベル、低電位側レベルに変化すると、遅延バッファの出力ＱＰm、ＱＮmは、各々、高電位側レベル、低電位側レベルに変化する。この場合に、トランジスタＴＡ８を設けないと、ノードＮＡ３がＶＤＤレベルに変化してしまう事態が生じる。この点、トランジスタＴＡ８を設ければ、ノードＮＡ３の電位がＶＳＳ側に引っ張られるため、このような事態が防止され、遅延調整が容易化される。

同様に、前段の遅延バッファからの出力ＱＰm-1、ＱＮm-1が、各々、低電位側レベル、高電位側レベルに変化すると、遅延バッファの出力ＱＰm、ＱＮmは、各々、低電位側レベル、高電位側レベルに変化する。この場合に、トランジスタＴＡ７を設けないと、ノードＮＡ２がＶＤＤレベルに変化してしまう事態が生じる。この点、トランジスタＴＡ７を設ければ、ノードＮＡ２の電位がＶＳＳ側に引っ張られるため、このような事態が防止され、遅延調整が容易化される。

図６に、位相比較回路２２（５２）、チャージ・ポンプ回路２４（５４）、バイアス回路２６（５６）の詳細な構成例を示す。

チャージ・ポンプ回路２４は、直列接続された電流源ＩＳＰ、スイッチ素子ＳＢ１、ＳＢ２、電流源ＩＳＮを含む。これらの電流源ＩＳＰ、ＩＳＮ、スイッチ素子ＳＢ１、ＳＢ２はトランジスタ（ＭＯＳトランジスタ）で構成できる。

バイアス回路２６は、ノードＮＢ１とＶＳＳの間に設けられ、そのゲートにチャージ・ポンプノードＮＰの電圧が入力されるＮ型のトランジスタＴＢ１と、ＶＤＤとノードＮＢ１の間に設けられ、そのゲート及びドレインがノードＮＢ１に接続されるＰ型のトランジスタＴＢ３を含む。またノードＮＢ２とＶＳＳの間に設けられ、そのゲート及びドレインがノードＮＢ２に接続されるＮ型のトランジスタＴＢ２と、ＶＤＤとノードＮＢ２の間に設けられ、そのゲートがノードＮＢ１に接続されるＰ型のトランジスタＴＢ４を含む。そしてノードＮＢ２に、バイアス電圧ＶＢＮが生成され、ノードＮＢ１に第２のバイアス電圧ＶＢＰが生成される。

図６では、位相比較回路２２からの信号ＵＰがアクティブになると、スイッチ素子ＳＢ１がオンになり、キャパシタＣＰに対してＶＤＤ側から電荷が充電され、ノードＮＰの電圧が上昇する。すると、トランジスタＴＢ１、ＴＢ３、ＴＢ４がオン状態（強いオン状態）になるため、バイアス電圧ＶＢＮが高くなると共にバイアス電圧ＶＢＰが低くなる。これにより図５の遅延バッファのトランジスタＴＡ１、ＴＡ６に流れる電流が増加するため、遅延回路３０での遅延時間ＴＤが短くなる。

また位相比較回路２２からの信号ＤＷがアクティブになると、スイッチ素子ＳＢ２がオンになり、キャパシタＣＰからＶＳＳ側に電荷が放電され、ノードＮＰの電圧が下降する。すると、トランジスタＴＢ１、ＴＢ３、ＴＢ４がオフ状態（弱いオフ状態）になるため、バイアス電圧ＶＢＮが低くなると共にバイアス電圧ＶＢＰが高くなる。これにより図５の遅延バッファのトランジスタＴＡ１、ＴＡ６に流れる電流が減少するため、遅延回路３０での遅延時間ＴＤが長くなる。

図７に位相比較回路２２の動作の概略を説明するための信号波形例を示す。図７において、ＣＭ１は、中間出力クロックであり、クロックＣＫ１から例えば半周期（Ｔ／２）だけ位相がずれたクロックである。

また信号ＰＷ４、ＰＷ３は、位相比較回路２２内で生成される内部信号である。そして図７のＢ１に示すように信号ＰＷ４は、クロックＣＫ１の例えば立ち下がりエッジで、Ｈレベルになり、Ｂ２に示すようにクロックＣＭ１の立ち下がりエッジで、Ｌレベルになる。また信号ＰＷ３は、Ｂ２に示すようにクロックＣＭ１の立ち下がりエッジで、Ｈレベルになり、Ｂ３に示すようにクロックＣＫ３の立ち下がりエッジで、Ｌレベルになる。

そして信号ＤＷは、信号ＰＷ４、ＰＷ３を例えばＮＯＲ回路（論理和回路）に入力することで生成され、信号ＵＰは、信号ＰＷ４、ＰＷ３を例えばＮＡＮＤ回路（論理積回路）に入力することで生成される。

図７のＢ４は、クロックＣＫ１を基準にしてＣＫ３の位相が進んだ場合の例である。この場合にはＢ５に示すようにクロックＣＫ３の立ち下がりエッジが早まるため、信号ＰＷ４、ＰＷ３が共にＬレベルになる期間が生じ、信号ＤＷがＨレベル（アクティブ）になる。これにより、図５、図６で説明したようにバイアス電圧ＶＢＮが低くなり、遅延回路３０での遅延時間ＴＤが長くなるため、クロックＣＫ２の位相が遅れる。この結果、クロックＣＫ３の位相を遅らせる方向に負帰還がかかるようになる。

図７のＢ７は、クロックＣＫ１を基準にしてＣＫ３の位相が遅れた場合の例である。この場合にはＢ８に示すようにクロックＣＫ３の立ち下がりエッジが遅れるため、信号ＰＷ４、ＰＷ３が共にＨレベルになる期間が生じ、信号ＵＰがＬレベル（アクティブ）になる。これにより、図５、図６で説明したようにバイアス電圧ＶＢＮが高くなり、遅延回路３０での遅延時間ＴＤが短くなるため、クロックＣＫ２の位相が進む。この結果、クロックＣＫ３の位相を進ませる方向に負帰還がかかるようになる。

以上のようにすれば、クロックＣＫ１に対するクロックＣＫ２の遅延時間が、クロックの１周期期間内になるように遅延回路３０での遅延時間ＴＤの調整が行われるようになり、ハーモニック・ロック（疑似ロック）の発生等を防止できる。

２．２ ＤＬＬ回路
次にＤＬＬ回路４０の詳細な構成、動作について説明する。図３に示すように、ＤＬＬ回路４０は遅延回路６０（第２の遅延回路）と遅延調整回路５０（第２の遅延調整回路）を含む。

遅延回路６０は、スキュー調整回路１０からのクロックＣＫ２が入力され、クロックＣＫ２を遅延させて、図２で説明したような位相が互いに異なる多相クロックＲＣＫ１〜ＲＣＫ３２を生成する。具体的には、この遅延回路６０は、図４に示すようにカスケード接続された複数段（例えば３２段以上）の遅延バッファ（遅延ユニット）を含む。そして、これらの複数段の遅延バッファにより、クロックＣＫ２を遅延させて、各遅延バッファの出力ノードからバッファ等を介して多相クロックＲＣＫ１〜ＲＣＫ３２を出力する。なお遅延回路６０は、多相クロックＲＣＫ１〜ＲＣＫ３２を出力するための遅延バッファの前段側に、波形整形用の複数段（例えば３〜４段）の遅延バッファが設けられると共に、後段側にも複数段（例えば３〜４段）の遅延バッファが設けられる。

遅延調整回路５０は、遅延回路６０での遅延時間の調整を行う。具体的には、クロック遅延時間がロックされた多相クロックＲＣＫ１〜ＲＣＫ３２を生成するための位相比較処理を行う。この遅延調整回路５０は、位相比較回路５２（第２の位相比較回路）、チャージ・ポンプ回路５４（第２のチャージ・ポンプ回路）、バイアス回路５６（第２のバイアス回路）を含む。

位相比較回路５２は、遅延回路６０での多相クロックのクロック遅延時間をロックするための位相比較処理を行う。即ち図２の位相差Ｔ／３２が固定されるように遅延時間をロックする。また、この際に、ハーモニック・ロックが発生しないように遅延時間のロックを行う。

更に具体的には位相比較回路５２には、遅延回路６０の各遅延バッファが出力するクロック（多相クロック、中間出力クロック）のうちの何本（例えば９本）かのクロックが入力される。そしてこれらのクロックに基づいて、図７で説明したような内部信号ＰＷ４、ＰＷ３を生成し、これらの信号ＰＷ４、ＰＷ３に基づいて信号ＵＰ、ＤＷを生成して、チャージ・ポンプ回路５４に出力する。

チャージ・ポンプ回路５４は、位相比較回路５２からの信号ＵＰ、ＤＷに基づいて、チャージ・ポンプノードＮＰへのチャージ・ポンプ動作を行う。またバイアス回路５６は、ノードＮＰでのチャージ・ポンプ電圧に基づいて、遅延調整用のバイアス電圧ＶＢ（ＶＢＮ、ＶＢＰ）を生成して、遅延回路６０に出力する。そして遅延回路６０は、バイアス回路５６からのバイアス電圧ＶＢ（ＶＢＮ、ＶＢＰ）に応じたクロック遅延時間で、クロックＣＫ２を遅延させて、多相クロックＲＣＫ１〜ＲＣＫ３２を生成して、クロック出力回路７０に出力する。

なお、位相比較回路５２、チャージ・ポンプ回路５４、バイアス回路５６、遅延回路６０等の構成、動作は、図４〜図７で説明したものとほぼ同様であるため、詳細については省略する。

２．３ クロック出力回路
次にクロック出力回路７０の詳細な構成、動作について説明する。図３に示すようにクロック出力回路７０は、デューティ調整回路８０（クロック合成回路）、セレクタ９０、ダミーセレクタ１００を含む。

デューティ調整回路８０は、ＤＬＬ回路４０から多相クロックＲＣＫ１〜ＲＣＫ３２を受け、ＲＣＫ１〜ＲＣＫ３２のデューティを調整したクロックＲＣＫ１’〜ＲＣＫ３２’（ＲＣＫ１〜ＲＣＫ３２に対応するクロック。以下、ＲＣＫ１〜ＲＣＫ３２及びＲＣＫ１’〜ＲＣＫ３２’を共に多相クロックと呼ぶ）を生成して、セレクタ９０やダミーセレクタ１００に出力する。具体的にはデューティ調整回路８０は、ＲＣＫ１〜ＲＣＫ３２のデューティを５０パーセントに調整する。そしてデューティ調整後の多相クロックＲＣＫ１’〜ＲＣＫ３２’をセレクタ９０に出力し、ＲＣＫ２５’をダミーセレクタ１００に出力する。

セレクタ９０は出力クロックＣＫＱを出力する。具体的には、多相クロックＲＣＫ１’〜ＲＣＫ３２’の中からいずれかのクロックを選択して、出力クロックＣＫＱとして出力する。この場合、ＲＣＫ１’〜ＲＣＫ３２’のうちのどのクロックを選択するかは、調整レジスタ９２のクロックタイミング設定情報に基づき決定する。

例えば本実施形態のクロック生成回路を高速メモリのメモリコントローラに用いた場合には、高速メモリからのリードデータのサンプリングクロックのエッジタイミングは、使用する高速メモリにより異なる。従って、ファームウェア等により、使用する高速メモリに適したサンプリングタイミングを、クロックタイミング設定情報として調整レジスタ９２に設定する。これにより、図２等で説明した多相クロックのうち、所望のタイミングのクロックを、出力クロックＣＫＱとしてクロック生成回路から出力し、この出力クロックＣＫＱに基づいて、高速メモリからのリードデータをサンプリングして取り込むことが可能になる。

図８は、デューティ調整回路８０でのデューティ調整を説明するための信号波形例である。デューティ調整回路８０は、ＤＬＬ回路４０からの多相クロックＲＣＫ１〜ＲＣＫ３２に基づいて、図８に示すような内部信号であるパルス信号ＣＫＰＬＳ１〜ＣＫＰＬＳ３２等を生成する。例えば図８のＣ１に示すようにクロックＲＣＫ１の立ち上がりエッジで、信号ＣＫＰＬＳ１はＬレベル（アクティブ）になり、Ｃ２に示すようにクロックＲＣＫ５の立ち上がりエッジで、信号ＣＫＰＬＳ１はＨレベル（非アクティブ）になる。

そして、生成された信号ＣＫＰＬＳ１〜ＣＫＰＬＳ３２を、例えばＲＳラッチ回路のセット端子やリセット端子に入力することで、デューティ調整後の多相クロックＲＣＫ１’〜ＲＣＫ３２’を生成する。例えば図８のＣ３に示すように信号ＣＫＰＬＳ１がＬレベル（アクティブ）になることで、多相クロックＲＣＫ１’がセットされてＨレベルになり、Ｃ４に示すように信号ＣＫＰＬＳ１７がＬレベル（アクティブ）になることで、多相クロックＲＣＫ１’がリセットされてＬレベルになる。

この場合に、信号ＣＫＰＬＳ１がＬレベルになるＣ３のタイミングから、信号ＣＫＰＬＳ１７がＬレベルになるＣ４のタイミングまでの期間は、クロックの半周期（Ｔ／２）になるため、デューティが５０パーセントの多相クロックＲＣＫ１’を得ることができる。

図９にセレクタ９０の構成例を示す。このセレクタ９０は複数のトランスファゲートＴＧ（Ｐ型及びＮ型トランジスタで構成されるトランスファゲート）と、複数のトランスファゲートＴＧのドレインノードに接続された複数のバッファＢＦを含み、いわゆるトーナメント方式でクロック選択を行う。

例えば、図示しない選択信号（ＴＧのゲートに入力される信号）に基づいて図９のＤ１の経路に存在するトランスファゲートＴＧがオン状態になると、多相クロックＲＣＫ１’が選択されて、出力クロックＣＫＱとして出力されるようになる。また選択信号に基づいて図９のＤ２の経路に存在するトランスファゲートＴＧがオン状態になると、多相クロックＲＣＫ１８’が選択されて、出力クロックＣＫＱとして出力されるようになる。

図１０にダミーセレクタ１００の構成例を示す。このダミーセレクタ１００は、Ｅ１に示すダミー遅延パスを有する。このＥ１に示すダミー遅延パスは、例えば図９のＤ１に示すセレクタ９０のクロック遅延パスでのクロック遅延時間と同等（同一又はほぼ同一）のクロック遅延時間を持つ。そして多相クロックのいずれかに対応するクロックであるＲＣＫ２５’を、Ｅ１に示すダミー遅延パスにより遅延させたクロックを、クロックＣＫ３としてスキュー調整回路１０に出力する。

具体的には、図１０のＥ１に示すダミー遅延パスには、図９のＤ１に示すクロック遅延パスと同じ数のトランスファゲートＴＧ、バッファＢＦが設けられている。またダミー遅延パスには、ダミーのトランスファゲートＴＧを設けることで、クロック遅延パスと同等の寄生容量（トランスファゲートＴＧのドレイン容量等）が形成されると共に、配線パターンや配線長を同等にすることで、クロック遅延パスと同等の寄生抵抗が形成される。従って、ダミーセレクタ１００のダミー遅延パスでの信号の遅延時間と、セレクタ９０のクロック遅延パスでの信号の遅延時間は同等になる。

即ち本実施形態では、ＤＬＬ回路４０やクロック出力回路７０での電源電圧変動等に起因する寄生遅延時間の変動を、遅延回路３０での遅延時間ＴＤを調整することで、吸収している。

しかしながら、図３に示すように、セレクタ９０のクロック遅延パスは、スキュー調整回路１０からＤＬＬ回路４０、クロック出力回路７０（ダミーセレクタ１００）を介してスキュー調整回路１０に帰還するループ（第２のＤＬＬ回路の帰還ループ）の中に入っていない。従って、遅延回路３０での遅延時間ＴＤの調整によっては、セレクタ９０のクロック遅延パスでの寄生遅延時間の変動を吸収できない。

そこで図３では、セレクタ９０のクロック遅延パスと同等のクロック遅延時間を持つダミーセレクタ１００を設けている。このようにすれば、セレクタ９０のクロック遅延パスでの寄生遅延時間が増減すると、ダミーセレクタ１００のダミー遅延パスでの寄生遅延時間も増減する。従って、上述の帰還ループの中にセレクタ９０を設けたのと同等の効果を得ることができ、入力クロックＣＫ１から出力クロックＣＫＱまでの遅延時間のロックが可能になる。

３．スキュー調整
図１１に本実施形態のスキュー調整手法の原理を概念的に示す。図１１において、Ｆ１に示すＴＤは、遅延回路３０でのクロック遅延時間であり、Ｆ２、Ｆ３に示すＴＰ１、ＴＰ２は、ＤＬＬ回路４０、クロック出力回路７０等での寄生遅延時間である（ＴＰ＝ＴＰ１＋ＴＰ２）。具体的には、Ｆ１に示すＴＤは、遅延回路３０が含む４段の遅延バッファの合計の遅延時間等である。Ｆ２に示すＴＰ１は、ＤＬＬ回路４０の遅延回路６０での波形整形用の遅延バッファ（前段の遅延バッファ）での寄生遅延時間等である。Ｆ３に示すＴＰ２は、デューティ調整回路８０の回路素子（ＲＳラッチ等）の寄生遅延時間や、ダミーセレクタ１００（セレクタ９０）の寄生遅延時間等である。

なお、Ｆ４に示す（Ｎ／Ｍ）×Ｔ＝（２４／３２）×Ｔは、ＤＬＬ回路４０において遅延時間がロックされた多相クロックＲＣＫ１とＲＣＫ２５の間の位相遅延差である。

そして図１１のＧ１、Ｇ２では、例えば電源電圧が低くなったり、温度が高くなることで、寄生遅延時間ＴＰ１、ＴＰ２が長くなっている。この場合には、スキュー調整回路１０でのスキュー調整機能により、Ｇ３に示すように遅延時間ＴＤが短くなるように調整される。これにより寄生遅延時間ＴＰ１、ＴＰ２の変動が吸収され、出力クロックＣＫＱの位相変動を防止できる。

図１１のＧ４、Ｇ５では、例えば電源電圧が高くなったり、温度が低くなることで、寄生遅延時間ＴＰ１、ＴＰ２が短くなっている。この場合には、スキュー調整回路１０でのスキュー調整機能により、Ｇ６に示すように遅延時間ＴＤが長くなるように調整される。これにより寄生遅延時間ＴＰ１、ＴＰ２の変動が吸収され、出力クロックＣＫＱの位相変動を防止できる。

なお図１１では、例えばＴ＝ＴＤ＋（Ｎ／Ｍ）×Ｔ＋ＴＰ＝ＴＤ＋（２４／３２）×Ｔ＋ＴＰ（Ｔ≧ＴＤ＋（Ｎ／Ｍ）×Ｔ＋ＴＰ）の関係が成り立つ。なおＴＰ＝ＴＰ１＋ＴＰ２である。別の言い方をすれば、電源電圧変動等があった場合にも、上記の関係が常に成り立つようなクロックＣＫ３（Ｎ＝２４）を選択することで、電源電圧変動等の吸収が可能になる。

４．ロックアップタイム
本実施形態では、ＤＬＬ回路４０でのクロック遅延時間のロックアップタイムが、スキュー調整回路１０でのクロック遅延時間のロックアップタイムよりも短くなるように設定されている。具体的には、例えばＤＬＬ回路４０のチャージ・ポンプ回路５４でのチャージ・ポンプ電流量（図６の電流源ＩＳＰ、ＩＳＮの電流量）を、スキュー調整回路１０のチャージ・ポンプ回路２４でのチャージ・ポンプ電流量よりも大きくして、ＤＬＬ回路４０でのロックアップタイムが速くなるようにしている。或いは、ＤＬＬ回路４０でのチャージ・ポンプ用のキャパシタＣＰの容量値を、スキュー調整回路１０でのキャパシタＣＰの容量値よりも小さくしてもよい。

例えば図１２は、電源投入後のチャージ・ポンプ電圧の変化を示すシミュレーション波形である。具体的には、Ｈ１は、ＤＬＬ回路４０側のチャージ・ポンプ電圧の変化を示す波形であり、Ｈ２は、スキュー調整回路１０側のチャージ・ポンプ電圧の変化を示す波形である。またＨ３は、これらの波形を重ね合わせたものである。

図１２のＨ１に示すように、ＤＬＬ回路４０側では、チャージ・ポンプ電圧が所定電圧に早期に収束し、ロックアップタイムＴＬ１が短い。一方、Ｈ２に示すように、スキュー調整回路１０側では、チャージ・ポンプ電圧の収束が遅く、ロックアップタイムＴＬ２が長い。このようにすれば、ＤＬＬ回路４０での遅延時間のロック動作完了後に、スキュー調整回路１０でのロック動作が行われるようになり、安定したロック動作を実現できる。

例えば図１、図３では、ＤＬＬ回路４０の第１の帰還ループと、クロックＣＫ１からＣＫ２を介してＣＫ３に至る第２の帰還ループが形成されている。このように、２つの帰還ループが存在すると、各帰還ループにおけるロック動作が、お互いに影響し合い、回路動作が不安定になるおそれがある。具体的には、多相クロック間の遅延時間のロック完了前に、クロックＣＫ１に対する出力クロックＣＫＱの遅延時間がロックしてしまうと、目的とする適正なロック動作を実現できない。

この点、図１２の手法では、第１の帰還ループでのロック動作完了後に、第２の帰還ループでのロック動作が行われる。即ち、多相クロック間の遅延時間のロック完了後に、ＣＫ１に対するＣＫＱの遅延時間のロックが行われるようになる。従って、第１、第２の帰還ループがお互いに影響し合って回路動作が不安定になってしまう事態を防止できる。

５．電子機器
図１３に本実施形態のクロック生成回路５２２を用いた電子機器の一例を示す。図１３は、ＬＣＤ等の表示パネル５８０を備えた大型テレビや携帯電話機などの電子機器の構成例である。

ホスト５５０からのデータやクロックは、ＬＶＤＳのシリアルバスを介して集積回路装置５００に送信され、ＬＶＤＳ受信回路５１０が受信する。そしてＬＶＤＳ受信回路５１０は、ホスト５５０からのクロックの逓倍処理などを行って、得られたクロックをメモリコントローラ５２０に供給する。またホスト５５０から受信した画像データを、画像処理部５３０に供給する。

画像処理部５３０は、ホスト５５０から受信した画像データに対して、例えばガンマ補正等の種々の画像処理を施す。そして、この画像処理のためにメモリ５６０（広義にはクロック生成回路からの出力クロックに基づき動作するデバイス）を使用して、画像処理前や画像処理後の画像データをメモリ５６０に書き込んだり、メモリ５６０から読み出す。このメモリ５６０としては、例えばＳＤＲＡＭやＤＤＲ ＳＤＲＡＭなどの高速メモリを使用できる。

このようなメモリ５６０へのデータの書き込みや、メモリ５６０からのデータの読み出しは、メモリコントローラ５２０（ＳＤＲＡＭ）の制御により実現される。

この場合に本実施形態のクロック生成回路５２２は、例えばＬＶＤＳ受信回路５１０からのクロック（ＣＫ１）に基づいて、メモリ５６０からのリードデータをサンプリングするためのクロック（ＣＫＱ）を生成する。或いはメモリ５６０へのデータの書き込みに必要なクロックを生成してもよい。

画像処理部５３０により画像処理が施された後の画像データは、送信回路５４０により表示ドライバ５７０に送信される。そして表示ドライバ５７０は、受信した画像データに基づいて、ＬＣＤ等の表示パネル５８０を駆動して、画像データに対応する画像を表示するための制御を行う。

なお本実施形態のクロック生成回路が適用される電子機器は図１３のような構成に限定されず、少なくともクロック生成回路からの出力クロックに基づき動作する装置（例えばメモリ、表示パネル等）を含むものであればよい。具体的には本実施形態が適用できる電子機器としては、情報処理装置、携帯情報端末、ＡＶ機器、携帯型ＡＶ機器、ゲーム装置又は携帯型ゲーム装置等の種々のものが考えられる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。またクロック生成回路、電子機器の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。

本実施形態のクロック生成回路の構成例。 クロック生成回路の動作を説明するための信号波形例。 本実施形態のクロック生成回路の詳細な構成例。 遅延回路の構成例。 遅延バッファの構成例。 位相比較回路、チャージ・ポンプ回路、バイアス回路の構成例。 位相比較回路の動作を説明するための信号波形例。 デューティ調整回路の動作を説明するための信号波形例。 セレクタの構成例。 ダミーセレクタの構成例。 本実施形態のスキュー調整手法の原理を説明するための図。 本実施形態のロックアップタイム設定手法の説明図。 電子機器の構成例。

符号の説明

１０ スキュー調整回路、２０ 遅延調整回路、２２ 位相比較回路、
２４ チャージ・ポンプ回路、２６ バイアス回路、３０ 遅延回路、
４０ ＤＬＬ回路、５０ 遅延調整回路 ５２ 位相比較回路、
５４ チャージ・ポンプ回路、５６ バイアス回路、６０ 遅延回路、
７０ クロック出力回路、８０ デューティ調整回路、９０ セレクタ、
９２ 調整レジスタ、１００ ダミーセレクタ
５００ 集積回路装置、５１０ ＬＶＤＳ受信回路、５２０ メモリコントローラ、
５２２ クロック生成回路、５３０ 画像処理部、５４０ 送信回路、
５６０ メモリ、５７０ 表示ドライバ、５８０ 表示パネル

Claims (13)

1. 第１のクロックを受け、第２のクロックを出力するスキュー調整回路と、
   前記第２のクロックを受け、前記第２のクロックに基づいて、クロック遅延時間がロックされた多相クロックを生成して出力するＤＬＬ（Delayed Locked Loop）回路と、
   前記多相クロックを受け、前記多相クロックのいずれかに対応するクロックを、出力クロックとして出力するクロック出力回路とを含み、
   前記スキュー調整回路は、
   前記第１のクロックが入力され、前記第１のクロックを遅延させたクロックを前記第２のクロックとして出力する第１の遅延回路と、
   前記多相クロックのいずれかに対応する第３のクロックを受け、前記第１のクロックの位相と前記第３のクロックの位相が一致するように、前記第１のクロックに対する前記第２のクロックの遅延時間を調整する第１の遅延調整回路を含むことを特徴とするクロック生成回路。
2. 請求項１において、
   前記第１の遅延調整回路は、
   前記第１のクロックの位相と前記第３のクロックの位相を一致させるための位相比較処理を行う第１の位相比較回路と、
   前記第１の位相比較回路からの信号に基づいて、チャージ・ポンプノードへのチャージ・ポンプ動作を行う第１のチャージ・ポンプ回路と、
   前記チャージ・ポンプノードでのチャージ・ポンプ電圧に基づいて、遅延調整用のバイアス電圧を生成する第１のバイアス回路を含み、
   前記第１の遅延回路は、
   前記第１のバイアス回路からの前記バイアス電圧に応じたクロック遅延時間で、前記第１のクロックを遅延させて、前記第２のクロックを出力することを特徴とするクロック生成回路。
3. 請求項２において、
   前記第１の遅延回路は複数段の遅延バッファを含み、
   前記複数段の遅延バッファの各遅延バッファは、
   第１のノードと第１の電源の間に設けられ、そのゲートに前記バイアス電圧が入力される第１導電型の第１のトランジスタと、
   第２のノードと前記第１のノードの間に設けられ、そのゲートに第３のノードが接続される第１導電型の第２のトランジスタと、
   前記第３のノードと前記第１のノードの間に設けられ、そのゲートに前記第２のノードが接続される第１導電型の第３のトランジスタと、
   第２の電源と前記第２のノードの間に設けられ、そのゲートに前段の遅延バッファの第１の出力が入力される第２導電型の第４のトランジスタと、
   前記第２の電源と前記第３のノードの間に設けられ、そのゲートに前段の遅延バッファの第２の出力が入力される第２導電型の第５のトランジスタを含むことを特徴とするクロック生成回路。
4. 請求項３において、
   前記第１のバイアス回路は、遅延調整用の第２のバイアス電圧を生成し、
   前記各遅延バッファは、
   前記第２の電源と前記第４、第５のトランジスタの間に設けられ、そのゲートに前記第２のバイアス電圧が入力される第２導電型の第６のトランジスタを含むことを特徴とするクロック生成回路。
5. 請求項３又は４において、
   前記各遅延バッファは、
   前記第２のノードと前記第１の電源の間に設けられ、そのゲートに前記バイアス電圧が入力される第１導電型の第７のトランジスタと、
   前記第３のノードと前記第１の電源の間に設けられ、そのゲートに前記バイアス電圧が入力される第１導電型の第８のトランジスタを含むことを特徴とするクロック生成回路。
6. 請求項１乃至５のいずれかにおいて、
   前記第１の遅延調整回路は、
   前記第１のクロックに対する前記第２のクロックの遅延時間がクロックの１周期期間内になるように、前記第１の遅延回路での遅延時間の調整を行うことを特徴とするクロック生成回路。
7. 請求項１乃至６のいずれかにおいて、
   前記ＤＬＬ回路は、
   前記第２のクロックが入力され、前記第２のクロックを遅延させて前記多相クロックを生成する第２の遅延回路と、
   前記第２の遅延回路での遅延時間の調整を行う第２の遅延調整回路を含むことを特徴とするクロック生成回路。
8. 請求項７において、
   前記第２の遅延調整回路は、
   前記第２の遅延回路での前記多相クロックのクロック遅延時間をロックするための位相比較処理を行う第２の位相比較回路と、
   前記第２の位相比較回路からの信号に基づいて、チャージ・ポンプノードへのチャージ・ポンプ動作を行う第２のチャージ・ポンプ回路と、
   前記チャージ・ポンプノードでのチャージ・ポンプ電圧に基づいて、遅延調整用のバイアス電圧を生成する第２のバイアス回路を含み、
   前記第２の遅延回路は、
   前記第２のバイアス回路からの前記バイアス電圧に応じたクロック遅延時間で、前記第２のクロックを遅延させて、前記多相クロックを生成することを特徴とするクロック生成回路。
9. 請求項１乃至８のいずれかにおいて、
   前記クロック出力回路は、
   前記出力クロックを出力するセレクタと、
   前記セレクタのクロック遅延パスでのクロック遅延時間と同等のクロック遅延時間を持つダミー遅延パスを有し、前記多相クロックのいずれかに対応するクロックを、前記ダミー遅延パスにより遅延させたクロックを、前記第３のクロックとして出力するダミーセレクタを含むことを特徴とするクロック生成回路。
10. 請求項９において、
    前記クロック出力回路は、
    前記多相クロックを受け、前記多相クロックのデューティを調整したクロックを前記セレクタ、前記ダミーセレクタに出力するデューティ調整回路を含むことを特徴とするクロック生成回路。
11. 請求項１乃至１０のいずれかにおいて、
    前記第１の遅延調整回路は、
    前記第１の遅延回路でのクロック遅延時間をＴＤとし、前記ＤＬＬ回路、前記クロック出力回路での寄生遅延時間をＴＰとした場合に、ＴＰが長くなった場合にはＴＤを短くし、ＴＰが短くなった場合にはＴＤを長くする遅延調整を行うことを特徴とするクロック生成回路。
12. 請求項１乃至１１のいずれかにおいて、
    前記ＤＬＬ回路でのクロック遅延時間のロックアップタイムが、前記スキュー調整回路でのクロック遅延時間のロックアップタイムよりも短くなるように設定されていることを特徴とするクロック生成回路。
13. 請求項１乃至１２のいずれかに記載のクロック生成回路と、
    前記クロック生成回路からの前記出力クロックに基づき動作するデバイスと、
    を含むことを特徴とする電子機器。

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