KR101906371B1 - 듀티 사이클 에러 누적 회로 및 이를 포함하는 듀티 사이클 보정 회로 - Google Patents

듀티 사이클 에러 누적 회로 및 이를 포함하는 듀티 사이클 보정 회로 Download PDF

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Abstract

듀티 사이클 에러 누적 회로는 제1 내지 제n 딜레이부들 및 피드백부를 포함한다. 제1 내지 제n(n은 2 이상의 정수) 딜레이부들 각각은 클럭 신호, 제1 입력 신호 및 제2 입력 신호를 수신하고, 제1 입력 신호 및 제2 입력 신호 중에서 클럭 신호의 논리 레벨에 기초하여 선택되는 하나의 신호를 딜레이시켜 제1 출력 신호 및 제2 출력 신호를 생성한다. 제k(k는 (n-1) 이하의 양의 정수) 딜레이부의 제1 출력 신호는 제(k+1) 딜레이부에 제1 입력 신호로서 제공되고, 제1 딜레이부의 제1 입력 신호 및 제n 딜레이부의 제2 입력 신호는 클럭 신호이다. 피드백부는 제(k+1) 딜레이부의 제2 출력 신호에 기초하여 제k 딜레이부에 제2 입력 신호를 제공한다. 듀티 사이클 에러 누적 회로는 클럭 신호의 듀티 사이클 에러를 정밀하게 탐지할 수 있다.

Description

듀티 사이클 에러 누적 회로 및 이를 포함하는 듀티 사이클 보정 회로{DUTY CYCLE ERROR ACCUMULATION CIRCUIT AND DUTY CYCLE CORRECTION CIRCUIT HAVING THE SAME}
본 발명은 듀티 사이클(duty cycle) 보정 회로에 관한 것으로, 보다 상세하게는 듀티 사이클 에러를 복수의 주기 동안 누적함으로써 듀티 사이클 에러를 정밀하게 탐지할 수 있는 듀티 사이클 에러 누적 회로 및 이를 포함하는 듀티 사이클 보정 회로에 관한 것이다.
일반적인 전자 장치에 포함되는 프로세서, 메모리 등의 구성 요소들은 클럭 신호에 동기되어 서로 데이터를 송수신한다. 클럭 신호의 논리 로우 레벨 구간의 길이와 논리 하이 레벨 구간의 길이가 서로 일치하지 않아 듀티 사이클 에러가 발생하는 경우 구성 요소들 간의 데이터 송수신에 오류가 발생하게 된다.
예를 들어, DDR(Double Data Rate) 메모리의 경우 클럭 신호의 상승 에지 및 하강 에지마다 데이터를 송수신하는데, 클럭 신호에 듀티 사이클 에러가 발생하는 경우 데이터가 송수신되는 간격이 동일하게 유지되지 않아 DDR 메모리와 프로세서간의 데이터 송수신에 문제가 발생하게 된다.
따라서 전자 장치가 정상적으로 동작하기 위해서는 클럭 신호의 듀티 사이클 에러가 일정 수준 이하로 유지되어야 한다.
그런데 최근 전자 장치의 클럭 주파수가 증가함에 따라 허용되는 클럭 신호의 듀티 사이클 에러의 값도 점점 감소되고 있다. 따라서 클럭 신호의 듀티 사이클 에러를 정밀하게 탐지하여 이를 보정할 수 있는 듀티 사이클 보정 회로가 필요하다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 클럭 신호의 듀티 사이클 에러를 복수의 주기 동안 누적함으로써 듀티 사이클 에러를 정밀하게 탐지할 수 있는 듀티 사이클 에러 누적 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 듀티 사이클 에러 누적 회로를 포함하는 듀티 사이클 보정 회로를 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 듀티 사이클 에러 누적 회로는 제1 내지 제n(n은 2 이상의 정수) 딜레이부들 및 피드백부를 포함한다. 제1 내지 제n 딜레이부들 각각은 클럭 신호, 제1 입력 신호 및 제2 입력 신호를 수신하고, 상기 제1 입력 신호 및 상기 제2 입력 신호 중에서 상기 클럭 신호의 논리 레벨에 기초하여 선택되는 하나의 신호를 딜레이시켜 제1 출력 신호 및 제2 출력 신호를 생성한다. 제k(k는 (n-1) 이하의 양의 정수) 딜레이부의 상기 제1 출력 신호는 제(k+1) 딜레이부에 상기 제1 입력 신호로서 제공되고, 상기 제1 딜레이부의 상기 제1 입력 신호 및 상기 제n 딜레이부의 상기 제2 입력 신호는 상기 클럭 신호이다. 상기 피드백부는 상기 제(k+1) 딜레이부의 상기 제2 출력 신호에 기초하여 상기 제k 딜레이부에 상기 제2 입력 신호를 제공한다.
일 실시예에 있어서, 상기 제1 내지 제n 딜레이부들 각각은 상기 클럭 신호가 논리 로우 레벨인 경우 상기 제1 입력 신호를 제1 시간 동안 딜레이시켜 상기 제1 출력 신호를 생성하고, 상기 클럭 신호가 논리 하이 레벨인 경우 상기 제2 입력 신호를 상기 제1 시간과 상이한 제2 시간 동안 딜레이시켜 상기 제2 출력 신호를 생성할 수 있다.
일 실시예에 있어서, 상기 제1 내지 제n 딜레이부들 각각은, 드레인, 전원 전압에 연결되는 소스 및 상기 클럭 신호가 인가되는 게이트를 구비하는 제1 PMOS 트랜지스터, 상기 제1 PMOS 트랜지스터의 드레인에 연결되는 소스, 제1 노드에 연결되는 드레인 및 상기 제1 입력 신호가 인가되는 게이트를 구비하는 제2 PMOS 트랜지스터, 드레인, 접지 전압에 연결되는 소스 및 상기 클럭 신호가 인가되는 게이트를 구비하는 제1 NMOS 트랜지스터, 상기 제1 NMOS 트랜지스터의 드레인에 연결되는 소스, 상기 제1 노드에 연결되는 드레인 및 상기 제2 입력 신호가 인가되는 게이트를 구비하는 제2 NMOS 트랜지스터, 상기 제1 노드의 전압을 반전시켜 상기 제1 출력 신호를 생성하는 제1 인버터, 및 상기 제1 노드의 전압을 반전시켜 상기 제2 출력 신호를 생성하는 제2 인버터를 포함할 수 있다.
상기 제1 PMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터의 외형비(aspect ratio, W/L)는 상기 제1 NMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터의 외형비(aspect ratio, W/L)보다 클 수 있다.
상기 제1 인버터의 문턱 전압은 상기 제2 인버터의 문턱 전압보다 높을 수 있다.
일 실시예에 있어서, 상기 피드백부는 제1 내지 제(n-1) AND 게이트들을 포함하고, 제k AND 게이트는 상기 제(k+1) 딜레이부의 상기 제2 출력 신호 및 상기 클럭 신호에 대해 AND 연산을 수행한 결과를 상기 제k 딜레이부에 상기 제2 입력 신호로서 제공할 수 있다.
일 실시예에 있어서, 상기 듀티 사이클 에러 누적 회로는 리셋 신호 및 입력 클럭 신호를 수신하고, 상기 리셋 신호가 활성화되는 경우 제1 논리 레벨로 유지되는 신호를 상기 제1 내지 제n 딜레이부들 및 상기 피드백부에 상기 클럭 신호로서 제공하고, 상기 리셋 신호가 비활성화되는 경우 상기 입력 클럭 신호가 제2 논리 레벨로 천이되는 시점부터 상기 입력 클럭 신호를 상기 제1 내지 제n 딜레이부들 및 상기 피드백부에 상기 클럭 신호로서 제공하는 리셋 제어부를 더 포함할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 듀티 사이클 보정 회로는 듀티 사이클 제어부, 인버터, 제1 듀티 사이클 에러 누적 회로, 제2 듀티 사이클 에러 누적 회로, 및 제어부를 포함한다. 상기 듀티 사이클 제어부는 듀티 사이클 보정 신호에 기초하여 입력 클럭 신호의 듀티 사이클을 보정하여 출력 클럭 신호를 생성한다. 상기 인버터는 상기 출력 클럭 신호를 반전시켜 반전 클럭 신호를 생성한다. 상기 제1 듀티 사이클 에러 누적 회로는 m(m은 2 이상의 정수) 주기 동안 상기 출력 클럭 신호의 논리 하이 레벨 구간의 누적 길이 및 상기 출력 클럭 신호의 논리 로우 레벨 구간의 누적 길이에 기초하여 제1 누적 신호를 생성한다. 상기 제2 듀티 사이클 에러 누적 회로는 m 주기 동안 상기 반전 클럭 신호의 논리 하이 레벨 구간의 누적 길이 및 상기 반전 클럭 신호의 논리 로우 레벨 구간의 누적 길이에 기초하여 제2 누적 신호를 생성한다. 상기 제어부는 상기 제1 누적 신호 및 상기 제2 누적 신호를 비교하여 상기 듀티 사이클 보정 신호를 생성한다.
일 실시예에 있어서, 상기 제1 듀티 사이클 에러 누적 회로는 상기 출력 클럭 신호를 내부 클럭 신호로서 수신하고, 상기 제2 듀티 사이클 에러 누적 회로는 상기 반전 클럭 신호를 내부 클럭 신호로서 수신하고, 상기 제1 및 제2 듀티 사이클 에러 누적 회로 각각은, 각각이 상기 내부 클럭 신호, 제1 입력 신호 및 제2 입력 신호를 수신하고, 상기 제1 입력 신호 및 상기 제2 입력 신호 중에서 상기 내부 클럭 신호의 논리 레벨에 기초하여 선택되는 하나의 신호를 딜레이시켜 제1 출력 신호 및 제2 출력 신호를 생성하는 제1 내지 제n(n은 2 이상의 정수) 딜레이부들, 및 상기 제(k+1)(k는 (n-1) 이하의 양의 정수) 딜레이부의 상기 제2 출력 신호에 기초하여 상기 제k 딜레이부에 상기 제2 입력 신호를 제공하는 피드백부를 포함할 수 있다. 상기 제k 딜레이부의 상기 제1 출력 신호는 상기 제(k+1) 딜레이부에 상기 제1 입력 신호로서 제공되고 상기 제1 딜레이부의 상기 제1 입력 신호 및 상기 제n 딜레이부의 상기 제2 입력 신호는 상기 내부 클럭 신호일 수 있다. 상기 제1 누적 신호는 상기 제1 듀티 사이클 에러 누적 회로에 포함되는 상기 제1 내지 제n 딜레이부들의 상기 제1 출력 신호들을 포함하고, 상기 제2 누적 신호는 상기 제2 듀티 사이클 에러 누적 회로에 포함되는 상기 제1 내지 제n 딜레이부들의 상기 제1 출력 신호들을 포함할 수 있다.
상기 제어부는 상기 제1 누적 신호에 포함되는 연속되는 0의 비트의 개수가 상기 제2 누적 신호에 포함되는 연속되는 0의 비트의 개수보다 큰 경우 상기 듀티 사이클 보정 신호를 통해 상기 듀티 사이클 제어부가 상기 입력 클럭 신호의 논리 로우 레벨의 폭을 감소시키도록 제어하고, 상기 제1 누적 신호에 포함되는 연속되는 0의 비트의 개수가 상기 제2 누적 신호에 포함되는 연속되는 0의 비트의 개수보다 작은 경우 상기 듀티 사이클 보정 신호를 통해 상기 듀티 사이클 제어부가 상기 입력 클럭 신호의 논리 로우 레벨의 폭을 증가시키도록 제어할 수 있다.
일 실시예에 있어서, 상기 듀티 사이클 보정 회로는, 모드 신호에 기초하여 제1 모드에서 상기 출력 클럭 신호를 상기 제2 듀티 사이클 에러 누적 회로에 제공하고 제2 모드에서 상기 반전 클럭 신호를 상기 제2 듀티 사이클 에러 누적 회로에 제공하는 멀티플렉서, 및 캘리브레이션 신호에 기초하여 상기 출력 클럭 신호의 듀티 사이클을 보정하여 보정된 클럭 신호를 상기 제1 듀티 사이클 에러 누적 회로에 제공하는 캘리브레이션부를 더 포함할 수 있다. 이 경우 상기 제어부는 모드에 따라 상기 모드 신호를 상기 멀티플렉서에 제공하고, 상기 제1 모드에서 상기 제1 누적 신호 및 상기 제2 누적 신호를 비교하여 상기 캘리브레이션 신호를 생성하여 상기 캘리브레이션부에 제공하고, 상기 제2 모드에서 상기 듀티 사이클 보정 신호를 생성하여 상기 듀티 사이클 제어부에 제공할 수 있다.
상기 제어부는 상기 제1 모드에서 상기 제1 누적 신호에 포함되는 연속되는 0의 비트의 개수가 상기 제2 누적 신호에 포함되는 연속되는 0의 비트의 개수보다 큰 경우 상기 캘리브레이션 신호를 통해 상기 캘리브레이션부가 상기 출력 클럭 신호의 논리 로우 레벨의 폭을 감소시키도록 제어하고, 상기 제1 누적 신호에 포함되는 연속되는 0의 비트의 개수가 상기 제2 누적 신호에 포함되는 연속되는 0의 비트의 개수보다 작은 경우 상기 캘리브레이션 신호를 통해 상기 캘리브레이션부가 상기 출력 클럭 신호의 논리 로우 레벨의 폭을 증가시키도록 제어하고, 상기 제1 누적 신호에 포함되는 연속되는 0의 비트의 개수와 상기 제2 누적 신호에 포함되는 연속되는 0의 비트의 개수가 동일한 경우 상기 제2 모드에 상응하는 상기 모드 신호를 상기 멀티플렉서에 제공하고 상기 제2 모드로 동작할 수 있다.
일 실시예에 있어서, 상기 듀티 사이클 보정 회로는, 모드 신호에 기초하여 제1 모드에서 상기 출력 클럭 신호를 출력하고 제2 모드에서 상기 반전 클럭 신호를 출력하는 멀티플렉서, 및 캘리브레이션 신호에 기초하여 상기 멀티플렉서의 출력 신호의 듀티 사이클을 보정하여 보정된 클럭 신호를 상기 제2 듀티 사이클 에러 누적 회로에 제공하는 캘리브레이션부를 더 포함할 수 있다. 이 경우 상기 제어부는 모드에 따라 상기 모드 신호를 상기 멀티플렉서에 제공하고, 상기 제1 모드에서 상기 제1 누적 신호 및 상기 제2 누적 신호를 비교하여 상기 캘리브레이션 신호를 생성하여 상기 캘리브레이션부에 제공하고, 상기 제2 모드에서 상기 듀티 사이클 보정 신호를 생성하여 상기 듀티 사이클 제어부에 제공할 수 있다.
상기 제어부는 상기 제1 모드에서 상기 제1 누적 신호에 포함되는 연속되는 0의 비트의 개수가 상기 제2 누적 신호에 포함되는 연속되는 0의 비트의 개수보다 큰 경우 상기 캘리브레이션 신호를 통해 상기 캘리브레이션부가 상기 멀티플렉서의 출력 신호의 논리 로우 레벨의 폭을 증가시키도록 제어하고, 상기 제1 누적 신호에 포함되는 연속되는 0의 비트의 개수가 상기 제2 누적 신호에 포함되는 연속되는 0의 비트의 개수보다 작은 경우 상기 캘리브레이션 신호를 통해 상기 캘리브레이션부가 상기 멀티플렉서의 출력 신호의 논리 로우 레벨의 폭을 감소시키도록 제어하고, 상기 제1 누적 신호에 포함되는 연속되는 0의 비트의 개수와 상기 제2 누적 신호에 포함되는 연속되는 0의 비트의 개수가 동일한 경우 상기 제2 모드에 상응하는 상기 모드 신호를 상기 멀티플렉서에 제공하고 상기 제2 모드로 동작할 수 있다.
본 발명의 실시예들에 따른 듀티 사이클 보정 회로는 클럭 신호의 미세한 듀티 사이클 에러를 정확하게 탐지하여 이를 보정할 수 있다.
도 1은 본 발명의 일 실시예에 따른 듀티 사이클 에러 누적 회로를 나타내는 블록도이다.
도 2는 도 1의 듀티 사이클 에러 누적 회로의 일 예를 나타내는 회로도이다.
도 3은 도 2의 딜레이부들에 포함되는 제1 인버터의 입출력 특성을 나타내는 그래프이다.
도 4는 도 2의 딜레이부들에 포함되는 제2 인버터의 입출력 특성을 나타내는 그래프이다.
도 5는 도 2의 듀티 사이클 에러 누적 회로의 동작을 설명하기 위한 타이밍도이다.
도 6 및 7은 도 1의 듀티 사이클 에러 누적 회로의 다른 예들을 나타내는 회로도들이다.
도 8은 본 발명의 일 실시예에 따른 듀티 사이클 보정 회로를 나타내는 블록도이다.
도 9는 도 8의 듀티 사이클 보정 회로의 동작을 설명하기 위한 도면이다.
도 10 및 11는 본 발명의 다른 실시예들에 따른 듀티 사이클 보정 회로를 나타내는 블록도들이다.
도 12는 본 발명의 일 실시예에 따른 전자 장치를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 듀티 사이클 에러 누적 회로를 나타내는 블록도이다.
도 1을 참조하면, 듀티 사이클 에러 누적 회로(100)는 제1 내지 제n 딜레이부들(DU1, DU2, DU3, ..., DU(n-2), DU(n-1), DUn)(110-1, 110-2, 110-3, ..., 110-(n-2), 110-(n-1), 110-n) 및 피드백(feedback)부(120)를 포함한다. 여기서 n은 2 이상의 정수를 나타낸다.
제1 내지 제n 딜레이부들(110-1, 110-2, 110-3, ..., 110-(n-2), 110-(n-1), 110-n) 각각은 클럭 신호(CLK), 제1 입력 신호(I1) 및 제2 입력 신호(I2)를 수신한다. 제1 내지 제n 딜레이부들(110-1, 110-2, 110-3, ..., 110-(n-2), 110-(n-1), 110-n) 각각은 클럭 신호(CLK)의 논리 레벨에 기초하여 제1 입력 신호(I1) 및 제2 입력 신호(I2) 중의 하나를 선택하고, 상기 선택된 하나의 신호를 딜레이시켜 제1 출력 신호(O1) 및 제2 출력 신호(O2)를 생성한다.
제k 딜레이부의 제1 출력 신호(O1)는 제(k+1) 딜레이부에 제1 입력 신호(I1)로서 제공됨으로써 제1 내지 제n 딜레이부들(110-1, 110-2, 110-3, ..., 110-(n-2), 110-(n-1), 110-n)은 서로 순차적으로 연결된다. 여기서, k는 (n-1) 이하의 정수를 나타낸다.
제1 내지 제n 딜레이부들(110-1, 110-2, 110-3, ..., 110-(n-2), 110-(n-1), 110-n) 중에서 첫 번째 단계에 연결되는 제1 딜레이부(110-1)의 제1 입력 신호(I1)는 클럭 신호(CLK)가 된다.
피드백부(120)는 제1 내지 제(n-1) 서브 피드백부들(SFB)을 포함하고, 제k 서브 피드백부는 제(k+1) 딜레이부의 제2 출력 신호(O2)에 기초하여 제k 딜레이부에 제2 입력 신호(I2)를 제공한다. 실시예에 따라서, 제1 내지 제(n-1) 서브 피드백부들(SFB) 각각은 제(k+1) 딜레이부의 제2 출력 신호(O2)를 통과시켜(bypassing) 제k 딜레이부에 제2 입력 신호(I2)로서 제공할 수도 있고, 제(k+1) 딜레이부의 제2 출력 신호(O2)와 클럭 신호(CLK)에 대해 AND 연산을 수행한 결과를 제k 딜레이부에 제2 입력 신호(I2)로서 제공할 수도 있다.
제1 내지 제n 딜레이부들(110-1, 110-2, 110-3, ..., 110-(n-2), 110-(n-1), 110-n) 중에서 마지막 단계에 연결되는 제n 딜레이부(110-n)의 제2 입력 신호(I2)는 클럭 신호(CLK)가 된다.
한편, 듀티 사이클 에러 누적 회로(100)는 제1 내지 제n 딜레이부들(110-1, 110-2, 110-3, ..., 110-(n-2), 110-(n-1), 110-n)의 제1 출력 신호(O1)들을 포함하는 누적 신호(AS)를 출력한다. 즉, 도 1에 도시된 바와 같이, 제1 내지 제n 딜레이부들(110-1, 110-2, 110-3, ..., 110-(n-2), 110-(n-1), 110-n)의 제1 출력 신호(O1)는 각각 누적 신호(AS)의 제1 내지 제n 비트(AS[1], AS[2], AS[3], ..., AS[n-2], AS[n-1], AS[n])가 된다.
일 실시예에 있어서, 제1 내지 제n 딜레이부들(110-1, 110-2, 110-3, ..., 110-(n-2), 110-(n-1), 110-n) 각각은 클럭 신호(CLK)가 논리 로우 레벨인 경우 제1 입력 신호(I1)를 제1 시간 동안 딜레이시켜 제1 출력 신호(O1)를 생성하고, 클럭 신호(CLK)가 논리 하이 레벨인 경우 제2 입력 신호(I2)를 상기 제1 시간과 상이한 제2 시간 동안 딜레이시켜 제2 출력 신호(O2)를 생성할 수 있다.
따라서, 후술하는 바와 같이, 클럭 신호(CLK)가 논리 로우 레벨인 구간 동안 제1 출력 신호(O1)를 통해 '0'의 값을 갖는 제1 입력 신호(I1)가 제1 딜레이부(110-1)로부터 제n 딜레이부(110-n) 방향으로 상기 제1 시간의 간격을 두고 순차적으로 전달되고, 클럭 신호(CLK)가 논리 하이 레벨인 구간 동안 제2 출력 신호(O2)를 통해 '1'의 값을 갖는 제2 입력 신호(I2)가 반대 방향으로 상기 제2 시간의 간격을 두고 순차적으로 전달된다.
이 때, 상기 제1 시간 간격과 상기 제2 시간 간격은 서로 상이하므로, 클럭 신호(CLK)의 한 주기 동안 '0'의 값을 갖는 제1 입력 신호(I1)가 제1 딜레이부(110-1)로부터 제n 딜레이부(110-n) 방향으로 전달되는 거리와 '1'의 값을 갖는 제2 입력 신호(I2)가 반대 방향으로 되돌아오는 거리는 서로 상이하고, 이러한 차이를 복수의 주기 동안 누적함으로써 듀티 사이클 에러 누적 회로(100)는 클럭 신호(CLK)의 미세한 듀티 사이클 에러를 정확하게 탐지할 수 있다. 한편, 듀티 사이클 에러를 누적하는 주기의 개수가 증가할수록 듀티 사이클 에러 누적 회로(100)가 탐지할 수 있는 듀티 사이클 에러의 해상도는 증가한다.
도 2는 도 1의 듀티 사이클 에러 누적 회로의 일 예를 나타내는 회로도이다.
도 2를 참조하면, 듀티 사이클 에러 누적 회로(100a)는 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7) 및 피드백부(120a)를 포함할 수 있다.
도 2에서 n은 7인 경우를 예시적으로 도시하고 있으나, 실시예에 따라서 n은 7보다 작을 수도 있고 7보다 클 수도 있다.
제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7) 각각은 제1 PMOS(p-type metal oxide semiconductor) 트랜지스터(P1), 제2 PMOS 트랜지스터(P2), 제1 NMOS(n-type metal oxide semiconductor) 트랜지스터(N1), 제2 NMOS 트랜지스터(N2), 제1 인버터(111) 및 제2 인버터(112)를 포함할 수 있다.
제1 PMOS 트랜지스터(P1)는 전원 전압(VDD)에 연결되는 소스 및 클럭 신호(CLK)가 인가되는 게이트를 포함할 수 있다.
제2 PMOS 트랜지스터(P2)는 제1 PMOS 트랜지스터(P1)의 드레인에 연결되는 소스, 제1 노드(ND1)에 연결되는 드레인 및 제1 입력 신호(I1)가 인가되는 게이트를 포함할 수 있다.
제1 NMOS 트랜지스터(N1)는 접지 전압(VSS)에 연결되는 소스 및 클럭 신호(CLK)가 인가되는 게이트를 포함할 수 있다.
제2 NMOS 트랜지스터(N2)는 제1 NMOS 트랜지스터(N1)의 드레인에 연결되는 소스, 제1 노드(ND1)에 연결되는 드레인 및 제2 입력 신호(I2)가 인가되는 게이트를 포함할 수 있다.
일 실시예에 있어서, 제1 PMOS 트랜지스터(P1) 및 제2 PMOS 트랜지스터(P2)의 외형비(aspect ratio, W/L)는 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2)의 외형비(aspect ratio, W/L)보다 클 수 있다. 이 경우, 제1 PMOS 트랜지스터(P1) 및 제2 PMOS 트랜지스터(P2)가 턴온되어 전원 전압(VDD)으로부터 제1 노드(ND1)에 전하가 충전됨으로써 제1 노드(ND1)의 전압이 상승하는 (rise transition) 속도는 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2)가 턴온되어 제1 노드(ND1)에 충전된 전하가 접지 전압(VSS)으로 방전됨으로써 제1 노드(ND1)의 전압이 하강하는 (rise transition) 속도보다 빠를 수 있다.
제1 인버터(111)는 제1 노드(ND1)의 전압을 반전시켜 제1 출력 신호(O1)를 생성할 수 있다.
제2 인버터(112)는 제1 노드(ND1)의 전압을 반전시켜 제2 출력 신호(O2)를 생성할 수 있다.
도 3은 도 2의 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7)에 포함되는 제1 인버터(111)의 입출력 특성을 나타내는 그래프이고, 도 4는 도 2의 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7)에 포함되는 제2 인버터(112)의 입출력 특성을 나타내는 그래프이다.
도 3 및 4를 참조하면, 제1 인버터(111)의 문턱 전압(Vth1)은 제2 인버터(112)의 문턱 전압(Vth2)보다 높다.
따라서 제1 PMOS 트랜지스터(P1) 및 제2 PMOS 트랜지스터(P2)가 턴온되어 제1 노드(ND1)의 전압이 접지 전압(VSS)에서 전원 전압(VDD)으로 상승하는 경우, 제1 노드(ND1)의 전압은 제2 인버터(112)의 문턱 전압(Vth2)에 먼저 도달하고 이후에 제1 인버터(111)의 문턱 전압(Vth1)에 도달한다. 따라서 제1 노드(ND1)의 전압이 접지 전압(VSS)에서 전원 전압(VDD)으로 상승하는 경우, 제2 인버터(112)가 출력하는 제2 출력 전압(O2)이 먼저 논리 하이 레벨에서 논리 로우 레벨로 천이되고, 이후에 제1 인버터(111)가 출력하는 제1 출력 전압(O1)이 논리 하이 레벨에서 논리 로우 레벨로 천이된다.
반대로, 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2)가 턴온되어 제1 노드(ND1)의 전압이 전원 전압(VDD)에서 접지 전압(VSS)으로 하강하는 경우, 제1 노드(ND1)의 전압은 제1 인버터(111)의 문턱 전압(Vth1)에 먼저 도달하고 이후에 제2 인버터(112)의 문턱 전압(Vth2)에 도달한다. 따라서 제1 노드(ND1)의 전압이 전원 전압(VDD)에서 접지 전압(VSS)으로 하강하는 경우, 제1 인버터(111)가 출력하는 제1 출력 전압(O1)이 먼저 논리 로우 레벨에서 논리 하이 레벨로 천이되고, 이후에 제2 인버터(112)가 출력하는 제2 출력 전압(O2)이 논리 로우 레벨에서 논리 하이 레벨로 천이된다.
일 실시예에 있어서, 제1 인버터(111)의 문턱 전압(Vth1)의 크기는 전원 전압(VDD) 크기의 약 90%이고, 제2 인버터(112)의 문턱 전압(Vth2)의 크기는 전원 전압(VDD) 크기의 약 10%일 수 있다.
다시 도 2를 참조하면, 피드백부(120a)는 제(k+1) 딜레이부의 제2 출력 신호(O2)를 통과시켜(bypassing) 제k 딜레이부에 제2 입력 신호(I2)로서 제공할 수 있다.
도 5는 도 2의 듀티 사이클 에러 누적 회로의 동작을 설명하기 위한 타이밍도이다.
이하, 도 2 내지 5를 참조하여 도 2의 듀티 사이클 에러 누적 회로(100a)의 동작을 설명한다.
이하 설명에서 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7)에 포함되는 제1 PMOS 트랜지스터(P1), 제2 PMOS 트랜지스터(P2), 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2)에서의 전압 강하는 무시한다.
도 5를 참조하면, 한 주기 동안 클럭 신호(CLK)의 논리 로우 레벨 구간의 길이는 제3 시간(tA)이고 논리 하이 레벨 구간의 길이는 제4 시간(tB)이다.
듀티 사이클 에러 누적 회로(100a)의 동작 초기에 클럭 신호(CLK)는 논리 하이 레벨로 유지된다. 따라서 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7)에 포함되는 모든 제1 PMOS 트랜지스터(P1)는 턴오프되고, 제7 딜레이부(110-7)의 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2)는 턴온된다. 따라서 제7 딜레이부(110-7)의 제1 노드(ND1)에 충전된 전하는 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2)를 통해 접지 전압(VSS)으로 방전되어 제1 노드(ND1)의 전압은 논리 로우 레벨이 된다. 따라서 제1 인버터(111)는 논리 하이 레벨의 제1 출력 신호(O1)를 출력하므로 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)의 일곱 번째 비트(AS[7])는 '1'이 된다. 한편, 제2 인버터(112) 역시 논리 하이 레벨의 제2 출력 신호(O2)를 출력하고, 이는 제6 딜레이부(110-6)의 제2 입력 신호(I2)로서 제공된다.
따라서 제6 딜레이부(110-6)의 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2)는 턴온되고, 제6 딜레이부(110-6)의 제1 노드(ND1)에 충전된 전하는 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2)를 통해 접지 전압(VSS)으로 방전되어 제1 노드(ND1)의 전압은 논리 로우 레벨이 된다. 따라서 제1 인버터(111)는 논리 하이 레벨의 제1 출력 신호(O1)를 출력하므로 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)의 여섯 번째 비트(AS[6])는 '1'이 된다. 한편, 제2 인버터(112) 역시 논리 하이 레벨의 제2 출력 신호(O2)를 출력하고, 이는 제5 딜레이부(110-5)의 제2 입력 신호(I2)로서 제공된다.
상기와 같은 동작이 제7 딜레이부(110-7)로부터 제1 딜레이부(110-1)까지 순차적으로 반복된다. 따라서 클럭 신호(CLK)가 논리 하이 레벨로 유지되는 동작 초기에 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7)에 포함되는 제1 PMOS 트랜지스터(P1) 및 제2 PMOS 트랜지스터(P2)는 모두 턴오프되고 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2)는 모두 턴온되며, 제1 노드(ND1)의 전압은 논리 로우 레벨로 유지되며 누적 신호(AS)의 모든 비트는 '1'이 된다(즉, AS[1:7]='1111111').
클럭 신호(CLK)가 논리 로우 레벨로 천이되면, 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7)에 포함되는 모든 제1 NMOS 트랜지스터(N1)는 턴오프되어 제1 노드(ND1)는 접지 전압(VSS)으로부터 전기적으로 차단된다. 또한, 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7)에 포함되는 모든 제1 PMOS 트랜지스터(P1)는 턴온된다.
제1 딜레이부(DU1)(110-1)의 제1 입력 신호(I1)는 클럭 신호(CLK)이므로, 제1 딜레이부(DU1)(110-1)의 제2 PMOS 트랜지스터(P2)는 턴온된다. 따라서 전원 전압(VDD)으로부터 제1 PMOS 트랜지스터(P1) 및 제2 PMOS 트랜지스터(P2)를 통해 제1 딜레이부(DU1)(110-1)의 제1 노드(ND1)에 전하가 충전되어 제1 노드(ND1)의 전압은 증가한다.
이 때, 도 5에 도시된 바와 같이, 제1 노드(ND1)의 전압은 접지 전압(VSS)으로부터 전원 전압(VDD)까지 제1 기울기(a1)로 증가한다. 제1 PMOS 트랜지스터(P1) 및 제2 PMOS 트랜지스터(P2)의 외형비(aspect ratio, W/L)가 클수록 제1 기울기(a1)는 증가한다.
상술한 바와 같이, 제1 인버터(111)의 문턱 전압(Vth1)은 제2 인버터(112)의 문턱 전압(Vth2)보다 높다. 따라서 제1 딜레이부(DU1)(110-1)의 제1 노드(ND1)의 전압은 상승 과정에서 제2 인버터(112)의 문턱 전압(Vth2)에 먼저 도달하게 되고, 이 때 제1 딜레이부(DU1)(110-1)의 제2 인버터(112)가 출력하는 제2 출력 신호(O2)는 전원 전압(VDD)에서 접지 전압(VSS)으로 하강한다. 제1 딜레이부(DU1)(110-1)의 제1 노드(ND1)의 전압이 더욱 상승하여 제1 인버터(111)의 문턱 전압(Vth1)에 도달하면 제1 딜레이부(DU1)(110-1)의 제1 인버터(111)가 출력하는 제1 출력 신호(O1)는 전원 전압(VDD)에서 접지 전압(VSS)으로 하강하고, 누적 신호(AS)의 첫 번째 비트(AS[1])는 '0'이 된다.
한편, 제1 딜레이부(DU1)(110-1)의 제1 출력 신호(O1)는 제2 딜레이부(DU2)(110-2)의 제1 입력 신호(I1)로 인가되므로, 제1 딜레이부(DU1)(110-1)의 제1 출력 신호(O1)가 전원 전압(VDD)의 절반이 되는 시점에서 제2 딜레이부(DU2)(110-2)의 제2 PMOS 트랜지스터(P2)는 턴온된다. 따라서 전원 전압(VDD)으로부터 제1 PMOS 트랜지스터(P1) 및 제2 PMOS 트랜지스터(P2)를 통해 제2 딜레이부(DU2)(110-2)의 제1 노드(ND1)에 전하가 충전되어 제1 노드(ND1)의 전압은 접지 전압(VSS)으로부터 전원 전압(VDD)까지 제1 기울기(a1)로 증가한다. 제2 딜레이부(DU2)(110-2)의 제1 노드(ND1)의 전압이 상승 과정에서 제2 인버터(112)의 문턱 전압(Vth2)에 도달하는 시점에 제2 딜레이부(DU2)(110-2)의 제2 인버터(112)가 출력하는 제2 출력 신호(O2)는 전원 전압(VDD)에서 접지 전압(VSS)으로 하강한다. 제2 딜레이부(DU2)(110-2)의 제1 노드(ND1)의 전압이 더욱 상승하여 제1 인버터(111)의 문턱 전압(Vth1)에 도달하면 제2 딜레이부(DU2)(110-2)의 제1 인버터(111)가 출력하는 제1 출력 신호(O1)는 전원 전압(VDD)에서 접지 전압(VSS)으로 하강하고, 누적 신호(AS)의 두 번째 비트(AS[2])는 '0'이 된다.
상술한 바와 같은 동작이 제1 딜레이부(DU1)(110-1)로부터 제5 딜레이부(DU5)(110-5)까지 반복되고, 누적 신호(AS)는 첫 번째 비트부터 다섯 번째 비트까지 순차적으로 '0'이 된다.
도 5에 도시된 바와 같이, 제1 노드(ND1)의 전압이 접지 전압(VSS)으로부터 제1 인버터(111)의 문턱 전압(Vth1)까지 상승하는데 소요되는 시간은 제1 노드(ND1)의 상승 천이 시간(rise transition time)(tRI)이고, 제1 출력 신호(O1)가 전원 전압(VDD)으로부터 하강하기 시작하여 전원 전압(VDD)의 절반까지 도달하는데 소요되는 시간은 제1 인버터(111)의 전달 지연 시간(propagation delay)(tINV1)이다. 따라서 제1 입력 신호(I1)가 제1 출력 신호(O1)를 통해 다음 단계의 딜레이부에 전달되는데 소요되는 시간은 제1 노드(ND1)의 상승 천이 시간(tRI)과 제1 인버터(111)의 전달 지연 시간(tINV1)의 합이 된다. 즉, 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7) 각각은 제1 입력 신호(I1)를 제1 노드(ND1)의 상승 천이 시간(tRI)과 제1 인버터(111)의 전달 지연 시간(tINV1)의 합에 상응하는 시간동안 딜레이시켜 다음 단계의 딜레이부에 제공한다.
한편, 제5 딜레이부(DU5)(110-5)의 제1 출력 신호(O1)는 제6 딜레이부(DU6)(110-6)의 제1 입력 신호(I1)로 인가되므로, 제5 딜레이부(DU5)(110-5)의 제1 출력 신호(O1)가 전원 전압(VDD)의 절반이 되는 시점에서 제6 딜레이부(DU6)(110-6)의 제2 PMOS 트랜지스터(P2)는 턴온된다. 따라서 전원 전압(VDD)으로부터 제1 PMOS 트랜지스터(P1) 및 제2 PMOS 트랜지스터(P2)를 통해 제6 딜레이부(DU6)(110-6)의 제1 노드(ND1)에 전하가 충전되어 제1 노드(ND1)의 전압은 접지 전압(VSS)으로부터 제1 기울기(a1)로 증가한다. 제6 딜레이부(DU6)(110-6)의 제1 노드(ND1)의 전압이 상승 과정에서 제2 인버터(112)의 문턱 전압(Vth2)에 도달하는 시점에 제6 딜레이부(DU6)(110-6)의 제2 인버터(112)가 출력하는 제2 출력 신호(O2)는 전원 전압(VDD)에서 접지 전압(VSS)으로 하강한다. 도 5에 도시된 바와 같이, 제6 딜레이부(DU6)(110-6)의 제1 노드(ND1)의 전압은 더욱 상승하다가 제1 인버터(111)의 문턱 전압(Vth1)에 도달하기 이전에 클럭 신호(CLK)는 논리 하이 레벨로 천이된다. 따라서 제6 딜레이부(DU6)(110-6)의 제1 출력 신호(O1)는 전원 전압(VDD)을 유지한다.
결과적으로, 클럭 신호(CLK)가 논리 하이 레벨로 천이되는 시점에서 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)는 AS[1:7]='0000011'이 된다.
클럭 신호(CLK)가 논리 하이 레벨로 천이되면, 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7)에 포함되는 모든 제1 PMOS 트랜지스터(P1)는 턴오프되어 제1 노드(ND1)는 전원 전압(VDD)으로부터 전기적으로 차단된다. 또한, 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7)에 포함되는 모든 제1 NMOS 트랜지스터(N1)는 턴온된다.
한편, 상술한 바와 같이, 클럭 신호(CLK)가 논리 로우 레벨인 구간 동안 제1 내지 제6 딜레이부(110-1, 110-2, 110-3, 110-4, 110-5, 110-6)의 제2 출력 신호(O2)는 접지 전압(VSS)으로 하강하였으나 제7 딜레이부(110-7)의 제2 출력 신호(O2)는 전원 전압(VDD)으로 유지된다. 피드백부(120a)는 제7 딜레이부(110-7)의 제2 출력 신호(O2)를 제6 딜레이부(DU6)(110-6)의 제2 입력 신호(I2)로 제공하므로, 제6 딜레이부(DU6)(110-6)의 제2 NMOS 트랜지스터(N2)는 턴온된다. 따라서 제6 딜레이부(DU6)(110-6)의 제1 노드(ND1)에 충전되어 있던 전하는 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2)를 통해 접지 전압(VSS)으로 방전되어 제6 딜레이부(DU6)(110-6)의 제1 노드(ND1)의 전압은 다시 접지 전압(VSS)으로 하강한다.
이 때, 도 5에 도시된 바와 같이, 제1 노드(ND1)의 전압은 접지 전압(VSS)까지 제2 기울기(a2)로 하강한다. 도 3 및 4를 참조하여 상술한 바와 같이, 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2)의 외형비(aspect ratio, W/L)는 제1 PMOS 트랜지스터(P1) 및 제2 PMOS 트랜지스터(P2)의 외형비(aspect ratio, W/L)보다 작다. 따라서 클럭 신호(CLK)가 논리 하이 레벨인 구간 동안 제1 노드(ND1)의 전압이 하강하는 제2 기울기(a2)는 클럭 신호(CLK)가 논리 로우 레벨인 구간 동안 제1 노드(ND1)의 전압이 상승하는 제1 기울기(a1)보다 작다.
제6 딜레이부(DU6)(110-6)의 제1 노드(ND1)의 전압은 하강 과정에서 제2 인버터(112)의 문턱 전압(Vth2)에 도달하게 되고, 이 때 제6 딜레이부(DU6)(110-6)의 제2 인버터(112)가 출력하는 제2 출력 신호(O2)는 접지 전압(VSS)에서 전원 전압(VDD)으로 상승한다.
한편, 피드백부(120a)는 제6 딜레이부(110-6)의 제2 출력 신호(O2)를 제5 딜레이부(DU5)(110-5)의 제2 입력 신호(I2)로 제공하므로, 제6 딜레이부(110-6)의 제2 출력 신호(O2)가 전원 전압(VDD)의 절반이 되는 시점에서 제5 딜레이부(DU5)(110-5)의 제2 NMOS 트랜지스터(N2)는 턴온된다. 따라서 제5 딜레이부(DU5)(110-5)의 제1 노드(ND1)에 충전되어 있던 전하는 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2)를 통해 접지 전압(VSS)으로 방전되어 제5 딜레이부(DU5)(110-5)의 제1 노드(ND1)의 전압은 전원 전압(VDD)에서 접지 전압(VSS)으로 제2 기울기(a2)로 하강한다. 제5 딜레이부(DU5)(110-5)의 제1 노드(ND1)의 전압이 하강 과정에서 제1 인버터(111)의 문턱 전압(Vth1)에 도달하는 시점에 제5 딜레이부(DU5)(110-5)의 제1 인버터(111)가 출력하는 제1 출력 신호(O1)는 접지 전압(VSS)에서 전원 전압(VDD)으로 상승하고, 누적 신호(AS)의 다섯 번째 비트(AS[5])는 '1'이 된다. 제5 딜레이부(DU5)(110-5)의 제1 노드(ND1)의 전압이 더욱 하강하여 제2 인버터(112)의 문턱 전압(Vth2)에 도달하면 제5 딜레이부(DU5)(110-5)의 제2 인버터(112)가 출력하는 제2 출력 신호(O2)는 접지 전압(VSS)에서 전원 전압(VDD)으로 상승한다.
상술한 바와 같은 동작이 제5 딜레이부(DU5)(110-5)로부터 제3 딜레이부(DU3)(110-3)까지 반복되고, 누적 신호(AS)는 다섯 번째 비트부터 세 번째 비트까지 순차적으로 '1'이 된다.
도 5에 도시된 바와 같이, 제1 노드(ND1)의 전압이 전원 전압(VDD)으로부터 제2 인버터(112)의 문턱 전압(Vth2)까지 하강하는데 소요되는 시간은 제1 노드(ND1)의 하강 천이 시간(fall transition time)(tFI)이고, 제2 출력 신호(O2)가 접지 전압(VSS)으로부터 상승하기 시작하여 전원 전압(VDD)의 절반까지 도달하는데 소요되는 시간은 제2 인버터(112)의 전달 지연 시간(propagation delay)(tINV2)이다. 따라서 제2 입력 신호(I2)가 제2 출력 신호(O2)를 통해 이전 단계의 딜레이부에 전달되는데 소요되는 시간은 제1 노드(ND1)의 하강 천이 시간(tFI)과 제2 인버터(112)의 전달 지연 시간(tINV2)의 합이 된다. 즉, 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7) 각각은 제2 입력 신호(I2)를 제1 노드(ND1)의 하강 천이 시간(tFI)과 제2 인버터(112)의 전달 지연 시간(tINV2)의 합에 상응하는 시간동안 딜레이시켜 이전 단계의 딜레이부에 제공한다.
한편, 제3 딜레이부(DU3)(110-3)의 제2 출력 신호(O2)는 제2 딜레이부(DU2)(110-2)의 제2 입력 신호(I2)로 인가되므로, 제3 딜레이부(DU3)(110-3)의 제2 출력 신호(O2)가 전원 전압(VDD)의 절반이 되는 시점에서 제2 딜레이부(DU2)(110-2)의 제2 NMOS 트랜지스터(N2)는 턴온된다. 따라서 제2 딜레이부(DU2)(110-2)의 제1 노드(ND1)에 충전되어 있던 전하는 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2)를 통해 접지 전압(VSS)으로 방전되어 제2 딜레이부(DU2)(110-2)의 제1 노드(ND1)의 전압은 전원 전압(VDD)으로부터 제2 기울기(a2)로 하강한다. 제2 딜레이부(DU2)(110-2)의 제1 노드(ND1)의 전압이 하강 과정에서 제1 인버터(111)의 문턱 전압(Vth1)에 도달하는 시점에 제2 딜레이부(DU2)(110-2)의 제1 인버터(111)가 출력하는 제1 출력 신호(O1)는 접지 전압(VSS)에서 전원 전압(VDD)으로 상승한다. 도 5에 도시된 바와 같이, 제2 딜레이부(DU2)(110-2)의 제1 노드(ND1)의 전압은 더욱 하강하다가 제2 인버터(112)의 문턱 전압(Vth2)에 도달하기 이전에 클럭 신호(CLK)는 논리 로우 레벨로 천이된다. 따라서 제2 딜레이부(DU2)(110-2)의 제2 출력 신호(O2)는 접지 전압(VSS)을 유지한다.
결과적으로, 클럭 신호(CLK)가 논리 로우 레벨로 천이되는 시점에서 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)는 AS[1:7]='0111111'이 된다.
상술한 바와 같이, 제1 PMOS 트랜지스터(P1) 및 제2 PMOS 트랜지스터(P2)의 외형비(aspect ratio, W/L)는 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2)의 외형비(aspect ratio, W/L)보다 크므로, 제1 PMOS 트랜지스터(P1) 및 제2 PMOS 트랜지스터(P2)가 턴온되는 경우 전원 전압(VDD)으로부터 제1 노드(ND1)로 흐르는 전류의 크기는 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2)가 턴온되는 경우 제1 노드(ND1)로부터 접지 전압(VSS)으로 흐르는 전류의 크기보다 크다. 이로 인해, 제1 노드(ND1)의 상승 천이 시간(tRI)은 제1 노드(ND1)의 하강 천이 시간(tFI)보다 짧게 되어 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7) 중에서 클럭 신호(CLK)가 논리 로우 레벨인 구간 동안 누적 신호(AS)의 천이가 일어나는 딜레이부들의 수는 클럭 신호(CLK)가 논리 하이 레벨인 구간 동안 누적 신호(AS)의 천이가 일어나는 딜레이부들의 수보다 크게 된다.
따라서 도 2에 도시된 듀티 사이클 에러 누적 회로(100a)의 경우 초기 상태에서 모든 비트가 '1'인 누적 신호(AS)(즉, AS[1:7]='1111111')를 출력하나, 클럭 신호(CLK)의 한 주기가 지난 뒤에 출력하는 누적 신호(AS)의 첫 번째 비트(AS[1])는 '0'이 되고 나머지 비트들은 '1'이 된다(즉, AS[1:7]='0111111'). 클럭 신호(CLK)의 논리 로우 레벨 구간의 길이인 제3 시간(tA)이 논리 하이 레벨 구간의 길이인 제4 시간(tB)보다 길수록 클럭 신호(CLK)의 한 주기가 지난 뒤에 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)에서 연속적으로 '0'의 값을 갖는 비트의 수는 증가한다. 또한, 듀티 사이클 에러 누적 회로(100a)가 클럭 신호(CLK)의 복수의 주기 동안 누적적으로 동작하는 경우 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)에서 연속적으로 '0'의 값을 갖는 비트의 수는 더욱 증가하게 된다.
이하, 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)에서 연속적으로 '0'의 값을 갖는 비트의 수와 클럭 신호(CLK)의 논리 로우 레벨 구간의 길이인 제3 시간(tA) 및 논리 하이 레벨 구간의 길이인 제4 시간(tB) 사이의 관계에 대해 설명한다.
도 5를 참조하면, 제1 입력 신호(I1)가 제1 출력 신호(O1)를 통해 다음 단계의 딜레이부에 전달되는데 소요되는 시간은 제1 노드(ND1)의 상승 천이 시간(tRI)과 제1 인버터(111)의 전달 지연 시간(tINV1)의 합이므로, 아래의 [수학식 1]을 통해 클럭 신호(CLK)가 논리 로우 레벨인 구간 동안 누적 신호(AS)가 '1'에서 '0'으로 천이되는 딜레이부의 개수를 얻을 수 있다.
[수학식 1]
Nlow = tA / (tRI + tINV1)
그러나 Nlow는 일반적으로 정수가 되지 않는다. 실질적으로 클럭 신호(CLK)가 논리 로우 레벨인 구간 동안 누적 신호(AS)가 '1'에서 '0'으로 천이되는 딜레이부의 개수는 제1 인버터(111)의 문턱 전압(Vth1)의 크기에 따라 Nlow보다 크거나 같은 최소의 정수 또는 Nlow보다 작거나 같은 최대의 정수가 된다.
예를 들어, 도 5에 도시된 타이밍도의 경우, Nlow는 약 5.7이고, 클럭 신호(CLK)가 논리 로우 레벨로 천이되는 시점에서 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)는 AS[1:7]='1111111'이었고, 클럭 신호(CLK)가 논리 로우 레벨에서 논리 하이 레벨로 천이되는 시점에서 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)는 AS[1:7]='0000011'이므로, 클럭 신호(CLK)가 논리 로우 레벨인 구간 동안 누적 신호(AS)가 '1'에서 '0'으로 천이되는 딜레이부의 개수는 5가 된다.
한편, 도 5를 참조하면, 제2 입력 신호(I2)가 제2 출력 신호(O2)를 통해 이전 단계의 딜레이부에 전달되는데 소요되는 시간은 제1 노드(ND1)의 하강 천이 시간(tFI)과 제2 인버터(112)의 전달 지연 시간(tINV2)의 합이므로, 아래의 [수학식 2]를 통해 클럭 신호(CLK)가 논리 하이 레벨인 구간 동안 누적 신호(AS)가 '0'에서 '1'로 천이되는 딜레이부의 개수를 얻을 수 있다.
[수학식 2]
Nhigh = tB / (tFI + tINV2)
그러나 Nhigh는 일반적으로 정수가 되지 않는다. 실질적으로 클럭 신호(CLK)가 논리 하이 레벨인 구간 동안 누적 신호(AS)가 '0'에서 '1'로 천이되는 딜레이부의 개수는 제1 인버터(111)의 문턱 전압(Vth1)의 크기에 따라 Nhigh보다 크거나 같은 최소의 정수 또는 Nhigh보다 작거나 같은 최대의 정수가 된다.
예를 들어, 도 5에 도시된 타이밍도의 경우, Nhigh는 약 4.4이고, 클럭 신호(CLK)가 논리 하이 레벨로 천이되는 시점에서 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)는 AS[1:7]='0000011'이었고, 클럭 신호(CLK)가 논리 하이 레벨에서 논리 로우 레벨로 천이되는 시점에서 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)는 AS[1:7]='0111111'이므로, 클럭 신호(CLK)가 논리 하이 레벨인 구간 동안 누적 신호(AS)가 '0'에서 '1'로 천이되는 딜레이부의 개수는 4가 된다.
따라서 클럭 신호(CLK)의 한 주기 이후에 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)에 포함되는 연속적인'0'의 비트수는 아래의 [수학식 3]을 통해 얻을 수 있다.
[수학식 3]
Ndiff = Nlow - Nhigh
= (tA / (tRI + tINV1)) - (tB / (tFI + tINV2))
제1 노드(ND1)의 상승 천이 시간(tRI), 제1 인버터(111)의 전달 지연 시간(tINV1), 제1 노드(ND1)의 하강 천이 시간(tFI) 및 제2 인버터(112)의 전달 지연 시간(tINV2)은 듀티 사이클 에러 누적 회로(100a)에 포함되는 트랜지스터들 및 인버터들의 특성에 따라 결정되는 고유의 값이므로, 듀티 사이클 에러 누적 회로(100a)는 누적 신호(AS)에 포함되는 연속적인 '0'의 비트수를 통해 클럭 신호(CLK)의 듀티 사이클 에러를 탐지할 수 있다.
상술한 바와 같이, Nlow 및 Nhigh는 일반적으로 정수가 되지 않으므로, 실질적으로 클럭 신호(CLK)의 한 주기 이후에 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)에 포함되는 연속적인 '0'의 비트수와 Ndiff 사이에는 최대 1의 오차가 발생할 수 있다.
예를 들어, 도 5에 도시된 타이밍도의 경우, Nlow는 약 5.7이고 Nhigh는 약 4.4이므로 Ndiff는 1.3이고, 클럭 신호(CLK)의 한 주기 이후에 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)는 AS[1:7]='0111111'이므로, 누적 신호(AS)에 포함되는 연속적인'0'의 비트수는 1이 된다. 따라서 클럭 신호(CLK)의 한 주기 이후에 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)에 포함되는 연속적인 '0'의 비트수와 Ndiff 사이에는 0.3의 오차가 발생한다.
듀티 사이클 에러 누적 회로(100a)는 클럭 신호(CLK)의 복수의 주기 동안 누적하여 동작함으로써 클럭 신호(CLK)의 듀티 사이클 에러를 보다 정밀하게 탐지할 수 있다.
즉, 클럭 신호(CLK)의 m(m은 2 이상의 정수) 주기 이후에 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)에 포함되는 연속적인 '0'의 비트수는 아래의 [수학식 4]를 통해 얻을 수 있다.
[수학식 4]
Ndiff = (Nlow - Nhigh) * m
= ((tA / (tRI + tINV1)) - (tB / (tFI + tINV2))) * m
아래의 표를 참조하면, 클럭 신호(CLK)의 한 주기 이후에 Ndiff가 1.1 이상 1.9 이하의 값을 갖는 모든 경우에 있어서 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)에 포함되는 연속적인 '0'의 비트수는 1이다. 그러나 듀티 사이클 에러 누적 회로(100a)가 클럭 신호(CLK)의 두 주기 동안 누적하여 동작하는 경우 Ndiff는 2.2에서 3.8 사이의 값을 갖게 되고 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)에 포함되는 연속적인 '0'의 비트수는 2 또는 3이 된다. 마찬가지로, 듀티 사이클 에러 누적 회로(100a)가 클럭 신호(CLK)의 세 주기 동안 누적하여 동작하는 경우 Ndiff는 3.3에서 5.7 사이의 값을 갖게 되고 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)에 포함되는 연속적인 '0'의 비트수는 3, 4 또는 5가 되고, 듀티 사이클 에러 누적 회로(100a)가 클럭 신호(CLK)의 네 주기 동안 누적하여 동작하는 경우 Ndiff는 4.4에서 7.6 사이의 값을 갖게 되고 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)에 포함되는 연속적인 '0'의 비트수는 4, 5, 6 또는 7이 된다.
Figure 112012052247232-pat00001
즉, 듀티 사이클 에러 누적 회로(100a)가 클럭 신호(CLK)의 m 주기 동안 누적하여 동작하는 경우, 클럭 신호(CLK)의 한 주기 이후에 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)에 포함되는 연속적인 '0'의 비트수와 Ndiff 사이의 오차는 m등분되는 효과가 발생한다.
따라서 듀티 사이클 에러 누적 회로(100a)가 누적하여 동작하는 클럭 신호(CLK)의 주기의 수가 증가할수록 듀티 사이클 에러 누적 회로(100a)는 클럭 신호(CLK)의 듀티 사이클 에러를 더욱 정밀하게 탐지할 수 있다.
도 6은 도 1의 듀티 사이클 에러 누적 회로의 다른 예를 나타내는 회로도이다.
도 6을 참조하면, 듀티 사이클 에러 누적 회로(100b)는 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7) 및 피드백부(120b)를 포함할 수 있다.
도 6에서 n은 7인 경우를 예시적으로 도시하고 있으나, 실시예에 따라서 n은 7보다 작을 수도 있고 7보다 클 수도 있다.
도 6의 듀티 사이클 에러 누적 회로(100b)에 포함되는 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7)은 도 2의 듀티 사이클 에러 누적 회로(100a)에 포함되는 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7)과 동일하므로 여기서는 상세한 설명은 생략한다.
피드백부(120b)는 제1 내지 제6 AND 게이트들(121-1, 121-2, 121-3, 121-4, 121-5, 121-6)을 포함할 수 있다. 제k AND 게이트는 제(k+1) 딜레이부의 제2 출력 신호(O2) 및 클럭 신호(CLK)에 대해 AND 연산을 수행한 결과를 제k 딜레이부에 제2 입력 신호(I2)로서 제공할 수 있다.
따라서 클럭 신호(CLK)가 논리 로우 레벨인 구간 동안 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7)에 포함되는 제2 NMOS 트랜지스터(N2)는 항상 턴오프되므로, 도 6의 듀티 사이클 에러 누적 회로(100b)는 클럭 신호(CLK)가 논리 로우 레벨인 구간 동안 제1 노드(ND1)로부터 접지 전압(VSS)으로 전하가 누설되는 것을 더욱 효과적으로 차단할 수 있다.
도 6의 듀티 사이클 에러 누적 회로(100b)의 동작은 도 2의 듀티 사이클 에러 누적 회로(100a)의 동작과 동일하다. 도 2의 듀티 사이클 에러 누적 회로(100a)의 동작에 대해서는 도 2 내지 5를 참조하여 상세히 설명하였으므로, 여기서는 도 6의 듀티 사이클 에러 누적 회로(100b)의 동작에 대한 상세한 설명은 생략한다.
도 7은 도 1의 듀티 사이클 에러 누적 회로의 또 다른 예를 나타내는 회로도이다.
도 7을 참조하면, 듀티 사이클 에러 누적 회로(100c)는 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7), 피드백부(120b) 및 리셋 제어부(130)를 포함할 수 있다.
도 7에서 n은 7인 경우를 예시적으로 도시하고 있으나, 실시예에 따라서 n은 7보다 작을 수도 있고 7보다 클 수도 있다.
도 7의 듀티 사이클 에러 누적 회로(100c)에 포함되는 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7) 및 피드백부(120b)는 도 6의 듀티 사이클 에러 누적 회로(100b)에 포함되는 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7) 및 피드백부(120b)와 동일하므로 여기서는 상세한 설명은 생략한다.
리셋 제어부(130)는 리셋 신호(RST) 및 입력 클럭 신호(I_CLK)를 수신할 수 있다. 리셋 제어부(130)는 리셋 신호(RST)가 활성화되는 경우 제1 논리 레벨로 유지되는 신호를 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7) 및 피드백부(120b)에 클럭 신호(CLK)로서 제공할 수 있다. 일 실시예에 있어서 상기 제1 논리 레벨은 논리 하이 레벨일 수 있다. 이 경우, 도 5를 참조하여 상술한 바와 같이, 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7)에 포함되는 제1 노드(ND1)의 전압은 접지 전압(VSS)으로 리셋되고, 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7)의 제1 출력 신호(O1) 및 제2 출력 신호(O2)는 전원 전압(VDD)으로 리셋된다.
이후, 리셋 제어부(130)는 리셋 신호(RST)가 비활성화되는 경우 입력 클럭 신호(I_CLK)가 제2 논리 레벨로 천이되는 시점부터 입력 클럭 신호(I_CLK)를 통과시켜(bypassing) 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7) 및 피드백부(120b)에 클럭 신호(CLK)로서 제공할 수 있다. 일 실시예에 있어서 상기 제2 논리 레벨은 논리 로우 레벨일 수 있다. 이 경우, 듀티 사이클 에러 누적 회로(100c)의 동작은 도 2의 듀티 사이클 에러 누적 회로(100a)의 동작과 동일하다. 도 2의 듀티 사이클 에러 누적 회로(100a)의 동작에 대해서는 도 2 내지 5를 참조하여 상세히 설명하였으므로, 여기서는 도 7의 듀티 사이클 에러 누적 회로(100c)의 동작에 대한 상세한 설명은 생략한다.
도 8은 본 발명의 일 실시예에 따른 듀티 사이클 보정 회로를 나타내는 블록도이다.
도 8을 참조하면, 듀티 사이클 보정 회로(200)는 듀티 사이클 제어부(210), 인버터(220), 제1 듀티 사이클 에러 누적 회로(DCEAC1)(230), 제2 듀티 사이클 에러 누적 회로(DCEAC2)(240) 및 제어부(250)를 포함한다.
듀티 사이클 제어부(210)는 입력 클럭 신호(I_CLK)를 수신하여 출력 클럭 신호(O_CLK)를 생성한다. 듀티 사이클 제어부(210)는 제어부(250)로부터 듀티 사이클 보정 신호(C_CORR)를 수신하지 않는 경우 입력 클럭 신호(I_CLK)를 통과시켜(bypassing) 출력 클럭 신호(O_CLK)를 생성한다. 듀티 사이클 제어부(210)는 제어부(250)로부터 듀티 사이클 보정 신호(C_CORR)를 수신하는 경우 듀티 사이클 보정 신호(C_CORR)에 기초하여 입력 클럭 신호(I_CLK)의 듀티 사이클을 보정하여 출력 클럭 신호(O_CLK)를 생성한다.
듀티 사이클 보정 회로(200)의 동작 초기에 제어부(250)는 듀티 사이클 보정 신호(C_CORR)를 출력하지 않는다. 따라서 듀티 사이클 제어부(210)는 듀티 사이클 보정 회로(200)의 동작 초기에 입력 클럭 신호(I_CLK)를 통과시켜(bypassing) 출력 클럭 신호(O_CLK)를 생성한다.
한편, 듀티 사이클 제어부(210)는 클럭 신호의 듀티 사이클을 제어할 수 있는 다양한 형태로 구현될 수 있다.
인버터(220)는 듀티 사이클 제어부(210)로부터 제공되는 출력 클럭 신호(O_CLK)를 반전시켜 반전 클럭 신호(INV_CLK)를 생성한다.
제1 듀티 사이클 에러 누적 회로(230)는 듀티 사이클 제어부(210)로부터 출력 클럭 신호(O_CLK)를 수신한다. 제1 듀티 사이클 에러 누적 회로(230)는 m(m은 2 이상의 정수) 주기 동안 출력 클럭 신호(O_CLK)의 논리 하이 레벨 구간의 누적 길이 및 출력 클럭 신호(O_CLK)의 논리 로우 레벨 구간의 누적 길이에 기초하여 제1 누적 신호(AS1)를 생성한다.
제2 듀티 사이클 에러 누적 회로(240)는 인버터(220)로부터 반전 클럭 신호(INV_CLK)를 수신한다. 제2 듀티 사이클 에러 누적 회로(240)는 m 주기 동안 반전 클럭 신호(INV_CLK)의 논리 하이 레벨 구간의 누적 길이 및 반전 클럭 신호(INV_CLK)의 논리 로우 레벨 구간의 누적 길이에 기초하여 제2 누적 신호(AS2)를 생성한다.
일 실시예에 있어서, 제1 듀티 사이클 에러 누적 회로(230) 및 제2 듀티 사이클 에러 누적 회로(240)는 도 1에 도시된 듀티 사이클 에러 누적 회로(100)로 구현될 수 있다.
따라서 m 주기 동안 출력 클럭 신호(O_CLK)의 논리 하이 레벨 구간의 누적 길이는 짧고 논리 로우 레벨 구간의 누적 길이는 길수록 제1 듀티 사이클 에러 누적 회로(230)가 생성하는 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수는 증가할 수 있다.
또한, m 주기 동안 반전 클럭 신호(INV_CLK)의 논리 하이 레벨 구간의 누적 길이는 짧고 논리 로우 레벨 구간의 누적 길이는 길수록 제2 듀티 사이클 에러 누적 회로(240)가 생성하는 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수는 증가할 수 있다.
듀티 사이클 에러 누적 회로(100)의 다양한 구현 예들 및 이들의 동작에 대해서는 도 1 내지 7을 참조하여 상세히 설명하였으므로, 여기서는 제1 듀티 사이클 에러 누적 회로(230) 및 제2 듀티 사이클 에러 누적 회로(240)에 대한 상세한 설명은 생략한다.
제어부(250)는 제1 누적 신호(AS1) 및 제2 누적 신호(AS2)를 비교하여 듀티 사이클 보정 신호(C_CORR)를 생성하여 듀티 사이클 제어부(210)에 제공한다.
예를 들어, 제어부(250)는 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수와 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수를 비교하여 듀티 사이클 보정 신호(C_CORR)를 생성할 수 있다.
한편, 제1 듀티 사이클 에러 누적 회로(230) 및 제2 듀티 사이클 에러 누적 회로(240)가 도 7에 도시된 듀티 사이클 에러 누적 회로(100c)로 구현되는 경우, 리셋 제어부(130)가 수신하는 리셋 신호(RST)는 제어부(250)로부터 제공될 수 있다.
도 9는 도 8의 듀티 사이클 보정 회로의 동작을 설명하기 위한 도면이다.
이하, 도 1 내지 9를 참조하여 도 8의 듀티 사이클 보정 회로(200)의 동작을 설명한다.
상술한 바와 같이, 듀티 사이클 보정 회로(200)의 동작 초기에 제어부(250)는 듀티 사이클 보정 신호(C_CORR)를 출력하지 않으므로, 듀티 사이클 제어부(210)는 입력 클럭 신호(I_CLK)를 통과시켜(bypassing) 출력 클럭 신호(O_CLK)를 생성한다.
도 9에 도시된 바와 같이, 듀티 사이클 보정 회로(200)의 동작 초기에 듀티 사이클 제어부(210)가 출력하는 출력 클럭 신호(O_CLK)는 듀티 사이클 에러를 갖는다. 즉, 출력 클럭 신호(O_CLK)의 한 주기 내에서 논리 로우 레벨 구간의 길이는 제3 시간(tA)이고 출력 클럭 신호(O_CLK)의 한 주기 내에서 논리 하이 레벨 구간의 길이는 제3 시간(tA) 보다 짧은 제4 시간(tB)이다. 따라서 인버터(220)가 출력하는 반전 클럭 신호(INV_CLK)의 한 주기 내에서 논리 로우 레벨 구간의 길이는 제4 시간(tB)이고 반전 클럭 신호(INV_CLK)의 한 주기 내에서 논리 하이 레벨 구간의 길이는 제3 시간(tA)이다.
제1 듀티 사이클 에러 누적 회로(230)는 출력 클럭 신호(O_CLK)를 수신하고 제2 듀티 사이클 에러 누적 회로(240)는 반전 클럭 신호(INV_CLK)를 수신하므로, 상기 [수학식 1] 내지 [수학식 4]를 참조하면, 출력 클럭 신호(O_CLK)의 m 주기 이후에 제1 듀티 사이클 에러 누적 회로(230)가 생성하는 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수는 아래의 [수학식 5]와 같이 표현되고, 반전 클럭 신호(INV_CLK)의 m 주기 이후에 제2 듀티 사이클 에러 누적 회로(240)가 생성하는 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수는 아래의 [수학식 6]과 같이 표현된다.
[수학식 5]
Ndiff1 = ((tA / (tRI + tINV1)) - (tB / (tFI + tINV2))) * m
[수학식 6]
Ndiff2 = ((tB / (tRI + tINV1)) - (tA / (tFI + tINV2))) * m
따라서, 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수와 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수의 차이는 아래의 [수학식 7]과 같이 표현된다.
[수학식 7]
Ndiff1-Ndiff2 = (tA - tB)*(1/(tRI+tINV1) + 1/(tFI+tINV2))*m
출력 클럭 신호(O_CLK)의 한 주기 내에서 논리 로우 레벨 구간의 길이를 나타내는 제3 시간(tA)이 출력 클럭 신호(O_CLK)의 한 주기 내에서 논리 하이 레벨 구간의 길이를 나타내는 제4 시간(tB)보다 긴 경우 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수는 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수보다 크게 되고, 제3 시간(tA)이 제4 시간(tB)보다 짧은 경우 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수는 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수보다 크게 된다.
따라서 제어부(250)는 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수가 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수보다 큰 경우 듀티 사이클 보정 신호(C_CORR)를 통해 듀티 사이클 제어부(210)가 입력 클럭 신호(I_CLK)의 논리 로우 레벨의 폭을 감소시키도록 제어하고, 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수가 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수보다 큰 경우 듀티 사이클 보정 신호(C_CORR)를 통해 듀티 사이클 제어부(210)가 입력 클럭 신호(I_CLK)의 논리 로우 레벨의 폭을 증가시키도록 제어할 수 있다.
제어부(250)는 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수와 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수의 차이를 통해 출력 클럭 신호(O_CLK)의 듀티 사이클 에러(즉, tA-tB)를 판단하고 이에 기초하여 듀티 사이클 보정 신호(C_CORR)를 생성할 수 있다.
상기 [수학식 7]을 참조하면, 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수가 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수보다 z(z는 양의 정수)만큼 큰 경우 출력 클럭 신호(O_CLK)의 듀티 사이클 에러(즉, tA-tB)는 아래의 [수학식 8]과 같이 표현된다.
[수학식 8]
(tA - tB) = z / ((1/(tRI+tINV1) + 1/(tFI+tINV2))*m)
제1 듀티 사이클 에러 누적 회로(230) 및 제2 듀티 사이클 에러 누적 회로(240)에 포함되는 제1 노드(ND1)의 상승 천이 시간(tRI), 제1 인버터(111)의 전달 지연 시간(tINV1), 제1 노드(ND1)의 하강 천이 시간(tFI) 및 제2 인버터(112)의 전달 지연 시간(tINV2)은 제1 듀티 사이클 에러 누적 회로(230) 및 제2 듀티 사이클 에러 누적 회로(240)에 포함되는 트랜지스터들 및 인버터들의 특성에 따라 결정되는 고유의 값이다. 따라서 제어부(250)는 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수와 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수의 차이(즉, z) 및 제1 듀티 사이클 에러 누적 회로(230) 및 제2 듀티 사이클 에러 누적 회로(240)가 누적적으로 동작한 클럭 신호의 주기의 수(즉, m)를 사용하여 출력 클럭 신호(O_CLK)의 듀티 사이클 에러(즉, tA-tB)를 판단하고, 이에 기초하여 듀티 사이클 보정 신호(C_CORR)를 생성하여 듀티 사이클 제어부(210)에 제공할 수 있다.
듀티 사이클 제어부(210)는 듀티 사이클 보정 신호(C_CORR)에 기초하여 입력 클럭 신호(I_CLK)의 듀티 사이클을 보정하여 출력 클럭 신호(O_CLK)를 생성한다.
제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수와 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수가 일치할 때까지 상기 설명한 과정은 반복적으로 수행되고, 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수와 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수가 일치하는 경우 듀티 사이클 제어부(210)는 논리 로우 레벨 구간의 길이와 논리 하이 레벨 구간의 길이가 동일한 출력 클럭 신호(O_CLK)를 생성하게 된다.
한편, 상기 [수학식 8]을 참조하면, 제1 듀티 사이클 에러 누적 회로(230) 및 제2 듀티 사이클 에러 누적 회로(240)가 누적적으로 동작한 클럭 신호의 주기의 수(즉, m)가 증가할수록 듀티 사이클 보정 회로(200)는 듀티 사이클 에러를 보다 정밀하게 탐지할 수 있다.
도 10은 본 발명의 다른 실시예에 따른 듀티 사이클 보정 회로를 나타내는 블록도이다.
도 10을 참조하면, 듀티 사이클 보정 회로(200a)는 듀티 사이클 제어부(210), 인버터(220), 제1 듀티 사이클 에러 누적 회로(DCEAC1)(230), 제2 듀티 사이클 에러 누적 회로(DCEAC2)(240), 제어부(250a), 멀티플렉서(260) 및 캘리브레이션(calibration)부(270)를 포함한다.
도 10의 듀티 사이클 보정 회로(200a)에 포함되는 듀티 사이클 제어부(210), 인버터(220), 제1 듀티 사이클 에러 누적 회로(DCEAC1)(230) 및 제2 듀티 사이클 에러 누적 회로(DCEAC2)(240)는 도 8의 듀티 사이클 보정 회로(200)에 포함되는 듀티 사이클 제어부(210), 인버터(220), 제1 듀티 사이클 에러 누적 회로(DCEAC1)(230) 및 제2 듀티 사이클 에러 누적 회로(DCEAC2)(240)와 동일하므로 여기서는 상세한 설명은 생략한다.
도 8 및 9를 참조하여 상술한 바와 같이, 제1 듀티 사이클 에러 누적 회로(230) 및 제2 듀티 사이클 에러 누적 회로(240)에 포함되는 제1 노드(ND1)의 상승 천이 시간(tRI), 제1 인버터(111)의 전달 지연 시간(tINV1), 제1 노드(ND1)의 하강 천이 시간(tFI) 및 제2 인버터(112)의 전달 지연 시간(tINV2)은 제1 듀티 사이클 에러 누적 회로(230) 및 제2 듀티 사이클 에러 누적 회로(240)에 포함되는 트랜지스터들 및 인버터들의 특성에 따라 결정되는 고유의 값이다.
그러나 제1 듀티 사이클 에러 누적 회로(230)에 포함되는 트랜지스터들 및 인버터들의 파라미터들과 제2 듀티 사이클 에러 누적 회로(240)에 포함되는 트랜지스터들 및 인버터들의 파라미터들이 완전히 일치할 수는 없으므로, 제1 듀티 사이클 에러 누적 회로(230)에 포함되는 제1 노드(ND1)의 상승 천이 시간(tRI), 제1 인버터(111)의 전달 지연 시간(tINV1), 제1 노드(ND1)의 하강 천이 시간(tFI) 및 제2 인버터(112)의 전달 지연 시간(tINV2)은 제2 듀티 사이클 에러 누적 회로(240)에 포함되는 제1 노드(ND1)의 상승 천이 시간(tRI), 제1 인버터(111)의 전달 지연 시간(tINV1), 제1 노드(ND1)의 하강 천이 시간(tFI) 및 제2 인버터(112)의 전달 지연 시간(tINV2)과 완전히 일치하지 않는다.
듀티 사이클 보정 회로(200a)는 상기 불일치를 보정하기 위해 멀티플렉서(260) 및 캘리브레이션부(270)를 더 포함할 수 있다.
멀티플렉서(260)는 듀티 사이클 제어부(210)로부터 출력 클럭 신호(O_CLK)를 수신하고, 인버터(220)로부터 반전 클럭 신호(INV_CLK)를 수신한다. 멀티플렉서(260)는 모드 신호(MD)가 제1 논리 레벨인 경우 출력 클럭 신호(O_CLK)를 제2 듀티 사이클 에러 누적 회로(240)에 제공하고, 모드 신호(MD)가 제2 논리 레벨인 경우 반전 클럭 신호(INV_CLK)를 제2 듀티 사이클 에러 누적 회로(240)에 제공한다.
캘리브레이션부(270)는 제어부(250a)로부터 캘리브레이션 신호(C_CAL)를 수신하지 않는 경우 출력 클럭 신호(O_CLK)를 통과시켜(bypassing) 보정된 클럭 신호(C_CLK)로서 제1 듀티 사이클 에러 누적 회로(230)에 제공한다. 캘리브레이션부(270)는 제어부(250a)로부터 캘리브레이션 신호(C_CAL)를 수신하는 경우 캘리브레이션 신호(C_CAL)에 기초하여 출력 클럭 신호(O_CLK)의 듀티 사이클을 보정하여 보정된 클럭 신호(C_CLK)를 제1 듀티 사이클 에러 누적 회로(230)에 제공한다.
한편, 캘리브레이션부(270)는 클럭 신호의 듀티 사이클을 제어할 수 있는 다양한 형태로 구현될 수 있다.
듀티 사이클 보정 회로(200a)의 동작 초기에 제어부(250a)는 제1 모드로 동작한다. 상기 제1 모드에서 제어부(250a)는 멀티플렉서(260)에 제1 논리 레벨을 갖는 모드 신호(MD)를 제공한다. 따라서 멀티플렉서(260)는 출력 클럭 신호(O_CLK)를 제2 듀티 사이클 에러 누적 회로(240)에 제공한다.
듀티 사이클 보정 회로(200a)의 동작 초기에 제어부(250a)는 캘리브레이션 신호(C_CAL)를 출력하지 않는다. 따라서 캘리브레이션부(270)는 듀티 사이클 보정 회로(200a)의 동작 초기에 출력 클럭 신호(O_CLK)를 통과시켜(bypassing) 보정된 클럭 신호(C_CLK)로서 제1 듀티 사이클 에러 누적 회로(230)에 제공한다.
따라서 제1 듀티 사이클 에러 누적 회로(230) 및 제2 듀티 사이클 에러 누적 회로(240)는 동일하게 출력 클럭 신호(O_CLK)를 수신하므로, 제1 듀티 사이클 에러 누적 회로(230)에 포함되는 제1 노드(ND1)의 상승 천이 시간(tRI), 제1 인버터(111)의 전달 지연 시간(tINV1), 제1 노드(ND1)의 하강 천이 시간(tFI) 및 제2 인버터(112)의 전달 지연 시간(tINV2)과 2 듀티 사이클 에러 누적 회로(240)에 포함되는 제1 노드(ND1)의 상승 천이 시간(tRI), 제1 인버터(111)의 전달 지연 시간(tINV1), 제1 노드(ND1)의 하강 천이 시간(tFI) 및 제2 인버터(112)의 전달 지연 시간(tINV2)이 완전히 일치하는 경우 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수와 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수는 동일하다.
그러나 상술한 바와 같이, 제1 듀티 사이클 에러 누적 회로(230)에 포함되는 제1 노드(ND1)의 상승 천이 시간(tRI), 제1 인버터(111)의 전달 지연 시간(tINV1), 제1 노드(ND1)의 하강 천이 시간(tFI) 및 제2 인버터(112)의 전달 지연 시간(tINV2)은 제2 듀티 사이클 에러 누적 회로(240)에 포함되는 제1 노드(ND1)의 상승 천이 시간(tRI), 제1 인버터(111)의 전달 지연 시간(tINV1), 제1 노드(ND1)의 하강 천이 시간(tFI) 및 제2 인버터(112)의 전달 지연 시간(tINV2)과 완전히 일치하지 않으므로, 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수와 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수는 동일하지 않을 수 있다.
따라서 제어부(250a)는 상기 제1 모드에서 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수가 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수보다 큰 경우 캘리브레이션 신호(C_CAL)를 통해 캘리브레이션부(270)가 출력 클럭 신호(O_CLK)의 논리 로우 레벨의 폭을 감소시키도록 제어하고, 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수가 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수보다 큰 경우 캘리브레이션 신호(C_CAL)를 통해 캘리브레이션부(270)가 출력 클럭 신호(O_CLK)의 논리 로우 레벨의 폭을 증가시키도록 제어할 수 있다.
즉, 제어부(250a)는 제1 듀티 사이클 에러 누적 회로(230)에 제공되는 출력 클럭 신호(O_CLK)의 듀티 사이클을 조절함으로써 제1 듀티 사이클 에러 누적 회로(230)와 제2 듀티 사이클 에러 누적 회로(240)에 포함되는 트랜지스터들 및 인버터들 사이의 파라미터 차이를 보정할 수 있다.
한편, 제어부(250a)는 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수와 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수가 동일한 경우 제2 모드로 전환하여 동작한다. 제어부(250a)는 상기 제2 모드에서 제2 논리 레벨을 갖는 모드 신호(MD)를 멀티플렉서(260)에 제공한다.
따라서 상기 제2 모드에서 멀티플렉서(260)는 반전 클럭 신호(INV_CLK)를 제2 듀티 사이클 에러 누적 회로(240)에 제공한다. 제어부(250a)는 상기 제2 모드에서 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수와 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수를 비교하여 듀티 사이클 보정 신호(C_CORR)를 생성하여 듀티 사이클 제어부(210)에 제공하고, 듀티 사이클 제어부(210)는 듀티 사이클 보정 신호(C_CORR)에 기초하여 입력 클럭 신호(I_CLK)의 듀티 사이클을 보정하여 논리 로우 레벨 구간의 길이와 논리 하이 레벨 구간의 길이가 일치하는 출력 클럭 신호(O_CLK)를 생성할 수 있다.
상기 제2 모드에서의 듀티 사이클 보정 회로(200a)의 동작은 도 8의 듀티 사이클 보정 회로(200)의 동작과 동일하다. 도 8의 듀티 사이클 보정 회로(200)의 동작에 대해서는 도 8 및 9를 참조하여 상세히 설명하였으므로 여기서는 제2 모드에서의 듀티 사이클 보정 회로(200a)의 동작에 대한 상세한 설명은 생략한다.
도 11은 본 발명의 또 다른 실시예에 따른 듀티 사이클 보정 회로를 나타내는 블록도이다.
도 11을 참조하면, 듀티 사이클 보정 회로(200b)는 듀티 사이클 제어부(210), 인버터(220), 제1 듀티 사이클 에러 누적 회로(DCEAC1)(230), 제2 듀티 사이클 에러 누적 회로(DCEAC2)(240), 제어부(250b), 멀티플렉서(260) 및 캘리브레이션(calibration)부(280)를 포함한다.
도 11의 듀티 사이클 보정 회로(200b)에 포함되는 듀티 사이클 제어부(210), 인버터(220), 제1 듀티 사이클 에러 누적 회로(DCEAC1)(230) 및 제2 듀티 사이클 에러 누적 회로(DCEAC2)(240)는 도 8의 듀티 사이클 보정 회로(200)에 포함되는 듀티 사이클 제어부(210), 인버터(220), 제1 듀티 사이클 에러 누적 회로(DCEAC1)(230) 및 제2 듀티 사이클 에러 누적 회로(DCEAC2)(240)와 동일하므로 여기서는 상세한 설명은 생략한다.
도 8 및 9를 참조하여 상술한 바와 같이, 제1 듀티 사이클 에러 누적 회로(230) 및 제2 듀티 사이클 에러 누적 회로(240)에 포함되는 제1 노드(ND1)의 상승 천이 시간(tRI), 제1 인버터(111)의 전달 지연 시간(tINV1), 제1 노드(ND1)의 하강 천이 시간(tFI) 및 제2 인버터(112)의 전달 지연 시간(tINV2)은 제1 듀티 사이클 에러 누적 회로(230) 및 제2 듀티 사이클 에러 누적 회로(240)에 포함되는 트랜지스터들 및 인버터들의 특성에 따라 결정되는 고유의 값이다.
그러나 제1 듀티 사이클 에러 누적 회로(230)에 포함되는 트랜지스터들 및 인버터들의 파라미터들과 제2 듀티 사이클 에러 누적 회로(240)에 포함되는 트랜지스터들 및 인버터들의 파라미터들이 완전히 일치할 수는 없으므로, 제1 듀티 사이클 에러 누적 회로(230)에 포함되는 제1 노드(ND1)의 상승 천이 시간(tRI), 제1 인버터(111)의 전달 지연 시간(tINV1), 제1 노드(ND1)의 하강 천이 시간(tFI) 및 제2 인버터(112)의 전달 지연 시간(tINV2)은 제2 듀티 사이클 에러 누적 회로(240)에 포함되는 제1 노드(ND1)의 상승 천이 시간(tRI), 제1 인버터(111)의 전달 지연 시간(tINV1), 제1 노드(ND1)의 하강 천이 시간(tFI) 및 제2 인버터(112)의 전달 지연 시간(tINV2)과 완전히 일치하지 않는다.
듀티 사이클 보정 회로(200b)는 상기 불일치를 보정하기 위해 멀티플렉서(260) 및 캘리브레이션부(280)를 더 포함할 수 있다.
멀티플렉서(260)는 듀티 사이클 제어부(210)로부터 출력 클럭 신호(O_CLK)를 수신하고, 인버터(220)로부터 반전 클럭 신호(INV_CLK)를 수신한다. 멀티플렉서(260)는 모드 신호(MD)가 제1 논리 레벨인 경우 출력 클럭 신호(O_CLK)를 캘리브레이션부(280)에 제공하고, 모드 신호(MD)가 제2 논리 레벨인 경우 반전 클럭 신호(INV_CLK)를 캘리브레이션부(280)에 제공한다.
캘리브레이션부(280)는 제어부(250b)로부터 캘리브레이션 신호(C_CAL)를 수신하지 않는 경우 멀티플렉서(260)로부터 제공되는 클럭 신호를 통과시켜(bypassing) 보정된 클럭 신호(C_CLK)로서 제2 듀티 사이클 에러 누적 회로(240)에 제공한다. 캘리브레이션부(280)는 제어부(250b)로부터 캘리브레이션 신호(C_CAL)를 수신하는 경우 캘리브레이션 신호(C_CAL)에 기초하여 멀티플렉서(260)로부터 제공되는 클럭 신호의 듀티 사이클을 보정하여 보정된 클럭 신호(C_CLK)를 제2 듀티 사이클 에러 누적 회로(240)에 제공한다.
한편, 캘리브레이션부(280)는 클럭 신호의 듀티 사이클을 제어할 수 있는 다양한 형태로 구현될 수 있다.
듀티 사이클 보정 회로(200b)의 동작 초기에 제어부(250b)는 제1 모드로 동작한다. 상기 제1 모드에서 제어부(250b)는 멀티플렉서(260)에 제1 논리 레벨을 갖는 모드 신호(MD)를 제공한다. 따라서 멀티플렉서(260)는 출력 클럭 신호(O_CLK)를 캘리브레이션부(280)에 제공한다.
듀티 사이클 보정 회로(200b)의 동작 초기에 제어부(250b)는 캘리브레이션 신호(C_CAL)를 출력하지 않는다. 따라서 캘리브레이션부(280)는 듀티 사이클 보정 회로(200b)의 동작 초기에 멀티플렉서(260)로부터 제공되는 클럭 신호를 통과시켜(bypassing) 보정된 클럭 신호(C_CLK)로서 제2 듀티 사이클 에러 누적 회로(240)에 제공한다.
따라서 제1 듀티 사이클 에러 누적 회로(230) 및 제2 듀티 사이클 에러 누적 회로(240)는 동일하게 출력 클럭 신호(O_CLK)를 수신하므로, 제1 듀티 사이클 에러 누적 회로(230)에 포함되는 제1 노드(ND1)의 상승 천이 시간(tRI), 제1 인버터(111)의 전달 지연 시간(tINV1), 제1 노드(ND1)의 하강 천이 시간(tFI) 및 제2 인버터(112)의 전달 지연 시간(tINV2)과 2 듀티 사이클 에러 누적 회로(240)에 포함되는 제1 노드(ND1)의 상승 천이 시간(tRI), 제1 인버터(111)의 전달 지연 시간(tINV1), 제1 노드(ND1)의 하강 천이 시간(tFI) 및 제2 인버터(112)의 전달 지연 시간(tINV2)이 완전히 일치하는 경우 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수와 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수는 동일하다.
그러나 상술한 바와 같이, 제1 듀티 사이클 에러 누적 회로(230)에 포함되는 제1 노드(ND1)의 상승 천이 시간(tRI), 제1 인버터(111)의 전달 지연 시간(tINV1), 제1 노드(ND1)의 하강 천이 시간(tFI) 및 제2 인버터(112)의 전달 지연 시간(tINV2)은 제2 듀티 사이클 에러 누적 회로(240)에 포함되는 제1 노드(ND1)의 상승 천이 시간(tRI), 제1 인버터(111)의 전달 지연 시간(tINV1), 제1 노드(ND1)의 하강 천이 시간(tFI) 및 제2 인버터(112)의 전달 지연 시간(tINV2)과 완전히 일치하지 않으므로, 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수와 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수는 동일하지 않을 수 있다.
따라서 제어부(250b)는 상기 제1 모드에서 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수가 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수보다 큰 경우 캘리브레이션 신호(C_CAL)를 통해 캘리브레이션부(280)가 멀티플렉서(260)로부터 제공되는 클럭 신호의 논리 로우 레벨의 폭을 증가시키도록 제어하고, 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수가 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수보다 큰 경우 캘리브레이션 신호(C_CAL)를 통해 캘리브레이션부(280)가 멀티플렉서(260)로부터 제공되는 클럭 신호의 논리 로우 레벨의 폭을 감소시키도록 제어할 수 있다.
즉, 제어부(250b)는 제2 듀티 사이클 에러 누적 회로(240)에 제공되는 출력 클럭 신호(O_CLK)의 듀티 사이클을 조절함으로써 제1 듀티 사이클 에러 누적 회로(230)와 제2 듀티 사이클 에러 누적 회로(240)에 포함되는 트랜지스터들 및 인버터들 사이의 파라미터 차이를 보정할 수 있다.
한편, 제어부(250b)는 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수와 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수가 동일한 경우 제2 모드로 전환하여 동작한다. 제어부(250b)는 상기 제2 모드에서 제2 논리 레벨을 갖는 모드 신호(MD)를 멀티플렉서(260)에 제공한다.
따라서 상기 제2 모드에서 멀티플렉서(260)는 반전 클럭 신호(INV_CLK)를 캘리브레이션부(280)에 제공한다. 제어부(250b)는 상기 제2 모드에서 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수와 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수를 비교하여 듀티 사이클 보정 신호(C_CORR)를 생성하여 듀티 사이클 제어부(210)에 제공하고, 듀티 사이클 제어부(210)는 듀티 사이클 보정 신호(C_CORR)에 기초하여 입력 클럭 신호(I_CLK)의 듀티 사이클을 보정하여 논리 로우 레벨 구간의 길이와 논리 하이 레벨 구간의 길이가 일치하는 출력 클럭 신호(O_CLK)를 생성할 수 있다.
상기 제2 모드에서의 듀티 사이클 보정 회로(200b)의 동작은 도 8의 듀티 사이클 보정 회로(200)의 동작과 동일하다. 도 8의 듀티 사이클 보정 회로(200)의 동작에 대해서는 도 8 및 9를 참조하여 상세히 설명하였으므로 여기서는 제2 모드에서의 듀티 사이클 보정 회로(200b)의 동작에 대한 상세한 설명은 생략한다.
도 12는 본 발명의 일 실시예에 따른 전자 장치를 나타내는 블록도이다.
도 12를 참조하면, 전자 장치(300)는 클럭 생성기(310), 듀티 사이클 보정 회로(200), 프로세서(320) 및 메모리 장치(330)를 포함한다.
클럭 생성기(310)는 전자 장치(300)의 동작에 필요한 입력 클럭 신호(I_CLK)를 생성한다.
듀티 사이클 보정 회로(200)는 클럭 생성기(310)로부터 수신되는 입력 클럭 신호(I_CLK)의 듀티 사이클 에러를 보정하여 출력 클럭 신호(O_CLK)를 생성한다. 듀티 사이클 보정 회로(200)는 듀티 사이클 제어부(DCCU)(210), 인버터(220), 제1 듀티 사이클 에러 누적 회로(DCEAC1)(230), 제2 듀티 사이클 에러 누적 회로(DCEAC2)(240) 및 제어부(250)를 포함한다. 도 12에 도시된 바와 같이, 도 12의 전자 장치(300)에 포함되는 듀티 사이클 보정 회로(200)는 도 8의 듀티 사이클 보정 회로(200)로 구현될 수 있다. 그러나 실시예에 따라 도 12의 전자 장치(300)에 포함되는 듀티 사이클 보정 회로(200)는 도 10의 듀티 사이클 보정 회로(200a) 및 도 11의 듀티 사이클 보정 회로(200b) 중의 하나로 구현될 수도 있다. 도 8의 듀티 사이클 보정 회로(200), 도 10의 듀티 사이클 보정 회로(200a) 및 도 11의 듀티 사이클 보정 회로(200b)의 구성 및 동작에 대해서는 도 8 내지 11을 참조하여 상세히 설명하였으므로, 여기서는 도 12의 전자 장치(300)에 포함되는 듀티 사이클 보정 회로(200)에 관한 상세한 설명은 생략한다.
프로세서(320)는 듀티 사이클 보정 회로(200)로부터 제공되는 출력 클럭 신호(O_CLK)에 기초하여 메모리 장치(330)에 데이터를 기입하거나 메모리 장치(330)로부터 데이터를 독출함으로써 특정 계산들 또는 태스크(task)들을 실행하는 것과 같이 다양한 컴퓨팅 기능들을 수행할 수 있다. 프로세서(320)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus)를 통하여 메모리 장치(330)에 연결되어 통신을 수행할 수 있다. 실시예에 따라서, 프로세서(320)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 장치(330)는 전자 장치(300)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(330)는 DDR(Double Data Rate) 메모리 장치일 수 있다. 이 경우, 메모리 장치(330)는 듀티 사이클 보정 회로(200)로부터 제공되는 출력 클럭 신호(O_CLK)의 상승 에지 및 하강 에지마다 프로세서(320)와 데이터를 송수신할 수 있다. 따라서 출력 클럭 신호(O_CLK)의 한 주기 내에서 논리 로우 레벨 구간의 길이와 논리 하이 레벨 구간의 길이가 상이하여 듀티 사이클 에러가 발생하는 경우 메모리 장치(330)와 프로세서(320) 사이에 데이터가 송수신되는 간격이 동일하게 유지되지 않아 메모리 장치(330)와 프로세서(320)간의 데이터 송수신에 문제가 발생할 수 있다. 그러나 듀티 사이클 보정 회로(200)는 클럭 생성기(310)로부터 수신되는 입력 클럭 신호(I_CLK)의 듀티 사이클 에러를 보정하여 출력 클럭 신호(O_CLK)를 생성함으로써 상기 문제의 발생을 방지할 수 있다.
전자 장치(300)는 저장 장치(340), 디스플레이 장치(350), 사용자 인터페이스(360) 및 입출력 장치(370)를 더 포함할 수 있다. 또한, 도 12에는 도시되지 않았지만, 전자 장치(300)는 메모리 카드, USB 장치 등과 통신하거나 다른 전자 기기들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다.
저장 장치(340)는 멀티미디어 데이터 등을 저장할 수 있다. 저장 장치(340)는 플래시 메모리 장치(flash memory device), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 및 모든 형태의 비휘발성 메모리 장치 등을 포함할 수 있다.
디스플레이 장치(350)는 저장 장치(340)에 저장된 상기 멀티미디어 데이터를 표시할 수 있다. 디스플레이 장치(350)는 유기 발광 표시 장치(Organic Light Emitting Display Device), LCD 장치(Liquid Crystal Display Device) 등을 포함할 수 있다.
사용자 인터페이스(360)는 사용자가 전자 장치(300)를 동작시키는데 필요한 다양한 수단을 포함할 수 있다. 입출력 장치(370)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터 등과 같은 출력 수단을 포함할 수 있다.
전자 장치(300)는 클럭 신호에 기초하여 동작하는 임의의 전자장치일 수 있다. 예를 들어, 전자 장치(300)는 스마트폰, 휴대폰, PDA(Personal Digital Assistant), 랩톱 컴퓨터(laptop computre), 셋톱박스, 디지털 카메라, 모바일 게임기, 노트북, 텔레비전 등을 포함할 수 있다.
본 발명은 클럭 신호에 기초하여 동작하는 임의의 전자 장치에 유용하게 이용될 수 있다. 특히 본 발명은 클럭 신호의 주파수가 높아 허용되는 듀티 사이클 에러의 범위가 작은 전자 장치에 적용되어 클럭 신호의 듀티 사이클 에러를 효과적으로 보정하는 데에 유용하게 사용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 각각이 클럭 신호, 제1 입력 신호 및 제2 입력 신호를 수신하고, 상기 제1 입력 신호 및 상기 제2 입력 신호 중에서 상기 클럭 신호의 논리 레벨에 기초하여 선택되는 하나의 신호를 딜레이시켜 제1 출력 신호 및 제2 출력 신호를 생성하는 제1 내지 제n(n은 2 이상의 정수) 딜레이부들; 및
    상기 제(k+1)(k는 (n-1) 이하의 양의 정수) 딜레이부의 상기 제2 출력 신호에 기초하여 상기 제k 딜레이부에 상기 제2 입력 신호를 제공하는 피드백부를 포함하고,
    상기 제k 딜레이부의 상기 제1 출력 신호는 상기 제(k+1) 딜레이부에 상기 제1 입력 신호로서 제공되고, 상기 제1 딜레이부의 상기 제1 입력 신호 및 상기 제n 딜레이부의 상기 제2 입력 신호는 상기 클럭 신호인 것을 특징으로 하는 듀티 사이클 에러 누적 회로.
  2. 제1 항에 있어서, 상기 제1 내지 제n 딜레이부들 각각은 상기 클럭 신호가 논리 로우 레벨인 경우 상기 제1 입력 신호를 제1 시간 동안 딜레이시켜 상기 제1 출력 신호를 생성하고, 상기 클럭 신호가 논리 하이 레벨인 경우 상기 제2 입력 신호를 상기 제1 시간과 상이한 제2 시간 동안 딜레이시켜 상기 제2 출력 신호를 생성하는 것을 특징으로 하는 듀티 사이클 에러 누적 회로.
  3. 제1 항에 있어서, 상기 제1 내지 제n 딜레이부들 각각은,
    드레인, 전원 전압에 연결되는 소스 및 상기 클럭 신호가 인가되는 게이트를 구비하는 제1 PMOS 트랜지스터;
    상기 제1 PMOS 트랜지스터의 드레인에 연결되는 소스, 제1 노드에 연결되는 드레인 및 상기 제1 입력 신호가 인가되는 게이트를 구비하는 제2 PMOS 트랜지스터;
    드레인, 접지 전압에 연결되는 소스 및 상기 클럭 신호가 인가되는 게이트를 구비하는 제1 NMOS 트랜지스터;
    상기 제1 NMOS 트랜지스터의 드레인에 연결되는 소스, 상기 제1 노드에 연결되는 드레인 및 상기 제2 입력 신호가 인가되는 게이트를 구비하는 제2 NMOS 트랜지스터;
    상기 제1 노드의 전압을 반전시켜 상기 제1 출력 신호를 생성하는 제1 인버터; 및
    상기 제1 노드의 전압을 반전시켜 상기 제2 출력 신호를 생성하는 제2 인버터를 포함하는 것을 특징으로 하는 듀티 사이클 에러 누적 회로.
  4. 제3 항에 있어서, 상기 제1 PMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터의 외형비(aspect ratio, W/L)는 상기 제1 NMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터의 외형비(aspect ratio, W/L)보다 큰 것을 특징으로 하는 듀티 사이클 에러 누적 회로.
  5. 제3 항에 있어서, 상기 제1 인버터의 문턱 전압은 상기 제2 인버터의 문턱 전압보다 높은 것을 특징으로 하는 듀티 사이클 에러 누적 회로.
  6. 제1 항에 있어서, 상기 피드백부는 제1 내지 제(n-1) AND 게이트들을 포함하고, 제k AND 게이트는 상기 제(k+1) 딜레이부의 상기 제2 출력 신호 및 상기 클럭 신호에 대해 AND 연산을 수행한 결과를 상기 제k 딜레이부에 상기 제2 입력 신호로서 제공하는 것을 특징으로 하는 듀티 사이클 에러 누적 회로.
  7. 듀티 사이클 보정 신호에 기초하여 입력 클럭 신호의 듀티 사이클을 보정하여 출력 클럭 신호를 생성하는 듀티 사이클 제어부;
    상기 출력 클럭 신호를 반전시켜 반전 클럭 신호를 생성하는 인버터;
    m(m은 2 이상의 정수) 주기 동안 상기 출력 클럭 신호의 논리 하이 레벨 구간의 누적 길이 및 상기 출력 클럭 신호의 논리 로우 레벨 구간의 누적 길이에 기초하여 제1 누적 신호를 생성하는 제1 듀티 사이클 에러 누적 회로;
    m 주기 동안 상기 반전 클럭 신호의 논리 하이 레벨 구간의 누적 길이 및 상기 반전 클럭 신호의 논리 로우 레벨 구간의 누적 길이에 기초하여 제2 누적 신호를 생성하는 제2 듀티 사이클 에러 누적 회로; 및
    상기 제1 누적 신호 및 상기 제2 누적 신호를 비교하여 상기 듀티 사이클 보정 신호를 생성하는 제어부를 포함하는 듀티 사이클 보정 회로.
  8. 제7 항에 있어서, 상기 제1 듀티 사이클 에러 누적 회로는 상기 출력 클럭 신호를 내부 클럭 신호로서 수신하고, 상기 제2 듀티 사이클 에러 누적 회로는 상기 반전 클럭 신호를 내부 클럭 신호로서 수신하고,
    상기 제1 및 제2 듀티 사이클 에러 누적 회로 각각은,
    각각이 상기 내부 클럭 신호, 제1 입력 신호 및 제2 입력 신호를 수신하고, 상기 제1 입력 신호 및 상기 제2 입력 신호 중에서 상기 내부 클럭 신호의 논리 레벨에 기초하여 선택되는 하나의 신호를 딜레이시켜 제1 출력 신호 및 제2 출력 신호를 생성하는 제1 내지 제n(n은 2 이상의 정수) 딜레이부들; 및
    상기 제(k+1)(k는 (n-1) 이하의 양의 정수) 딜레이부의 상기 제2 출력 신호에 기초하여 상기 제k 딜레이부에 상기 제2 입력 신호를 제공하는 피드백부를 포함하고,
    상기 제k 딜레이부의 상기 제1 출력 신호는 상기 제(k+1) 딜레이부에 상기 제1 입력 신호로서 제공되고 상기 제1 딜레이부의 상기 제1 입력 신호 및 상기 제n 딜레이부의 상기 제2 입력 신호는 상기 내부 클럭 신호이며,
    상기 제1 누적 신호는 상기 제1 듀티 사이클 에러 누적 회로에 포함되는 상기 제1 내지 제n 딜레이부들의 상기 제1 출력 신호들을 포함하고, 상기 제2 누적 신호는 상기 제2 듀티 사이클 에러 누적 회로에 포함되는 상기 제1 내지 제n 딜레이부들의 상기 제1 출력 신호들을 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  9. 제8 항에 있어서, 상기 제어부는 상기 제1 누적 신호에 포함되는 연속되는 0의 비트의 개수가 상기 제2 누적 신호에 포함되는 연속되는 0의 비트의 개수보다 큰 경우 상기 듀티 사이클 보정 신호를 통해 상기 듀티 사이클 제어부가 상기 입력 클럭 신호의 논리 로우 레벨의 폭을 감소시키도록 제어하고, 상기 제1 누적 신호에 포함되는 연속되는 0의 비트의 개수가 상기 제2 누적 신호에 포함되는 연속되는 0의 비트의 개수보다 작은 경우 상기 듀티 사이클 보정 신호를 통해 상기 듀티 사이클 제어부가 상기 입력 클럭 신호의 논리 로우 레벨의 폭을 증가시키도록 제어하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  10. 제7 항에 있어서,
    모드 신호에 기초하여 제1 모드에서 상기 출력 클럭 신호를 상기 제2 듀티 사이클 에러 누적 회로에 제공하고 제2 모드에서 상기 반전 클럭 신호를 상기 제2 듀티 사이클 에러 누적 회로에 제공하는 멀티플렉서; 및
    캘리브레이션 신호에 기초하여 상기 출력 클럭 신호의 듀티 사이클을 보정하여 보정된 클럭 신호를 상기 제1 듀티 사이클 에러 누적 회로에 제공하는 캘리브레이션부를 더 포함하고,
    상기 제어부는 모드에 따라 상기 모드 신호를 상기 멀티플렉서에 제공하고,상기 제1 모드에서 상기 제1 누적 신호 및 상기 제2 누적 신호를 비교하여 상기 캘리브레이션 신호를 생성하여 상기 캘리브레이션부에 제공하고, 상기 제2 모드에서 상기 듀티 사이클 보정 신호를 생성하여 상기 듀티 사이클 제어부에 제공하는 것을 특징으로 하는 듀티 사이클 보정 회로.
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