KR101906371B1 - Duty cycle error accumulation circuit and duty cycle correction circuit having the same - Google Patents

Duty cycle error accumulation circuit and duty cycle correction circuit having the same Download PDF

Info

Publication number
KR101906371B1
KR101906371B1 KR1020120070930A KR20120070930A KR101906371B1 KR 101906371 B1 KR101906371 B1 KR 101906371B1 KR 1020120070930 A KR1020120070930 A KR 1020120070930A KR 20120070930 A KR20120070930 A KR 20120070930A KR 101906371 B1 KR101906371 B1 KR 101906371B1
Authority
KR
South Korea
Prior art keywords
signal
duty cycle
clock signal
output
error accumulation
Prior art date
Application number
KR1020120070930A
Other languages
Korean (ko)
Other versions
KR20140002367A (en
Inventor
최종륜
오지훈
임충빈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020120070930A priority Critical patent/KR101906371B1/en
Priority to US13/835,824 priority patent/US8766691B2/en
Publication of KR20140002367A publication Critical patent/KR20140002367A/en
Application granted granted Critical
Publication of KR101906371B1 publication Critical patent/KR101906371B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/017—Adjustment of width or dutycycle of pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/04—Shaping pulses by increasing duration; by decreasing duration
    • H03K5/05—Shaping pulses by increasing duration; by decreasing duration by the use of clock signals or other time reference signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle

Abstract

듀티 사이클 에러 누적 회로는 제1 내지 제n 딜레이부들 및 피드백부를 포함한다. 제1 내지 제n(n은 2 이상의 정수) 딜레이부들 각각은 클럭 신호, 제1 입력 신호 및 제2 입력 신호를 수신하고, 제1 입력 신호 및 제2 입력 신호 중에서 클럭 신호의 논리 레벨에 기초하여 선택되는 하나의 신호를 딜레이시켜 제1 출력 신호 및 제2 출력 신호를 생성한다. 제k(k는 (n-1) 이하의 양의 정수) 딜레이부의 제1 출력 신호는 제(k+1) 딜레이부에 제1 입력 신호로서 제공되고, 제1 딜레이부의 제1 입력 신호 및 제n 딜레이부의 제2 입력 신호는 클럭 신호이다. 피드백부는 제(k+1) 딜레이부의 제2 출력 신호에 기초하여 제k 딜레이부에 제2 입력 신호를 제공한다. 듀티 사이클 에러 누적 회로는 클럭 신호의 듀티 사이클 에러를 정밀하게 탐지할 수 있다.The duty cycle error accumulation circuit includes first through n-th delay units and a feedback unit. Each of the first through the n-th (n is an integer greater than or equal to 2) delay units receives a clock signal, a first input signal and a second input signal, and generates, based on the logic level of the clock signal among the first input signal and the second input signal And generates a first output signal and a second output signal by delaying one selected signal. The first output signal of the delay unit is provided as a first input signal to the (k + 1) -th delay unit, and the first input signal of the first delay unit and the first input signal of the The second input signal of the n delay unit is a clock signal. The feedback section provides the second input signal to the k-th delay section based on the second output signal of the (k + 1) -th delay section. The duty cycle error accumulation circuit can precisely detect the duty cycle error of the clock signal.

Figure R1020120070930
Figure R1020120070930

Description

듀티 사이클 에러 누적 회로 및 이를 포함하는 듀티 사이클 보정 회로{DUTY CYCLE ERROR ACCUMULATION CIRCUIT AND DUTY CYCLE CORRECTION CIRCUIT HAVING THE SAME}[0001] DUTY CYCLE ERROR ACCUMULATION CIRCUIT AND DUTY CYCLE CORRECTION CIRCUIT CONTAINING THE SAME [0002] BACKGROUND OF THE INVENTION [0003]

본 발명은 듀티 사이클(duty cycle) 보정 회로에 관한 것으로, 보다 상세하게는 듀티 사이클 에러를 복수의 주기 동안 누적함으로써 듀티 사이클 에러를 정밀하게 탐지할 수 있는 듀티 사이클 에러 누적 회로 및 이를 포함하는 듀티 사이클 보정 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a duty cycle correction circuit, and more particularly, to a duty cycle error accumulation circuit capable of precisely detecting a duty cycle error by accumulating a duty cycle error for a plurality of periods, To a correction circuit.

일반적인 전자 장치에 포함되는 프로세서, 메모리 등의 구성 요소들은 클럭 신호에 동기되어 서로 데이터를 송수신한다. 클럭 신호의 논리 로우 레벨 구간의 길이와 논리 하이 레벨 구간의 길이가 서로 일치하지 않아 듀티 사이클 에러가 발생하는 경우 구성 요소들 간의 데이터 송수신에 오류가 발생하게 된다.Components such as a processor and a memory included in a general electronic device transmit and receive data in synchronization with a clock signal. If a duty cycle error occurs because the length of the logic low level section of the clock signal and the length of the logic high level section do not match with each other, an error occurs in data transmission / reception between the components.

예를 들어, DDR(Double Data Rate) 메모리의 경우 클럭 신호의 상승 에지 및 하강 에지마다 데이터를 송수신하는데, 클럭 신호에 듀티 사이클 에러가 발생하는 경우 데이터가 송수신되는 간격이 동일하게 유지되지 않아 DDR 메모리와 프로세서간의 데이터 송수신에 문제가 발생하게 된다.For example, in the case of DDR (Double Data Rate) memory, data is transmitted and received at each rising edge and falling edge of a clock signal. When a duty cycle error occurs in a clock signal, the interval at which data is transmitted / And there is a problem in data transmission / reception between the processor and the processor.

따라서 전자 장치가 정상적으로 동작하기 위해서는 클럭 신호의 듀티 사이클 에러가 일정 수준 이하로 유지되어야 한다.Therefore, in order for the electronic device to operate normally, the duty cycle error of the clock signal must be kept below a certain level.

그런데 최근 전자 장치의 클럭 주파수가 증가함에 따라 허용되는 클럭 신호의 듀티 사이클 에러의 값도 점점 감소되고 있다. 따라서 클럭 신호의 듀티 사이클 에러를 정밀하게 탐지하여 이를 보정할 수 있는 듀티 사이클 보정 회로가 필요하다.However, recently, as the clock frequency of an electronic device increases, the value of a duty cycle error of an allowable clock signal is also gradually decreasing. Therefore, a duty cycle correction circuit capable of precisely detecting and correcting the duty cycle error of the clock signal is needed.

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 클럭 신호의 듀티 사이클 에러를 복수의 주기 동안 누적함으로써 듀티 사이클 에러를 정밀하게 탐지할 수 있는 듀티 사이클 에러 누적 회로를 제공하는 것이다.An object of the present invention is to provide a duty cycle error accumulation circuit capable of precisely detecting a duty cycle error by accumulating a duty cycle error of a clock signal for a plurality of periods.

본 발명의 다른 목적은 상기 듀티 사이클 에러 누적 회로를 포함하는 듀티 사이클 보정 회로를 제공하는 것이다.Another object of the present invention is to provide a duty cycle correction circuit including the duty cycle error accumulation circuit.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 듀티 사이클 에러 누적 회로는 제1 내지 제n(n은 2 이상의 정수) 딜레이부들 및 피드백부를 포함한다. 제1 내지 제n 딜레이부들 각각은 클럭 신호, 제1 입력 신호 및 제2 입력 신호를 수신하고, 상기 제1 입력 신호 및 상기 제2 입력 신호 중에서 상기 클럭 신호의 논리 레벨에 기초하여 선택되는 하나의 신호를 딜레이시켜 제1 출력 신호 및 제2 출력 신호를 생성한다. 제k(k는 (n-1) 이하의 양의 정수) 딜레이부의 상기 제1 출력 신호는 제(k+1) 딜레이부에 상기 제1 입력 신호로서 제공되고, 상기 제1 딜레이부의 상기 제1 입력 신호 및 상기 제n 딜레이부의 상기 제2 입력 신호는 상기 클럭 신호이다. 상기 피드백부는 상기 제(k+1) 딜레이부의 상기 제2 출력 신호에 기초하여 상기 제k 딜레이부에 상기 제2 입력 신호를 제공한다.In order to accomplish one aspect of the present invention, a duty cycle error accumulation circuit according to an embodiment of the present invention includes first to n-th (n is an integer of 2 or more) delay parts and a feedback part. Each of the first through the n-th delay units receives a clock signal, a first input signal and a second input signal, and selects one of the first input signal and the second input signal based on the logical level of the clock signal And delays the signal to generate a first output signal and a second output signal. The first output signal of the k-th delay unit is provided as the first input signal to the (k + 1) -th delay unit, and the first output signal of the first delay unit is supplied to the (k + The input signal and the second input signal of the n-th delay unit are the clock signal. And the feedback section provides the second input signal to the k-th delay section based on the second output signal of the (k + 1) -th delay section.

일 실시예에 있어서, 상기 제1 내지 제n 딜레이부들 각각은 상기 클럭 신호가 논리 로우 레벨인 경우 상기 제1 입력 신호를 제1 시간 동안 딜레이시켜 상기 제1 출력 신호를 생성하고, 상기 클럭 신호가 논리 하이 레벨인 경우 상기 제2 입력 신호를 상기 제1 시간과 상이한 제2 시간 동안 딜레이시켜 상기 제2 출력 신호를 생성할 수 있다.In one embodiment, each of the first through the n-th delay units delays the first input signal for a first time to generate the first output signal when the clock signal is at a logic low level, And to delay the second input signal for a second time different from the first time when the signal is at a logic high level to generate the second output signal.

일 실시예에 있어서, 상기 제1 내지 제n 딜레이부들 각각은, 드레인, 전원 전압에 연결되는 소스 및 상기 클럭 신호가 인가되는 게이트를 구비하는 제1 PMOS 트랜지스터, 상기 제1 PMOS 트랜지스터의 드레인에 연결되는 소스, 제1 노드에 연결되는 드레인 및 상기 제1 입력 신호가 인가되는 게이트를 구비하는 제2 PMOS 트랜지스터, 드레인, 접지 전압에 연결되는 소스 및 상기 클럭 신호가 인가되는 게이트를 구비하는 제1 NMOS 트랜지스터, 상기 제1 NMOS 트랜지스터의 드레인에 연결되는 소스, 상기 제1 노드에 연결되는 드레인 및 상기 제2 입력 신호가 인가되는 게이트를 구비하는 제2 NMOS 트랜지스터, 상기 제1 노드의 전압을 반전시켜 상기 제1 출력 신호를 생성하는 제1 인버터, 및 상기 제1 노드의 전압을 반전시켜 상기 제2 출력 신호를 생성하는 제2 인버터를 포함할 수 있다.In one embodiment, each of the first through the n-th delay units includes a first PMOS transistor having a drain, a source connected to a power supply voltage, and a gate to which the clock signal is applied, a drain connected to the drain of the first PMOS transistor, A second PMOS transistor having a source coupled to the first node, a drain coupled to the first node, and a gate to which the first input signal is applied, a first NMOS transistor having a drain, a source coupled to a ground voltage, A second NMOS transistor having a source connected to the drain of the first NMOS transistor, a drain connected to the first node, and a gate to which the second input signal is applied, A first inverter for generating a first output signal and a second inverter for inverting a voltage of the first node to generate the second output signal; Can.

상기 제1 PMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터의 외형비(aspect ratio, W/L)는 상기 제1 NMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터의 외형비(aspect ratio, W/L)보다 클 수 있다.The aspect ratio (W / L) of the first PMOS transistor and the second PMOS transistor may be greater than the aspect ratio (W / L) of the first NMOS transistor and the second NMOS transistor.

상기 제1 인버터의 문턱 전압은 상기 제2 인버터의 문턱 전압보다 높을 수 있다.The threshold voltage of the first inverter may be higher than the threshold voltage of the second inverter.

일 실시예에 있어서, 상기 피드백부는 제1 내지 제(n-1) AND 게이트들을 포함하고, 제k AND 게이트는 상기 제(k+1) 딜레이부의 상기 제2 출력 신호 및 상기 클럭 신호에 대해 AND 연산을 수행한 결과를 상기 제k 딜레이부에 상기 제2 입력 신호로서 제공할 수 있다.In one embodiment, the feedback unit includes first through (n-1) AND gates, and the kth AND gate is ANDed with the second output signal of the (k + 1) And provide the result of performing the operation as the second input signal to the k-th delay unit.

일 실시예에 있어서, 상기 듀티 사이클 에러 누적 회로는 리셋 신호 및 입력 클럭 신호를 수신하고, 상기 리셋 신호가 활성화되는 경우 제1 논리 레벨로 유지되는 신호를 상기 제1 내지 제n 딜레이부들 및 상기 피드백부에 상기 클럭 신호로서 제공하고, 상기 리셋 신호가 비활성화되는 경우 상기 입력 클럭 신호가 제2 논리 레벨로 천이되는 시점부터 상기 입력 클럭 신호를 상기 제1 내지 제n 딜레이부들 및 상기 피드백부에 상기 클럭 신호로서 제공하는 리셋 제어부를 더 포함할 수 있다.In one embodiment, the duty cycle error accumulation circuit receives a reset signal and an input clock signal, and outputs a signal held at a first logic level when the reset signal is activated to the first through n- Wherein the first clock signal is supplied to the first to the n-th delay units and the feedback unit from the time when the input clock signal transits to the second logic level when the reset signal is inactivated, And a reset control unit for providing the reset signal as a signal.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 듀티 사이클 보정 회로는 듀티 사이클 제어부, 인버터, 제1 듀티 사이클 에러 누적 회로, 제2 듀티 사이클 에러 누적 회로, 및 제어부를 포함한다. 상기 듀티 사이클 제어부는 듀티 사이클 보정 신호에 기초하여 입력 클럭 신호의 듀티 사이클을 보정하여 출력 클럭 신호를 생성한다. 상기 인버터는 상기 출력 클럭 신호를 반전시켜 반전 클럭 신호를 생성한다. 상기 제1 듀티 사이클 에러 누적 회로는 m(m은 2 이상의 정수) 주기 동안 상기 출력 클럭 신호의 논리 하이 레벨 구간의 누적 길이 및 상기 출력 클럭 신호의 논리 로우 레벨 구간의 누적 길이에 기초하여 제1 누적 신호를 생성한다. 상기 제2 듀티 사이클 에러 누적 회로는 m 주기 동안 상기 반전 클럭 신호의 논리 하이 레벨 구간의 누적 길이 및 상기 반전 클럭 신호의 논리 로우 레벨 구간의 누적 길이에 기초하여 제2 누적 신호를 생성한다. 상기 제어부는 상기 제1 누적 신호 및 상기 제2 누적 신호를 비교하여 상기 듀티 사이클 보정 신호를 생성한다.According to an aspect of the present invention, there is provided a duty cycle correction circuit including a duty cycle controller, an inverter, a first duty cycle error accumulation circuit, a second duty cycle error accumulation circuit, . The duty cycle control unit corrects the duty cycle of the input clock signal based on the duty cycle correction signal to generate an output clock signal. The inverter inverts the output clock signal to generate an inverted clock signal. Wherein the first duty cycle error accumulation circuit is configured to accumulate a first cumulative length of the output clock signal based on an accumulated length of a logical high level section of the output clock signal and an accumulated length of a logical low level section of the output clock signal for m Signal. The second duty cycle error accumulation circuit generates a second accumulation signal based on an accumulated length of a logical high level section of the inverted clock signal and an accumulated length of a logical low level section of the inverted clock signal for m cycles. The controller compares the first accumulated signal and the second accumulated signal to generate the duty cycle correction signal.

일 실시예에 있어서, 상기 제1 듀티 사이클 에러 누적 회로는 상기 출력 클럭 신호를 내부 클럭 신호로서 수신하고, 상기 제2 듀티 사이클 에러 누적 회로는 상기 반전 클럭 신호를 내부 클럭 신호로서 수신하고, 상기 제1 및 제2 듀티 사이클 에러 누적 회로 각각은, 각각이 상기 내부 클럭 신호, 제1 입력 신호 및 제2 입력 신호를 수신하고, 상기 제1 입력 신호 및 상기 제2 입력 신호 중에서 상기 내부 클럭 신호의 논리 레벨에 기초하여 선택되는 하나의 신호를 딜레이시켜 제1 출력 신호 및 제2 출력 신호를 생성하는 제1 내지 제n(n은 2 이상의 정수) 딜레이부들, 및 상기 제(k+1)(k는 (n-1) 이하의 양의 정수) 딜레이부의 상기 제2 출력 신호에 기초하여 상기 제k 딜레이부에 상기 제2 입력 신호를 제공하는 피드백부를 포함할 수 있다. 상기 제k 딜레이부의 상기 제1 출력 신호는 상기 제(k+1) 딜레이부에 상기 제1 입력 신호로서 제공되고 상기 제1 딜레이부의 상기 제1 입력 신호 및 상기 제n 딜레이부의 상기 제2 입력 신호는 상기 내부 클럭 신호일 수 있다. 상기 제1 누적 신호는 상기 제1 듀티 사이클 에러 누적 회로에 포함되는 상기 제1 내지 제n 딜레이부들의 상기 제1 출력 신호들을 포함하고, 상기 제2 누적 신호는 상기 제2 듀티 사이클 에러 누적 회로에 포함되는 상기 제1 내지 제n 딜레이부들의 상기 제1 출력 신호들을 포함할 수 있다.In one embodiment, the first duty cycle error accumulation circuit receives the output clock signal as an internal clock signal, the second duty cycle error accumulation circuit receives the inverted clock signal as an internal clock signal, 1 and the second duty cycle error accumulation circuit each receive the internal clock signal, the first input signal and the second input signal, and the logic of the internal clock signal from among the first input signal and the second input signal, (K + 1) th (k is an integer equal to or greater than 2) delay elements for delaying one signal selected based on a level of the input signal to generate a first output signal and a second output signal, and a feedback unit for providing the second input signal to the k-th delay unit based on the second output signal of the delay unit. Wherein the first output signal of the k-th delay unit is provided as the first input signal to the (k + 1) -th delay unit and the first input signal of the first delay unit and the second input signal of the May be the internal clock signal. Wherein the first accumulation signal includes the first output signals of the first through the n-th delay units included in the first duty cycle error accumulation circuit and the second accumulation signal includes the first duty cycle error accumulation circuit And the first output signals of the first through the n-th delay units included.

상기 제어부는 상기 제1 누적 신호에 포함되는 연속되는 0의 비트의 개수가 상기 제2 누적 신호에 포함되는 연속되는 0의 비트의 개수보다 큰 경우 상기 듀티 사이클 보정 신호를 통해 상기 듀티 사이클 제어부가 상기 입력 클럭 신호의 논리 로우 레벨의 폭을 감소시키도록 제어하고, 상기 제1 누적 신호에 포함되는 연속되는 0의 비트의 개수가 상기 제2 누적 신호에 포함되는 연속되는 0의 비트의 개수보다 작은 경우 상기 듀티 사이클 보정 신호를 통해 상기 듀티 사이클 제어부가 상기 입력 클럭 신호의 논리 로우 레벨의 폭을 증가시키도록 제어할 수 있다.Wherein the control unit controls the duty cycle control unit to output the duty cycle control signal to the duty cycle control unit when the number of consecutive zero bits included in the first accumulation signal is greater than the number of consecutive zero bits included in the second accumulation signal, When the number of consecutive zero bits included in the first accumulation signal is smaller than the number of consecutive zero bits included in the second accumulation signal by controlling to decrease the width of the logic low level of the input clock signal And the duty cycle control unit may control the duty cycle control signal to increase the width of the logic low level of the input clock signal through the duty cycle correction signal.

일 실시예에 있어서, 상기 듀티 사이클 보정 회로는, 모드 신호에 기초하여 제1 모드에서 상기 출력 클럭 신호를 상기 제2 듀티 사이클 에러 누적 회로에 제공하고 제2 모드에서 상기 반전 클럭 신호를 상기 제2 듀티 사이클 에러 누적 회로에 제공하는 멀티플렉서, 및 캘리브레이션 신호에 기초하여 상기 출력 클럭 신호의 듀티 사이클을 보정하여 보정된 클럭 신호를 상기 제1 듀티 사이클 에러 누적 회로에 제공하는 캘리브레이션부를 더 포함할 수 있다. 이 경우 상기 제어부는 모드에 따라 상기 모드 신호를 상기 멀티플렉서에 제공하고, 상기 제1 모드에서 상기 제1 누적 신호 및 상기 제2 누적 신호를 비교하여 상기 캘리브레이션 신호를 생성하여 상기 캘리브레이션부에 제공하고, 상기 제2 모드에서 상기 듀티 사이클 보정 신호를 생성하여 상기 듀티 사이클 제어부에 제공할 수 있다.In one embodiment, the duty cycle correction circuit provides the output clock signal to the second duty cycle error accumulation circuit in a first mode based on a mode signal, and provides the inverted clock signal to the second duty cycle error accumulation circuit in a second mode, And a calibration unit for correcting the duty cycle of the output clock signal based on the calibration signal and providing the corrected clock signal to the first duty cycle error accumulation circuit. In this case, the controller provides the mode signal to the multiplexer according to a mode, compares the first cumulative signal and the second cumulative signal in the first mode to generate the calibration signal and provides the calibration signal to the calibration unit, And may generate the duty cycle correction signal in the second mode and provide the duty cycle correction signal to the duty cycle controller.

상기 제어부는 상기 제1 모드에서 상기 제1 누적 신호에 포함되는 연속되는 0의 비트의 개수가 상기 제2 누적 신호에 포함되는 연속되는 0의 비트의 개수보다 큰 경우 상기 캘리브레이션 신호를 통해 상기 캘리브레이션부가 상기 출력 클럭 신호의 논리 로우 레벨의 폭을 감소시키도록 제어하고, 상기 제1 누적 신호에 포함되는 연속되는 0의 비트의 개수가 상기 제2 누적 신호에 포함되는 연속되는 0의 비트의 개수보다 작은 경우 상기 캘리브레이션 신호를 통해 상기 캘리브레이션부가 상기 출력 클럭 신호의 논리 로우 레벨의 폭을 증가시키도록 제어하고, 상기 제1 누적 신호에 포함되는 연속되는 0의 비트의 개수와 상기 제2 누적 신호에 포함되는 연속되는 0의 비트의 개수가 동일한 경우 상기 제2 모드에 상응하는 상기 모드 신호를 상기 멀티플렉서에 제공하고 상기 제2 모드로 동작할 수 있다.Wherein the control unit controls the calibration unit to output the first accumulation signal through the calibration signal when the number of consecutive zero bits included in the first accumulation signal is greater than the number of consecutive zero bits included in the second accumulation signal in the first mode, Wherein the controller controls the width of the logic low level of the output clock signal to be reduced so that the number of consecutive zero bits included in the first accumulation signal is smaller than the number of consecutive zero bits included in the second accumulation signal The calibration unit controls the calibration unit to increase the width of the logic low level of the output clock signal through the calibration signal, and controls the number of consecutive 0 bits included in the first accumulation signal and the number When the number of consecutive 0 bits is the same, the mode signal corresponding to the second mode is supplied to the multiplexer Balls, and can operate in the second mode.

일 실시예에 있어서, 상기 듀티 사이클 보정 회로는, 모드 신호에 기초하여 제1 모드에서 상기 출력 클럭 신호를 출력하고 제2 모드에서 상기 반전 클럭 신호를 출력하는 멀티플렉서, 및 캘리브레이션 신호에 기초하여 상기 멀티플렉서의 출력 신호의 듀티 사이클을 보정하여 보정된 클럭 신호를 상기 제2 듀티 사이클 에러 누적 회로에 제공하는 캘리브레이션부를 더 포함할 수 있다. 이 경우 상기 제어부는 모드에 따라 상기 모드 신호를 상기 멀티플렉서에 제공하고, 상기 제1 모드에서 상기 제1 누적 신호 및 상기 제2 누적 신호를 비교하여 상기 캘리브레이션 신호를 생성하여 상기 캘리브레이션부에 제공하고, 상기 제2 모드에서 상기 듀티 사이클 보정 신호를 생성하여 상기 듀티 사이클 제어부에 제공할 수 있다.In one embodiment, the duty cycle correction circuit comprises: a multiplexer for outputting the output clock signal in a first mode based on a mode signal and the inverted clock signal in a second mode based on a mode signal; And a calibration unit for correcting the duty cycle of the output signal of the first duty cycle error accumulation circuit and providing the corrected clock signal to the second duty cycle error accumulation circuit. In this case, the controller provides the mode signal to the multiplexer according to a mode, compares the first cumulative signal and the second cumulative signal in the first mode to generate the calibration signal and provides the calibration signal to the calibration unit, And may generate the duty cycle correction signal in the second mode and provide the duty cycle correction signal to the duty cycle controller.

상기 제어부는 상기 제1 모드에서 상기 제1 누적 신호에 포함되는 연속되는 0의 비트의 개수가 상기 제2 누적 신호에 포함되는 연속되는 0의 비트의 개수보다 큰 경우 상기 캘리브레이션 신호를 통해 상기 캘리브레이션부가 상기 멀티플렉서의 출력 신호의 논리 로우 레벨의 폭을 증가시키도록 제어하고, 상기 제1 누적 신호에 포함되는 연속되는 0의 비트의 개수가 상기 제2 누적 신호에 포함되는 연속되는 0의 비트의 개수보다 작은 경우 상기 캘리브레이션 신호를 통해 상기 캘리브레이션부가 상기 멀티플렉서의 출력 신호의 논리 로우 레벨의 폭을 감소시키도록 제어하고, 상기 제1 누적 신호에 포함되는 연속되는 0의 비트의 개수와 상기 제2 누적 신호에 포함되는 연속되는 0의 비트의 개수가 동일한 경우 상기 제2 모드에 상응하는 상기 모드 신호를 상기 멀티플렉서에 제공하고 상기 제2 모드로 동작할 수 있다.Wherein the control unit controls the calibration unit to output the first accumulation signal through the calibration signal when the number of consecutive zero bits included in the first accumulation signal is greater than the number of consecutive zero bits included in the second accumulation signal in the first mode, The control circuit controls the multiplexer to increase the width of the logic low level of the output signal of the multiplexer, and the number of consecutive 0 bits included in the first accumulation signal is larger than the number of consecutive zero bits included in the second accumulation signal Wherein the calibration unit controls the calibration unit to reduce the width of the logic low level of the output signal of the multiplexer through the calibration signal when the number of consecutive 0 bits included in the first accumulation signal is smaller than the number of consecutive bits of 0, If the number of consecutive 0 bits included is equal, the mode signal corresponding to the second mode It may be provided to the multiplexer, and operable in the second mode.

본 발명의 실시예들에 따른 듀티 사이클 보정 회로는 클럭 신호의 미세한 듀티 사이클 에러를 정확하게 탐지하여 이를 보정할 수 있다.The duty cycle correction circuit according to embodiments of the present invention can accurately detect and correct minute duty cycle errors of the clock signal.

도 1은 본 발명의 일 실시예에 따른 듀티 사이클 에러 누적 회로를 나타내는 블록도이다.
도 2는 도 1의 듀티 사이클 에러 누적 회로의 일 예를 나타내는 회로도이다.
도 3은 도 2의 딜레이부들에 포함되는 제1 인버터의 입출력 특성을 나타내는 그래프이다.
도 4는 도 2의 딜레이부들에 포함되는 제2 인버터의 입출력 특성을 나타내는 그래프이다.
도 5는 도 2의 듀티 사이클 에러 누적 회로의 동작을 설명하기 위한 타이밍도이다.
도 6 및 7은 도 1의 듀티 사이클 에러 누적 회로의 다른 예들을 나타내는 회로도들이다.
도 8은 본 발명의 일 실시예에 따른 듀티 사이클 보정 회로를 나타내는 블록도이다.
도 9는 도 8의 듀티 사이클 보정 회로의 동작을 설명하기 위한 도면이다.
도 10 및 11는 본 발명의 다른 실시예들에 따른 듀티 사이클 보정 회로를 나타내는 블록도들이다.
도 12는 본 발명의 일 실시예에 따른 전자 장치를 나타내는 블록도이다.1 is a block diagram illustrating a duty cycle error accumulation circuit according to an embodiment of the present invention.
2 is a circuit diagram showing an example of the duty cycle error accumulation circuit of FIG.
3 is a graph showing input / output characteristics of the first inverter included in the delay units of FIG.
4 is a graph showing input / output characteristics of a second inverter included in the delay units of FIG.
5 is a timing chart for explaining the operation of the duty cycle error accumulation circuit of FIG.
6 and 7 are circuit diagrams showing other examples of the duty cycle error accumulation circuit of FIG.
8 is a block diagram showing a duty cycle correction circuit according to an embodiment of the present invention.
9 is a diagram for explaining the operation of the duty cycle correction circuit of Fig.
10 and 11 are block diagrams illustrating a duty cycle correction circuit according to other embodiments of the present invention.
12 is a block diagram illustrating an electronic device according to an embodiment of the present invention.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.For the embodiments of the invention disclosed herein, specific structural and functional descriptions are set forth for the purpose of describing an embodiment of the invention only, and it is to be understood that the embodiments of the invention may be practiced in various forms, The present invention should not be construed as limited to the embodiments described in Figs.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.The present invention is capable of various modifications and various forms, and specific embodiments are illustrated in the drawings and described in detail in the text. It is to be understood, however, that the invention is not intended to be limited to the particular forms disclosed, but on the contrary, is intended to cover all modifications, equivalents, and alternatives falling within the spirit and scope of the invention.

제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms may be used for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.It is to be understood that when an element is referred to as being "connected" or "connected" to another element, it may be directly connected or connected to the other element, . On the other hand, when an element is referred to as being "directly connected" or "directly connected" to another element, it should be understood that there are no other elements in between. Other expressions that describe the relationship between components, such as "between" and "between" or "neighboring to" and "directly adjacent to" should be interpreted as well.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used in this application is used only to describe a specific embodiment and is not intended to limit the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise. In the present application, the terms "comprise", "having", and the like are intended to specify the presence of stated features, integers, steps, operations, elements, components, or combinations thereof, , Steps, operations, components, parts, or combinations thereof, as a matter of principle.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless otherwise defined, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries should be construed as meaning consistent with meaning in the context of the relevant art and are not to be construed as ideal or overly formal in meaning unless expressly defined in the present application .

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. The same reference numerals are used for the same constituent elements in the drawings and redundant explanations for the same constituent elements are omitted.

도 1은 본 발명의 일 실시예에 따른 듀티 사이클 에러 누적 회로를 나타내는 블록도이다.1 is a block diagram illustrating a duty cycle error accumulation circuit according to an embodiment of the present invention.

도 1을 참조하면, 듀티 사이클 에러 누적 회로(100)는 제1 내지 제n 딜레이부들(DU1, DU2, DU3, ..., DU(n-2), DU(n-1), DUn)(110-1, 110-2, 110-3, ..., 110-(n-2), 110-(n-1), 110-n) 및 피드백(feedback)부(120)를 포함한다. 여기서 n은 2 이상의 정수를 나타낸다.Referring to FIG. 1, the duty cycle error accumulation circuit 100 includes first through n-th delay units DU1, DU2, DU3, ..., DU (n-2), DU (n- 110-1, 110-2, 110-3, ..., 110- (n-2), 110- (n-1), 110-n and a feedback unit 120. Here, n represents an integer of 2 or more.

제1 내지 제n 딜레이부들(110-1, 110-2, 110-3, ..., 110-(n-2), 110-(n-1), 110-n) 각각은 클럭 신호(CLK), 제1 입력 신호(I1) 및 제2 입력 신호(I2)를 수신한다. 제1 내지 제n 딜레이부들(110-1, 110-2, 110-3, ..., 110-(n-2), 110-(n-1), 110-n) 각각은 클럭 신호(CLK)의 논리 레벨에 기초하여 제1 입력 신호(I1) 및 제2 입력 신호(I2) 중의 하나를 선택하고, 상기 선택된 하나의 신호를 딜레이시켜 제1 출력 신호(O1) 및 제2 출력 신호(O2)를 생성한다.Each of the first through n-th delay units 110-1, 110-2, 110-3, ..., 110- (n-2) ), A first input signal (I1), and a second input signal (I2). Each of the first through n-th delay units 110-1, 110-2, 110-3, ..., 110- (n-2) Selects one of the first input signal I1 and the second input signal I2 based on the logic level of the first output signal O1 and the second output signal O2 ).

제k 딜레이부의 제1 출력 신호(O1)는 제(k+1) 딜레이부에 제1 입력 신호(I1)로서 제공됨으로써 제1 내지 제n 딜레이부들(110-1, 110-2, 110-3, ..., 110-(n-2), 110-(n-1), 110-n)은 서로 순차적으로 연결된다. 여기서, k는 (n-1) 이하의 정수를 나타낸다.The first output signal O1 of the k-th delay unit is provided as a first input signal I1 to the (k + 1) -th delay unit so that the first to n-th delay units 110-1, 110-2, , ..., 110- (n-2), 110- (n-1), 110-n are sequentially connected to each other. Here, k represents an integer equal to or smaller than (n-1).

제1 내지 제n 딜레이부들(110-1, 110-2, 110-3, ..., 110-(n-2), 110-(n-1), 110-n) 중에서 첫 번째 단계에 연결되는 제1 딜레이부(110-1)의 제1 입력 신호(I1)는 클럭 신호(CLK)가 된다.(N-2), 110- (n-1), and 110-n in the first stage among the first through n-th delay units 110-1, 110-2, 110-3, The first input signal I1 of the first delay unit 110-1 becomes the clock signal CLK.

피드백부(120)는 제1 내지 제(n-1) 서브 피드백부들(SFB)을 포함하고, 제k 서브 피드백부는 제(k+1) 딜레이부의 제2 출력 신호(O2)에 기초하여 제k 딜레이부에 제2 입력 신호(I2)를 제공한다. 실시예에 따라서, 제1 내지 제(n-1) 서브 피드백부들(SFB) 각각은 제(k+1) 딜레이부의 제2 출력 신호(O2)를 통과시켜(bypassing) 제k 딜레이부에 제2 입력 신호(I2)로서 제공할 수도 있고, 제(k+1) 딜레이부의 제2 출력 신호(O2)와 클럭 신호(CLK)에 대해 AND 연산을 수행한 결과를 제k 딜레이부에 제2 입력 신호(I2)로서 제공할 수도 있다.The feedback section 120 includes first to (n-1) th sub feedback sections SFB and a kth sub feedback section generates kth sub feedback sections based on the second output signal O2 of the (k + 1) And provides a second input signal I2 to the delay section. According to the embodiment, each of the first to (n-1) th sub feedback sections SFB passes the second output signal O2 of the (k + 1) The second output signal O2 of the (k + 1) -th delay unit and the clock signal CLK may be provided as the input signal I2 to the k- (I2).

제1 내지 제n 딜레이부들(110-1, 110-2, 110-3, ..., 110-(n-2), 110-(n-1), 110-n) 중에서 마지막 단계에 연결되는 제n 딜레이부(110-n)의 제2 입력 신호(I2)는 클럭 신호(CLK)가 된다.(N-2), 110- (n-1), 110-n, which are connected to the last stage among the first through n-th delay units 110-1, 110-2, 110-3, The second input signal I2 of the n-th delay unit 110-n becomes the clock signal CLK.

한편, 듀티 사이클 에러 누적 회로(100)는 제1 내지 제n 딜레이부들(110-1, 110-2, 110-3, ..., 110-(n-2), 110-(n-1), 110-n)의 제1 출력 신호(O1)들을 포함하는 누적 신호(AS)를 출력한다. 즉, 도 1에 도시된 바와 같이, 제1 내지 제n 딜레이부들(110-1, 110-2, 110-3, ..., 110-(n-2), 110-(n-1), 110-n)의 제1 출력 신호(O1)는 각각 누적 신호(AS)의 제1 내지 제n 비트(AS[1], AS[2], AS[3], ..., AS[n-2], AS[n-1], AS[n])가 된다.The duty cycle error accumulation circuit 100 includes first through n-th delay units 110-1, 110-2, 110-3, ..., 110- (n-2) , 110-n) of the first output signal (O1). 1, the first through n-th delay units 110-1, 110-2, 110-3, ..., 110- (n-2), 110- The first output signal O1 of each of the first to n-th accumulation signals 110-1 to 110-n is a sum of the first to n-th bits AS [1], AS [2], AS [3] 2], AS [n-1], and AS [n].

일 실시예에 있어서, 제1 내지 제n 딜레이부들(110-1, 110-2, 110-3, ..., 110-(n-2), 110-(n-1), 110-n) 각각은 클럭 신호(CLK)가 논리 로우 레벨인 경우 제1 입력 신호(I1)를 제1 시간 동안 딜레이시켜 제1 출력 신호(O1)를 생성하고, 클럭 신호(CLK)가 논리 하이 레벨인 경우 제2 입력 신호(I2)를 상기 제1 시간과 상이한 제2 시간 동안 딜레이시켜 제2 출력 신호(O2)를 생성할 수 있다.In one embodiment, the first through n-th delay units 110-1, 110-2, 110-3, ..., 110- (n-2), 110- (n- Each delaying the first input signal I1 for a first time to generate a first output signal O1 when the clock signal CLK is at a logic low level, 2 input signal I2 for a second time that is different from the first time to generate a second output signal O2.

따라서, 후술하는 바와 같이, 클럭 신호(CLK)가 논리 로우 레벨인 구간 동안 제1 출력 신호(O1)를 통해 '0'의 값을 갖는 제1 입력 신호(I1)가 제1 딜레이부(110-1)로부터 제n 딜레이부(110-n) 방향으로 상기 제1 시간의 간격을 두고 순차적으로 전달되고, 클럭 신호(CLK)가 논리 하이 레벨인 구간 동안 제2 출력 신호(O2)를 통해 '1'의 값을 갖는 제2 입력 신호(I2)가 반대 방향으로 상기 제2 시간의 간격을 두고 순차적으로 전달된다. Accordingly, as described later, the first input signal I1 having a value of '0' through the first output signal O1 during the interval in which the clock signal CLK is at the logic low level is input to the first delay unit 110- 1 through the second output signal O2 during a period in which the clock signal CLK is at a logic high level and are sequentially transmitted at intervals of the first time from the first output signal O2 to the nth delay unit 110- The second input signal I2 having a value of " 1 " is sequentially transmitted in the opposite direction at intervals of the second time.

이 때, 상기 제1 시간 간격과 상기 제2 시간 간격은 서로 상이하므로, 클럭 신호(CLK)의 한 주기 동안 '0'의 값을 갖는 제1 입력 신호(I1)가 제1 딜레이부(110-1)로부터 제n 딜레이부(110-n) 방향으로 전달되는 거리와 '1'의 값을 갖는 제2 입력 신호(I2)가 반대 방향으로 되돌아오는 거리는 서로 상이하고, 이러한 차이를 복수의 주기 동안 누적함으로써 듀티 사이클 에러 누적 회로(100)는 클럭 신호(CLK)의 미세한 듀티 사이클 에러를 정확하게 탐지할 수 있다. 한편, 듀티 사이클 에러를 누적하는 주기의 개수가 증가할수록 듀티 사이클 에러 누적 회로(100)가 탐지할 수 있는 듀티 사이클 에러의 해상도는 증가한다.Since the first time interval and the second time interval are different from each other, a first input signal I1 having a value of '0' during one period of the clock signal CLK is input to the first delay unit 110- 1) to the n-th delay unit 110-n and the distance that the second input signal I2 having the value of '1' return in the opposite direction are different from each other, By accumulation, the duty cycle error accumulation circuit 100 can accurately detect a fine duty cycle error of the clock signal CLK. On the other hand, as the number of cycles for accumulating the duty cycle error increases, the resolution of the duty cycle error that can be detected by the duty cycle error accumulation circuit 100 increases.

도 2는 도 1의 듀티 사이클 에러 누적 회로의 일 예를 나타내는 회로도이다.2 is a circuit diagram showing an example of the duty cycle error accumulation circuit of FIG.

도 2를 참조하면, 듀티 사이클 에러 누적 회로(100a)는 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7) 및 피드백부(120a)를 포함할 수 있다.Referring to FIG. 2, the duty cycle error accumulation circuit 100a includes first to seventh delay units 110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7 And a feedback unit 120a.

도 2에서 n은 7인 경우를 예시적으로 도시하고 있으나, 실시예에 따라서 n은 7보다 작을 수도 있고 7보다 클 수도 있다.2, n is illustratively 7, but n may be less than 7 or greater than 7, depending on the embodiment.

제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7) 각각은 제1 PMOS(p-type metal oxide semiconductor) 트랜지스터(P1), 제2 PMOS 트랜지스터(P2), 제1 NMOS(n-type metal oxide semiconductor) 트랜지스터(N1), 제2 NMOS 트랜지스터(N2), 제1 인버터(111) 및 제2 인버터(112)를 포함할 수 있다.Each of the first to seventh delay units 110-1, 110-2, 110-3, 110-4, 110-5, 110-6, and 110-7 includes a first PMOS (p-type metal oxide semiconductor) A second PMOS transistor P2, a first NMOS transistor N1, a second NMOS transistor N2, a first inverter 111, and a second inverter 112. The first PMOS transistor P1, the second PMOS transistor P2, the first NMOS transistor N1, .

제1 PMOS 트랜지스터(P1)는 전원 전압(VDD)에 연결되는 소스 및 클럭 신호(CLK)가 인가되는 게이트를 포함할 수 있다.The first PMOS transistor P1 may include a source connected to the power supply voltage VDD and a gate to which the clock signal CLK is applied.

제2 PMOS 트랜지스터(P2)는 제1 PMOS 트랜지스터(P1)의 드레인에 연결되는 소스, 제1 노드(ND1)에 연결되는 드레인 및 제1 입력 신호(I1)가 인가되는 게이트를 포함할 수 있다.The second PMOS transistor P2 may include a source connected to the drain of the first PMOS transistor P1, a drain connected to the first node ND1, and a gate to which the first input signal I1 is applied.

제1 NMOS 트랜지스터(N1)는 접지 전압(VSS)에 연결되는 소스 및 클럭 신호(CLK)가 인가되는 게이트를 포함할 수 있다.The first NMOS transistor N1 may include a source connected to the ground voltage VSS and a gate to which the clock signal CLK is applied.

제2 NMOS 트랜지스터(N2)는 제1 NMOS 트랜지스터(N1)의 드레인에 연결되는 소스, 제1 노드(ND1)에 연결되는 드레인 및 제2 입력 신호(I2)가 인가되는 게이트를 포함할 수 있다.The second NMOS transistor N2 may include a source connected to the drain of the first NMOS transistor N1, a drain connected to the first node ND1, and a gate to which the second input signal I2 is applied.

일 실시예에 있어서, 제1 PMOS 트랜지스터(P1) 및 제2 PMOS 트랜지스터(P2)의 외형비(aspect ratio, W/L)는 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2)의 외형비(aspect ratio, W/L)보다 클 수 있다. 이 경우, 제1 PMOS 트랜지스터(P1) 및 제2 PMOS 트랜지스터(P2)가 턴온되어 전원 전압(VDD)으로부터 제1 노드(ND1)에 전하가 충전됨으로써 제1 노드(ND1)의 전압이 상승하는 (rise transition) 속도는 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2)가 턴온되어 제1 노드(ND1)에 충전된 전하가 접지 전압(VSS)으로 방전됨으로써 제1 노드(ND1)의 전압이 하강하는 (rise transition) 속도보다 빠를 수 있다.In one embodiment, the aspect ratios (W / L) of the first PMOS transistor P1 and the second PMOS transistor P2 are set such that the outer shape of the first NMOS transistor N1 and the second NMOS transistor N2 May be greater than the aspect ratio (W / L). In this case, the voltage of the first node ND1 rises as the first PMOS transistor P1 and the second PMOS transistor P2 are turned on to charge the first node ND1 from the power supply voltage VDD the voltage of the first node ND1 is increased by discharging the charge charged in the first node ND1 to the ground voltage VSS by turning on the first NMOS transistor N1 and the second NMOS transistor N2, May be faster than the rate of rise transition.

제1 인버터(111)는 제1 노드(ND1)의 전압을 반전시켜 제1 출력 신호(O1)를 생성할 수 있다.The first inverter 111 may generate the first output signal O1 by inverting the voltage of the first node ND1.

제2 인버터(112)는 제1 노드(ND1)의 전압을 반전시켜 제2 출력 신호(O2)를 생성할 수 있다.The second inverter 112 may generate the second output signal O2 by inverting the voltage of the first node ND1.

도 3은 도 2의 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7)에 포함되는 제1 인버터(111)의 입출력 특성을 나타내는 그래프이고, 도 4는 도 2의 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7)에 포함되는 제2 인버터(112)의 입출력 특성을 나타내는 그래프이다.FIG. 3 is a block diagram of the first inverter 111 included in the first through seventh delay units 110-1, 110-2, 110-3, 110-4, 110-5, 110-6, and 110-7 of FIG. And FIG. 4 is a graph showing the input / output characteristics of the first through seventh delay units 110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7 Output characteristics of the second inverter 112 included in the second inverter 112 shown in FIG.

도 3 및 4를 참조하면, 제1 인버터(111)의 문턱 전압(Vth1)은 제2 인버터(112)의 문턱 전압(Vth2)보다 높다.3 and 4, the threshold voltage Vth1 of the first inverter 111 is higher than the threshold voltage Vth2 of the second inverter 112. [

따라서 제1 PMOS 트랜지스터(P1) 및 제2 PMOS 트랜지스터(P2)가 턴온되어 제1 노드(ND1)의 전압이 접지 전압(VSS)에서 전원 전압(VDD)으로 상승하는 경우, 제1 노드(ND1)의 전압은 제2 인버터(112)의 문턱 전압(Vth2)에 먼저 도달하고 이후에 제1 인버터(111)의 문턱 전압(Vth1)에 도달한다. 따라서 제1 노드(ND1)의 전압이 접지 전압(VSS)에서 전원 전압(VDD)으로 상승하는 경우, 제2 인버터(112)가 출력하는 제2 출력 전압(O2)이 먼저 논리 하이 레벨에서 논리 로우 레벨로 천이되고, 이후에 제1 인버터(111)가 출력하는 제1 출력 전압(O1)이 논리 하이 레벨에서 논리 로우 레벨로 천이된다.When the first PMOS transistor P1 and the second PMOS transistor P2 are turned on and the voltage of the first node ND1 rises from the ground voltage VSS to the power supply voltage VDD, The voltage of the first inverter 111 first reaches the threshold voltage Vth2 of the second inverter 112 and then reaches the threshold voltage Vth1 of the first inverter 111. [ Therefore, when the voltage of the first node ND1 rises from the ground voltage VSS to the power supply voltage VDD, the second output voltage O2 outputted from the second inverter 112 is firstly changed from the logic high level to the logic low level Level, and then the first output voltage O1 output from the first inverter 111 is transited from the logic high level to the logic low level.

반대로, 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2)가 턴온되어 제1 노드(ND1)의 전압이 전원 전압(VDD)에서 접지 전압(VSS)으로 하강하는 경우, 제1 노드(ND1)의 전압은 제1 인버터(111)의 문턱 전압(Vth1)에 먼저 도달하고 이후에 제2 인버터(112)의 문턱 전압(Vth2)에 도달한다. 따라서 제1 노드(ND1)의 전압이 전원 전압(VDD)에서 접지 전압(VSS)으로 하강하는 경우, 제1 인버터(111)가 출력하는 제1 출력 전압(O1)이 먼저 논리 로우 레벨에서 논리 하이 레벨로 천이되고, 이후에 제2 인버터(112)가 출력하는 제2 출력 전압(O2)이 논리 로우 레벨에서 논리 하이 레벨로 천이된다.Conversely, when the voltage of the first node ND1 falls from the power supply voltage VDD to the ground voltage VSS by turning on the first NMOS transistor N1 and the second NMOS transistor N2, Reaches first the threshold voltage Vth1 of the first inverter 111 and then reaches the threshold voltage Vth2 of the second inverter 112. [ Therefore, when the voltage of the first node ND1 falls from the power supply voltage VDD to the ground voltage VSS, the first output voltage O1 output from the first inverter 111 is firstly shifted from the logic low level to the logic high level Level, and then the second output voltage O2 output from the second inverter 112 is transited from the logic low level to the logic high level.

일 실시예에 있어서, 제1 인버터(111)의 문턱 전압(Vth1)의 크기는 전원 전압(VDD) 크기의 약 90%이고, 제2 인버터(112)의 문턱 전압(Vth2)의 크기는 전원 전압(VDD) 크기의 약 10%일 수 있다.In one embodiment, the magnitude of the threshold voltage Vth1 of the first inverter 111 is about 90% of the magnitude of the power supply voltage VDD and the magnitude of the threshold voltage Vth2 of the second inverter 112 is the power supply voltage RTI ID = 0.0 > (VDD) < / RTI >

다시 도 2를 참조하면, 피드백부(120a)는 제(k+1) 딜레이부의 제2 출력 신호(O2)를 통과시켜(bypassing) 제k 딜레이부에 제2 입력 신호(I2)로서 제공할 수 있다.Referring back to FIG. 2, the feedback unit 120a may bypass the second output signal O2 of the (k + 1) -th delay unit and provide the second input signal I2 to the k-th delay unit have.

도 5는 도 2의 듀티 사이클 에러 누적 회로의 동작을 설명하기 위한 타이밍도이다.5 is a timing chart for explaining the operation of the duty cycle error accumulation circuit of FIG.

이하, 도 2 내지 5를 참조하여 도 2의 듀티 사이클 에러 누적 회로(100a)의 동작을 설명한다.Hereinafter, the operation of the duty cycle error accumulation circuit 100a of FIG. 2 will be described with reference to FIGS.

이하 설명에서 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7)에 포함되는 제1 PMOS 트랜지스터(P1), 제2 PMOS 트랜지스터(P2), 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2)에서의 전압 강하는 무시한다.The first PMOS transistor P1 included in the first through seventh delay units 110-1, 110-2, 110-3, 110-4, 110-5, 110-6, and 110-7, The voltage drop in the second PMOS transistor P2, the first NMOS transistor N1 and the second NMOS transistor N2 is ignored.

도 5를 참조하면, 한 주기 동안 클럭 신호(CLK)의 논리 로우 레벨 구간의 길이는 제3 시간(tA)이고 논리 하이 레벨 구간의 길이는 제4 시간(tB)이다.Referring to FIG. 5, the length of the logic low level section of the clock signal CLK for a period is the third time tA and the length of the logic high level section is the fourth time tB.

듀티 사이클 에러 누적 회로(100a)의 동작 초기에 클럭 신호(CLK)는 논리 하이 레벨로 유지된다. 따라서 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7)에 포함되는 모든 제1 PMOS 트랜지스터(P1)는 턴오프되고, 제7 딜레이부(110-7)의 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2)는 턴온된다. 따라서 제7 딜레이부(110-7)의 제1 노드(ND1)에 충전된 전하는 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2)를 통해 접지 전압(VSS)으로 방전되어 제1 노드(ND1)의 전압은 논리 로우 레벨이 된다. 따라서 제1 인버터(111)는 논리 하이 레벨의 제1 출력 신호(O1)를 출력하므로 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)의 일곱 번째 비트(AS[7])는 '1'이 된다. 한편, 제2 인버터(112) 역시 논리 하이 레벨의 제2 출력 신호(O2)를 출력하고, 이는 제6 딜레이부(110-6)의 제2 입력 신호(I2)로서 제공된다.At the beginning of the operation of the duty cycle error accumulation circuit 100a, the clock signal CLK is held at a logic high level. Accordingly, all the first PMOS transistors P1 included in the first through seventh delay units 110-1, 110-2, 110-3, 110-4, 110-5, 110-6, And the first NMOS transistor N1 and the second NMOS transistor N2 of the seventh delay unit 110-7 are turned on. The charge charged to the first node ND1 of the seventh delay unit 110-7 is discharged to the ground voltage VSS through the first NMOS transistor N1 and the second NMOS transistor N2, ND1 becomes a logic low level. Therefore, since the first inverter 111 outputs the first output signal O1 of logic high level, the seventh bit AS [7] of the accumulated signal AS output from the duty cycle error accumulation circuit 100a is' 1 '. On the other hand, the second inverter 112 also outputs a second output signal O2 of logic high level, which is provided as a second input signal I2 of the sixth delay unit 110-6.

따라서 제6 딜레이부(110-6)의 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2)는 턴온되고, 제6 딜레이부(110-6)의 제1 노드(ND1)에 충전된 전하는 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2)를 통해 접지 전압(VSS)으로 방전되어 제1 노드(ND1)의 전압은 논리 로우 레벨이 된다. 따라서 제1 인버터(111)는 논리 하이 레벨의 제1 출력 신호(O1)를 출력하므로 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)의 여섯 번째 비트(AS[6])는 '1'이 된다. 한편, 제2 인버터(112) 역시 논리 하이 레벨의 제2 출력 신호(O2)를 출력하고, 이는 제5 딜레이부(110-5)의 제2 입력 신호(I2)로서 제공된다.The first NMOS transistor N1 and the second NMOS transistor N2 of the sixth delay unit 110-6 are turned on and the charge charged to the first node ND1 of the sixth delay unit 110-6 The voltage of the first node ND1 is discharged to the ground voltage VSS through the first NMOS transistor N1 and the second NMOS transistor N2 and becomes a logic low level. Therefore, since the first inverter 111 outputs the first output signal O1 of logic high level, the sixth bit AS [6] of the accumulated signal AS output from the duty cycle error accumulation circuit 100a is' 1 '. On the other hand, the second inverter 112 also outputs a second output signal O2 of logic high level, which is provided as a second input signal I2 of the fifth delay unit 110-5.

상기와 같은 동작이 제7 딜레이부(110-7)로부터 제1 딜레이부(110-1)까지 순차적으로 반복된다. 따라서 클럭 신호(CLK)가 논리 하이 레벨로 유지되는 동작 초기에 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7)에 포함되는 제1 PMOS 트랜지스터(P1) 및 제2 PMOS 트랜지스터(P2)는 모두 턴오프되고 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2)는 모두 턴온되며, 제1 노드(ND1)의 전압은 논리 로우 레벨로 유지되며 누적 신호(AS)의 모든 비트는 '1'이 된다(즉, AS[1:7]='1111111').The above operation is sequentially repeated from the seventh delay unit 110-7 to the first delay unit 110-1. Accordingly, the first to seventh delay units 110-1, 110-2, 110-3, 110-4, 110-5, 110-6, and 110- The first PMOS transistor P1 and the second PMOS transistor P2 included in the first NMOS transistor N1 and the second PMOS transistor P2 are both turned off and the first NMOS transistor N1 and the second NMOS transistor N2 are both turned on, Is maintained at a logic low level, and all the bits of the accumulated signal AS become '1' (i.e., AS [1: 7] = '1111111').

클럭 신호(CLK)가 논리 로우 레벨로 천이되면, 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7)에 포함되는 모든 제1 NMOS 트랜지스터(N1)는 턴오프되어 제1 노드(ND1)는 접지 전압(VSS)으로부터 전기적으로 차단된다. 또한, 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7)에 포함되는 모든 제1 PMOS 트랜지스터(P1)는 턴온된다.When the clock signal CLK transits to the logic low level, the first to seventh delay units 110-1, 110-2, 110-3, 110-4, 110-5, 110-6, and 110-7 All of the included first NMOS transistors N1 are turned off so that the first node ND1 is electrically disconnected from the ground voltage VSS. In addition, all the first PMOS transistors P1 included in the first through seventh delay units 110-1, 110-2, 110-3, 110-4, 110-5, 110-6, Turn on.

제1 딜레이부(DU1)(110-1)의 제1 입력 신호(I1)는 클럭 신호(CLK)이므로, 제1 딜레이부(DU1)(110-1)의 제2 PMOS 트랜지스터(P2)는 턴온된다. 따라서 전원 전압(VDD)으로부터 제1 PMOS 트랜지스터(P1) 및 제2 PMOS 트랜지스터(P2)를 통해 제1 딜레이부(DU1)(110-1)의 제1 노드(ND1)에 전하가 충전되어 제1 노드(ND1)의 전압은 증가한다.Since the first input signal I1 of the first delay unit DU1 110-1 is the clock signal CLK, the second PMOS transistor P2 of the first delay unit DU1 110-1 is turned on do. Therefore, charges are charged from the power supply voltage VDD to the first node ND1 of the first delay unit DU1 (110-1) through the first PMOS transistor P1 and the second PMOS transistor P2, The voltage of the node ND1 increases.

이 때, 도 5에 도시된 바와 같이, 제1 노드(ND1)의 전압은 접지 전압(VSS)으로부터 전원 전압(VDD)까지 제1 기울기(a1)로 증가한다. 제1 PMOS 트랜지스터(P1) 및 제2 PMOS 트랜지스터(P2)의 외형비(aspect ratio, W/L)가 클수록 제1 기울기(a1)는 증가한다.At this time, as shown in FIG. 5, the voltage of the first node ND1 increases from the ground voltage VSS to the power supply voltage VDD to the first slope a1. The first slope a1 increases as the aspect ratio (W / L) of the first PMOS transistor P1 and the second PMOS transistor P2 increases.

상술한 바와 같이, 제1 인버터(111)의 문턱 전압(Vth1)은 제2 인버터(112)의 문턱 전압(Vth2)보다 높다. 따라서 제1 딜레이부(DU1)(110-1)의 제1 노드(ND1)의 전압은 상승 과정에서 제2 인버터(112)의 문턱 전압(Vth2)에 먼저 도달하게 되고, 이 때 제1 딜레이부(DU1)(110-1)의 제2 인버터(112)가 출력하는 제2 출력 신호(O2)는 전원 전압(VDD)에서 접지 전압(VSS)으로 하강한다. 제1 딜레이부(DU1)(110-1)의 제1 노드(ND1)의 전압이 더욱 상승하여 제1 인버터(111)의 문턱 전압(Vth1)에 도달하면 제1 딜레이부(DU1)(110-1)의 제1 인버터(111)가 출력하는 제1 출력 신호(O1)는 전원 전압(VDD)에서 접지 전압(VSS)으로 하강하고, 누적 신호(AS)의 첫 번째 비트(AS[1])는 '0'이 된다. As described above, the threshold voltage Vth1 of the first inverter 111 is higher than the threshold voltage Vth2 of the second inverter 112. [ Therefore, the voltage of the first node ND1 of the first delay unit DU1 110-1 first reaches the threshold voltage Vth2 of the second inverter 112 in the rising process. At this time, The second output signal O2 outputted from the second inverter 112 of the first inverter DU1 110-1 drops from the power supply voltage VDD to the ground voltage VSS. When the voltage of the first node ND1 of the first delay unit DU1 110-1 further rises and reaches the threshold voltage Vth1 of the first inverter 111, the first delay unit DU1 110- The first output signal O1 outputted from the first inverter 111 of the accumulation signal AS is lowered from the power supply voltage VDD to the ground voltage VSS and the first bit AS [ Becomes " 0 ".

한편, 제1 딜레이부(DU1)(110-1)의 제1 출력 신호(O1)는 제2 딜레이부(DU2)(110-2)의 제1 입력 신호(I1)로 인가되므로, 제1 딜레이부(DU1)(110-1)의 제1 출력 신호(O1)가 전원 전압(VDD)의 절반이 되는 시점에서 제2 딜레이부(DU2)(110-2)의 제2 PMOS 트랜지스터(P2)는 턴온된다. 따라서 전원 전압(VDD)으로부터 제1 PMOS 트랜지스터(P1) 및 제2 PMOS 트랜지스터(P2)를 통해 제2 딜레이부(DU2)(110-2)의 제1 노드(ND1)에 전하가 충전되어 제1 노드(ND1)의 전압은 접지 전압(VSS)으로부터 전원 전압(VDD)까지 제1 기울기(a1)로 증가한다. 제2 딜레이부(DU2)(110-2)의 제1 노드(ND1)의 전압이 상승 과정에서 제2 인버터(112)의 문턱 전압(Vth2)에 도달하는 시점에 제2 딜레이부(DU2)(110-2)의 제2 인버터(112)가 출력하는 제2 출력 신호(O2)는 전원 전압(VDD)에서 접지 전압(VSS)으로 하강한다. 제2 딜레이부(DU2)(110-2)의 제1 노드(ND1)의 전압이 더욱 상승하여 제1 인버터(111)의 문턱 전압(Vth1)에 도달하면 제2 딜레이부(DU2)(110-2)의 제1 인버터(111)가 출력하는 제1 출력 신호(O1)는 전원 전압(VDD)에서 접지 전압(VSS)으로 하강하고, 누적 신호(AS)의 두 번째 비트(AS[2])는 '0'이 된다.Since the first output signal O1 of the first delay unit DU1 110-1 is applied to the first input signal I1 of the second delay unit DU2 110-2, The second PMOS transistor P2 of the second delay unit DU2 110-2 at the time when the first output signal O1 of the DU1 110-1 becomes half of the power supply voltage VDD Turn on. Therefore, charges are charged from the power supply voltage VDD to the first node ND1 of the second delay unit DU2 (110-2) through the first PMOS transistor P1 and the second PMOS transistor P2, The voltage of the node ND1 increases from the ground voltage VSS to the power supply voltage VDD to the first slope a1. The second delay unit DU2 110-2 is turned on when the voltage of the first node ND1 of the second delay unit DU2 110-2 reaches the threshold voltage Vth2 of the second inverter 112 in the rising process The second output signal O2 output from the second inverter 112 of the second inverter 110-2 falls from the power supply voltage VDD to the ground voltage VSS. When the voltage at the first node ND1 of the second delay unit DU2 110-2 further rises to reach the threshold voltage Vth1 of the first inverter 111, the second delay unit DU2 110- The first output signal O1 outputted from the first inverter 111 of the accumulation signal AS is lowered from the power supply voltage VDD to the ground voltage VSS and the second bit AS [ Becomes " 0 ".

상술한 바와 같은 동작이 제1 딜레이부(DU1)(110-1)로부터 제5 딜레이부(DU5)(110-5)까지 반복되고, 누적 신호(AS)는 첫 번째 비트부터 다섯 번째 비트까지 순차적으로 '0'이 된다.The above operation is repeated from the first delay unit DU1 110-1 to the fifth delay unit DU5 110-5 and the accumulated signal AS is sequentially outputted from the first bit to the fifth bit 0 ".

도 5에 도시된 바와 같이, 제1 노드(ND1)의 전압이 접지 전압(VSS)으로부터 제1 인버터(111)의 문턱 전압(Vth1)까지 상승하는데 소요되는 시간은 제1 노드(ND1)의 상승 천이 시간(rise transition time)(tRI)이고, 제1 출력 신호(O1)가 전원 전압(VDD)으로부터 하강하기 시작하여 전원 전압(VDD)의 절반까지 도달하는데 소요되는 시간은 제1 인버터(111)의 전달 지연 시간(propagation delay)(tINV1)이다. 따라서 제1 입력 신호(I1)가 제1 출력 신호(O1)를 통해 다음 단계의 딜레이부에 전달되는데 소요되는 시간은 제1 노드(ND1)의 상승 천이 시간(tRI)과 제1 인버터(111)의 전달 지연 시간(tINV1)의 합이 된다. 즉, 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7) 각각은 제1 입력 신호(I1)를 제1 노드(ND1)의 상승 천이 시간(tRI)과 제1 인버터(111)의 전달 지연 시간(tINV1)의 합에 상응하는 시간동안 딜레이시켜 다음 단계의 딜레이부에 제공한다.5, the time required for the voltage of the first node ND1 to rise from the ground voltage VSS to the threshold voltage Vth1 of the first inverter 111 is the rise time of the first node ND1 The time required for the first output signal O1 to start to fall from the power source voltage VDD and reach the half of the power source voltage VDD is the rise transition time tRI, Is the propagation delay (tINV1) of the transmission line. The time required for the first input signal I1 to be transmitted to the delay unit of the next stage through the first output signal O1 is determined by the time tRI of the first node ND1, Of the transmission delay time tINV1. That is, each of the first to seventh delay units 110-1, 110-2, 110-3, 110-4, 110-5, 110-6, For a time corresponding to the sum of the rise transition time (tRI) of the node ND1 and the propagation delay time (tINV1) of the first inverter 111, and provides it to the delay unit of the next stage.

한편, 제5 딜레이부(DU5)(110-5)의 제1 출력 신호(O1)는 제6 딜레이부(DU6)(110-6)의 제1 입력 신호(I1)로 인가되므로, 제5 딜레이부(DU5)(110-5)의 제1 출력 신호(O1)가 전원 전압(VDD)의 절반이 되는 시점에서 제6 딜레이부(DU6)(110-6)의 제2 PMOS 트랜지스터(P2)는 턴온된다. 따라서 전원 전압(VDD)으로부터 제1 PMOS 트랜지스터(P1) 및 제2 PMOS 트랜지스터(P2)를 통해 제6 딜레이부(DU6)(110-6)의 제1 노드(ND1)에 전하가 충전되어 제1 노드(ND1)의 전압은 접지 전압(VSS)으로부터 제1 기울기(a1)로 증가한다. 제6 딜레이부(DU6)(110-6)의 제1 노드(ND1)의 전압이 상승 과정에서 제2 인버터(112)의 문턱 전압(Vth2)에 도달하는 시점에 제6 딜레이부(DU6)(110-6)의 제2 인버터(112)가 출력하는 제2 출력 신호(O2)는 전원 전압(VDD)에서 접지 전압(VSS)으로 하강한다. 도 5에 도시된 바와 같이, 제6 딜레이부(DU6)(110-6)의 제1 노드(ND1)의 전압은 더욱 상승하다가 제1 인버터(111)의 문턱 전압(Vth1)에 도달하기 이전에 클럭 신호(CLK)는 논리 하이 레벨로 천이된다. 따라서 제6 딜레이부(DU6)(110-6)의 제1 출력 신호(O1)는 전원 전압(VDD)을 유지한다.Since the first output signal O1 of the fifth delay unit DU5 110-5 is applied to the first input signal I1 of the sixth delay unit DU6 110-6, The second PMOS transistor P2 of the sixth delay unit DU6 110-6 at the time when the first output signal O1 of the DU5 110-5 becomes half of the power supply voltage VDD, Turn on. Therefore, charges are charged from the power supply voltage VDD to the first node ND1 of the sixth delay unit DU6 (110-6) through the first PMOS transistor P1 and the second PMOS transistor P2, The voltage of the node ND1 increases from the ground voltage VSS to the first slope a1. The sixth delay unit DU6 110-6 is turned on when the voltage of the first node ND1 of the sixth delay unit DU6 110-6 reaches the threshold voltage Vth2 of the second inverter 112 in the rising process The second output signal O2 output from the second inverter 112 of the inverter 110-6 drops from the power supply voltage VDD to the ground voltage VSS. 5, the voltage of the first node ND1 of the sixth delay unit DU6 (110-6) rises further before reaching the threshold voltage Vth1 of the first inverter 111 The clock signal CLK transits to a logic high level. Accordingly, the first output signal O1 of the sixth delay unit DU6 (110-6) maintains the power supply voltage VDD.

결과적으로, 클럭 신호(CLK)가 논리 하이 레벨로 천이되는 시점에서 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)는 AS[1:7]='0000011'이 된다.As a result, at the time when the clock signal CLK transits to the logic high level, the accumulated signal AS output from the duty cycle error accumulation circuit 100a becomes AS [1: 7] = '0000011'.

클럭 신호(CLK)가 논리 하이 레벨로 천이되면, 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7)에 포함되는 모든 제1 PMOS 트랜지스터(P1)는 턴오프되어 제1 노드(ND1)는 전원 전압(VDD)으로부터 전기적으로 차단된다. 또한, 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7)에 포함되는 모든 제1 NMOS 트랜지스터(N1)는 턴온된다.When the clock signal CLK transitions to the logic high level, the first to seventh delay units 110-1, 110-2, 110-3, 110-4, 110-5, 110-6, and 110-7 All the first PMOS transistors P1 included are turned off so that the first node ND1 is electrically disconnected from the power supply voltage VDD. Also, all the first NMOS transistors N1 included in the first through seventh delay units 110-1, 110-2, 110-3, 110-4, 110-5, 110-6, and 110-7 Turn on.

한편, 상술한 바와 같이, 클럭 신호(CLK)가 논리 로우 레벨인 구간 동안 제1 내지 제6 딜레이부(110-1, 110-2, 110-3, 110-4, 110-5, 110-6)의 제2 출력 신호(O2)는 접지 전압(VSS)으로 하강하였으나 제7 딜레이부(110-7)의 제2 출력 신호(O2)는 전원 전압(VDD)으로 유지된다. 피드백부(120a)는 제7 딜레이부(110-7)의 제2 출력 신호(O2)를 제6 딜레이부(DU6)(110-6)의 제2 입력 신호(I2)로 제공하므로, 제6 딜레이부(DU6)(110-6)의 제2 NMOS 트랜지스터(N2)는 턴온된다. 따라서 제6 딜레이부(DU6)(110-6)의 제1 노드(ND1)에 충전되어 있던 전하는 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2)를 통해 접지 전압(VSS)으로 방전되어 제6 딜레이부(DU6)(110-6)의 제1 노드(ND1)의 전압은 다시 접지 전압(VSS)으로 하강한다.Meanwhile, as described above, the first to sixth delay units 110-1, 110-2, 110-3, 110-4, 110-5, and 110-6 during the period in which the clock signal CLK is at the logic low level The second output signal O2 of the seventh delay unit 110-7 is lowered to the ground voltage VSS while the second output signal O2 of the seventh delay unit 110-7 is maintained at the power supply voltage VDD. The feedback unit 120a provides the second output signal O2 of the seventh delay unit 110-7 as the second input signal I2 of the sixth delay unit DU6 110-6, The second NMOS transistor N2 of the delay section DU6 (110-6) is turned on. Therefore, the charges charged in the first node ND1 of the sixth delay unit DU6 (110-6) are discharged to the ground voltage VSS through the first NMOS transistor N1 and the second NMOS transistor N2 The voltage at the first node ND1 of the sixth delay unit DU6 (110-6) drops again to the ground voltage VSS.

이 때, 도 5에 도시된 바와 같이, 제1 노드(ND1)의 전압은 접지 전압(VSS)까지 제2 기울기(a2)로 하강한다. 도 3 및 4를 참조하여 상술한 바와 같이, 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2)의 외형비(aspect ratio, W/L)는 제1 PMOS 트랜지스터(P1) 및 제2 PMOS 트랜지스터(P2)의 외형비(aspect ratio, W/L)보다 작다. 따라서 클럭 신호(CLK)가 논리 하이 레벨인 구간 동안 제1 노드(ND1)의 전압이 하강하는 제2 기울기(a2)는 클럭 신호(CLK)가 논리 로우 레벨인 구간 동안 제1 노드(ND1)의 전압이 상승하는 제1 기울기(a1)보다 작다.At this time, as shown in FIG. 5, the voltage of the first node ND1 falls to the second voltage drop a2 to the ground voltage VSS. As described above with reference to FIGS. 3 and 4, the aspect ratios (W / L) of the first NMOS transistor N1 and the second NMOS transistor N2 are the same as those of the first PMOS transistor P1 and the second PMOS transistor N2, Is smaller than the aspect ratio (W / L) of the transistor P2. Therefore, the second slope a2 at which the voltage of the first node ND1 falls during the period in which the clock signal CLK is at the logic high level is the second slope a2 of the first node ND1 during the period in which the clock signal CLK is at the logic low level. Is smaller than the first slope a1 at which the voltage rises.

제6 딜레이부(DU6)(110-6)의 제1 노드(ND1)의 전압은 하강 과정에서 제2 인버터(112)의 문턱 전압(Vth2)에 도달하게 되고, 이 때 제6 딜레이부(DU6)(110-6)의 제2 인버터(112)가 출력하는 제2 출력 신호(O2)는 접지 전압(VSS)에서 전원 전압(VDD)으로 상승한다.The voltage of the first node ND1 of the sixth delay unit DU6 110-6 reaches the threshold voltage Vth2 of the second inverter 112 in the falling process and at this time the voltage of the sixth delay unit DU6 The second output signal O2 outputted from the second inverter 112 of the inverter 110-6 rises from the ground voltage VSS to the power supply voltage VDD.

한편, 피드백부(120a)는 제6 딜레이부(110-6)의 제2 출력 신호(O2)를 제5 딜레이부(DU5)(110-5)의 제2 입력 신호(I2)로 제공하므로, 제6 딜레이부(110-6)의 제2 출력 신호(O2)가 전원 전압(VDD)의 절반이 되는 시점에서 제5 딜레이부(DU5)(110-5)의 제2 NMOS 트랜지스터(N2)는 턴온된다. 따라서 제5 딜레이부(DU5)(110-5)의 제1 노드(ND1)에 충전되어 있던 전하는 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2)를 통해 접지 전압(VSS)으로 방전되어 제5 딜레이부(DU5)(110-5)의 제1 노드(ND1)의 전압은 전원 전압(VDD)에서 접지 전압(VSS)으로 제2 기울기(a2)로 하강한다. 제5 딜레이부(DU5)(110-5)의 제1 노드(ND1)의 전압이 하강 과정에서 제1 인버터(111)의 문턱 전압(Vth1)에 도달하는 시점에 제5 딜레이부(DU5)(110-5)의 제1 인버터(111)가 출력하는 제1 출력 신호(O1)는 접지 전압(VSS)에서 전원 전압(VDD)으로 상승하고, 누적 신호(AS)의 다섯 번째 비트(AS[5])는 '1'이 된다. 제5 딜레이부(DU5)(110-5)의 제1 노드(ND1)의 전압이 더욱 하강하여 제2 인버터(112)의 문턱 전압(Vth2)에 도달하면 제5 딜레이부(DU5)(110-5)의 제2 인버터(112)가 출력하는 제2 출력 신호(O2)는 접지 전압(VSS)에서 전원 전압(VDD)으로 상승한다.The feedback unit 120a provides the second output signal O2 of the sixth delay unit 110-6 as the second input signal I2 of the fifth delay unit DU5 110-5, The second NMOS transistor N2 of the fifth delay unit DU5 110-5 at the time when the second output signal O2 of the sixth delay unit 110-6 becomes half of the power supply voltage VDD Turn on. Therefore, the charge charged in the first node ND1 of the fifth delay unit DU5 110-5 is discharged to the ground voltage VSS through the first NMOS transistor N1 and the second NMOS transistor N2 The voltage of the first node ND1 of the fifth delay unit DU5 110-5 falls from the power supply voltage VDD to the ground voltage VSS to the second slope a2. The fifth delay unit DU5 110-5 is turned on when the voltage of the first node ND1 of the fifth delay unit DU5 110-5 reaches the threshold voltage Vth1 of the first inverter 111 in the falling process The first output signal O1 outputted from the first inverter 111 of the accumulator 110-5 rises from the ground voltage VSS to the power supply voltage VDD and the fifth bit AS [ ]) Is '1'. When the voltage at the first node ND1 of the fifth delay unit DU5 110-5 further falls to reach the threshold voltage Vth2 of the second inverter 112, the fifth delay unit DU5 110- The second output signal O2 output from the second inverter 112 of the inverter 5 rises from the ground voltage VSS to the power supply voltage VDD.

상술한 바와 같은 동작이 제5 딜레이부(DU5)(110-5)로부터 제3 딜레이부(DU3)(110-3)까지 반복되고, 누적 신호(AS)는 다섯 번째 비트부터 세 번째 비트까지 순차적으로 '1'이 된다.The above operation is repeated from the fifth delay unit DU5 110-5 to the third delay unit DU3 110-3 and the accumulated signal AS is sequentially output from the fifth bit to the third bit 1 ".

도 5에 도시된 바와 같이, 제1 노드(ND1)의 전압이 전원 전압(VDD)으로부터 제2 인버터(112)의 문턱 전압(Vth2)까지 하강하는데 소요되는 시간은 제1 노드(ND1)의 하강 천이 시간(fall transition time)(tFI)이고, 제2 출력 신호(O2)가 접지 전압(VSS)으로부터 상승하기 시작하여 전원 전압(VDD)의 절반까지 도달하는데 소요되는 시간은 제2 인버터(112)의 전달 지연 시간(propagation delay)(tINV2)이다. 따라서 제2 입력 신호(I2)가 제2 출력 신호(O2)를 통해 이전 단계의 딜레이부에 전달되는데 소요되는 시간은 제1 노드(ND1)의 하강 천이 시간(tFI)과 제2 인버터(112)의 전달 지연 시간(tINV2)의 합이 된다. 즉, 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7) 각각은 제2 입력 신호(I2)를 제1 노드(ND1)의 하강 천이 시간(tFI)과 제2 인버터(112)의 전달 지연 시간(tINV2)의 합에 상응하는 시간동안 딜레이시켜 이전 단계의 딜레이부에 제공한다.5, the time required for the voltage of the first node ND1 to drop from the power supply voltage VDD to the threshold voltage Vth2 of the second inverter 112 is the time required for the falling of the first node ND1 The time required for the second output signal O2 to rise from the ground voltage VSS to reach half of the power supply voltage VDD is the fall transition time tFI, The propagation delay (tINV2). Therefore, the time required for the second input signal I2 to be transmitted to the delay unit of the previous stage through the second output signal O2 is determined by the falling transition time tFI of the first node ND1, Of the transmission delay time tINV2. That is, each of the first to seventh delay units 110-1, 110-2, 110-3, 110-4, 110-5, 110-6, and 110-7 may output the second input signal I2 to the first The delay time tFI of the node ND1 and the propagation delay time tINV2 of the second inverter 112 for a time corresponding to the sum of the fall transition time tFI and the transfer delay time tINV2 of the second inverter 112,

한편, 제3 딜레이부(DU3)(110-3)의 제2 출력 신호(O2)는 제2 딜레이부(DU2)(110-2)의 제2 입력 신호(I2)로 인가되므로, 제3 딜레이부(DU3)(110-3)의 제2 출력 신호(O2)가 전원 전압(VDD)의 절반이 되는 시점에서 제2 딜레이부(DU2)(110-2)의 제2 NMOS 트랜지스터(N2)는 턴온된다. 따라서 제2 딜레이부(DU2)(110-2)의 제1 노드(ND1)에 충전되어 있던 전하는 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2)를 통해 접지 전압(VSS)으로 방전되어 제2 딜레이부(DU2)(110-2)의 제1 노드(ND1)의 전압은 전원 전압(VDD)으로부터 제2 기울기(a2)로 하강한다. 제2 딜레이부(DU2)(110-2)의 제1 노드(ND1)의 전압이 하강 과정에서 제1 인버터(111)의 문턱 전압(Vth1)에 도달하는 시점에 제2 딜레이부(DU2)(110-2)의 제1 인버터(111)가 출력하는 제1 출력 신호(O1)는 접지 전압(VSS)에서 전원 전압(VDD)으로 상승한다. 도 5에 도시된 바와 같이, 제2 딜레이부(DU2)(110-2)의 제1 노드(ND1)의 전압은 더욱 하강하다가 제2 인버터(112)의 문턱 전압(Vth2)에 도달하기 이전에 클럭 신호(CLK)는 논리 로우 레벨로 천이된다. 따라서 제2 딜레이부(DU2)(110-2)의 제2 출력 신호(O2)는 접지 전압(VSS)을 유지한다.Since the second output signal O2 of the third delay unit DU3 110-3 is applied to the second input signal I2 of the second delay unit DU2 110-2, The second NMOS transistor N2 of the second delay unit DU2 110-2 at the time when the second output signal O2 of the DU3 110-3 becomes half of the power supply voltage VDD Turn on. The charges charged in the first node ND1 of the second delay unit DU2 110-2 are discharged to the ground voltage VSS through the first NMOS transistor N1 and the second NMOS transistor N2 The voltage of the first node ND1 of the second delay unit DU2 110-2 falls from the power supply voltage VDD to the second slope a2. The second delay unit DU2 110-2 is turned on when the voltage of the first node ND1 of the second delay unit DU2 110-2 reaches the threshold voltage Vth1 of the first inverter 111 in the falling process The first output signal O1 outputted from the first inverter 111 of the second inverter 110-2 rises from the ground voltage VSS to the power supply voltage VDD. 5, the voltage of the first node ND1 of the second delay unit DU2 110-2 falls further before reaching the threshold voltage Vth2 of the second inverter 112 The clock signal CLK transits to a logic low level. Accordingly, the second output signal O2 of the second delay unit DU2 110-2 maintains the ground voltage VSS.

결과적으로, 클럭 신호(CLK)가 논리 로우 레벨로 천이되는 시점에서 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)는 AS[1:7]='0111111'이 된다.As a result, at the time when the clock signal CLK transits to the logic low level, the accumulated signal AS output from the duty cycle error accumulation circuit 100a becomes AS [1: 7] = '0111111'.

상술한 바와 같이, 제1 PMOS 트랜지스터(P1) 및 제2 PMOS 트랜지스터(P2)의 외형비(aspect ratio, W/L)는 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2)의 외형비(aspect ratio, W/L)보다 크므로, 제1 PMOS 트랜지스터(P1) 및 제2 PMOS 트랜지스터(P2)가 턴온되는 경우 전원 전압(VDD)으로부터 제1 노드(ND1)로 흐르는 전류의 크기는 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2)가 턴온되는 경우 제1 노드(ND1)로부터 접지 전압(VSS)으로 흐르는 전류의 크기보다 크다. 이로 인해, 제1 노드(ND1)의 상승 천이 시간(tRI)은 제1 노드(ND1)의 하강 천이 시간(tFI)보다 짧게 되어 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7) 중에서 클럭 신호(CLK)가 논리 로우 레벨인 구간 동안 누적 신호(AS)의 천이가 일어나는 딜레이부들의 수는 클럭 신호(CLK)가 논리 하이 레벨인 구간 동안 누적 신호(AS)의 천이가 일어나는 딜레이부들의 수보다 크게 된다.As described above, the aspect ratios (W / L) of the first PMOS transistor P1 and the second PMOS transistor P2 are set such that the ratio of the external ratio of the first NMOS transistor N1 and the second NMOS transistor N2 the magnitude of the current flowing from the power supply voltage VDD to the first node ND1 when the first PMOS transistor P1 and the second PMOS transistor P2 are turned on is larger than the aspect ratio W / 1 is larger than the magnitude of the current flowing from the first node ND1 to the ground voltage VSS when the first NMOS transistor N1 and the second NMOS transistor N2 are turned on. The rise transition time tRI of the first node ND1 is shorter than the fall transition time tFI of the first node ND1 so that the first to seventh delay units 110-1, 110-2, 110 The number of delay units in which the transition of the accumulated signal AS occurs during a period in which the clock signal CLK is at a logical low level among the three clock signals CLK, CLK, CLK, CLK, CLK, CLK, Is greater than the number of delay units in which the transition of the accumulated signal AS occurs during the period in which the clock signal CLK is at the logical high level.

따라서 도 2에 도시된 듀티 사이클 에러 누적 회로(100a)의 경우 초기 상태에서 모든 비트가 '1'인 누적 신호(AS)(즉, AS[1:7]='1111111')를 출력하나, 클럭 신호(CLK)의 한 주기가 지난 뒤에 출력하는 누적 신호(AS)의 첫 번째 비트(AS[1])는 '0'이 되고 나머지 비트들은 '1'이 된다(즉, AS[1:7]='0111111'). 클럭 신호(CLK)의 논리 로우 레벨 구간의 길이인 제3 시간(tA)이 논리 하이 레벨 구간의 길이인 제4 시간(tB)보다 길수록 클럭 신호(CLK)의 한 주기가 지난 뒤에 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)에서 연속적으로 '0'의 값을 갖는 비트의 수는 증가한다. 또한, 듀티 사이클 에러 누적 회로(100a)가 클럭 신호(CLK)의 복수의 주기 동안 누적적으로 동작하는 경우 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)에서 연속적으로 '0'의 값을 갖는 비트의 수는 더욱 증가하게 된다.Therefore, in the case of the duty cycle error accumulation circuit 100a shown in FIG. 2, the accumulation signal AS in which all bits are '1' (i.e., AS [1: 7] = '1111111' The first bit AS [1] of the accumulated signal AS output after one cycle of the signal CLK becomes '0' and the remaining bits become '1' (that is, AS [1: 7] = '0111111'). The duty cycle error accumulation occurs after one cycle of the clock signal CLK after the third time tA, which is the length of the logic low level section of the clock signal CLK, is longer than the fourth time tB, The number of bits continuously having a value of '0' increases in the cumulative signal AS output from the circuit 100a. When the duty cycle error accumulation circuit 100a cumulatively operates for a plurality of periods of the clock signal CLK, the duty cycle error accumulation circuit 100a continuously outputs '0' in the cumulative signal AS output from the duty cycle error accumulation circuit 100a The number of bits having a value is further increased.

이하, 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)에서 연속적으로 '0'의 값을 갖는 비트의 수와 클럭 신호(CLK)의 논리 로우 레벨 구간의 길이인 제3 시간(tA) 및 논리 하이 레벨 구간의 길이인 제4 시간(tB) 사이의 관계에 대해 설명한다.Hereinafter, the number of consecutive bits having a value of '0' in the cumulative signal AS output from the duty cycle error accumulation circuit 100a and the third time tA (tA), which is the length of the logic low level interval of the clock signal CLK And the fourth time tB, which is the length of the logic high level section.

도 5를 참조하면, 제1 입력 신호(I1)가 제1 출력 신호(O1)를 통해 다음 단계의 딜레이부에 전달되는데 소요되는 시간은 제1 노드(ND1)의 상승 천이 시간(tRI)과 제1 인버터(111)의 전달 지연 시간(tINV1)의 합이므로, 아래의 [수학식 1]을 통해 클럭 신호(CLK)가 논리 로우 레벨인 구간 동안 누적 신호(AS)가 '1'에서 '0'으로 천이되는 딜레이부의 개수를 얻을 수 있다.Referring to FIG. 5, the time required for the first input signal I1 to be transmitted to the delay unit of the next stage through the first output signal O1 is determined by the rise transition time tRI of the first node ND1, 1 'to' 0 'during a period in which the clock signal CLK is at a logical low level through the following equation (1) because the sum of the propagation delay time tINV1 of the inverter 111 is 1: Can be obtained.

[수학식 1][Equation 1]

Nlow = tA / (tRI + tINV1)Nlow = tA / (tRI + tINV1)

그러나 Nlow는 일반적으로 정수가 되지 않는다. 실질적으로 클럭 신호(CLK)가 논리 로우 레벨인 구간 동안 누적 신호(AS)가 '1'에서 '0'으로 천이되는 딜레이부의 개수는 제1 인버터(111)의 문턱 전압(Vth1)의 크기에 따라 Nlow보다 크거나 같은 최소의 정수 또는 Nlow보다 작거나 같은 최대의 정수가 된다.However, Nlow is generally not an integer. The number of delay portions in which the accumulated signal AS transitions from '1' to '0' during a period in which the clock signal CLK is at the logic low level is determined according to the magnitude of the threshold voltage Vth1 of the first inverter 111 It is the smallest integer greater than or equal to Nlow or the largest integer less than or equal to Nlow.

예를 들어, 도 5에 도시된 타이밍도의 경우, Nlow는 약 5.7이고, 클럭 신호(CLK)가 논리 로우 레벨로 천이되는 시점에서 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)는 AS[1:7]='1111111'이었고, 클럭 신호(CLK)가 논리 로우 레벨에서 논리 하이 레벨로 천이되는 시점에서 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)는 AS[1:7]='0000011'이므로, 클럭 신호(CLK)가 논리 로우 레벨인 구간 동안 누적 신호(AS)가 '1'에서 '0'으로 천이되는 딜레이부의 개수는 5가 된다.For example, in the case of the timing diagram shown in FIG. 5, Nlow is about 5.7, and the accumulated signal AS output from the duty cycle error accumulation circuit 100a at the time when the clock signal CLK transits to the logic low level, The accumulated signal AS output from the duty cycle error accumulation circuit 100a at the time when the clock signal CLK transits from the logic low level to the logic high level is AS [1: 7] = '1111111' The number of delay units in which the accumulated signal AS transits from '1' to '0' during a period in which the clock signal CLK is at the logic low level is 5 because the 1: 7] = '0000011'.

한편, 도 5를 참조하면, 제2 입력 신호(I2)가 제2 출력 신호(O2)를 통해 이전 단계의 딜레이부에 전달되는데 소요되는 시간은 제1 노드(ND1)의 하강 천이 시간(tFI)과 제2 인버터(112)의 전달 지연 시간(tINV2)의 합이므로, 아래의 [수학식 2]를 통해 클럭 신호(CLK)가 논리 하이 레벨인 구간 동안 누적 신호(AS)가 '0'에서 '1'로 천이되는 딜레이부의 개수를 얻을 수 있다.5, the time required for the second input signal I2 to be transmitted to the delay unit of the previous stage through the second output signal O2 is determined by the falling transition time tFI of the first node ND1, And the propagation delay time tINV2 of the second inverter 112, the accumulated signal AS changes from '0' to '0' during the interval in which the clock signal CLK is at the logic high level through the following equation (2) The number of delay parts shifted to " 1 " can be obtained.

[수학식 2]&Quot; (2) "

Nhigh = tB / (tFI + tINV2)Nhigh = tB / (tFI + tINV2)

그러나 Nhigh는 일반적으로 정수가 되지 않는다. 실질적으로 클럭 신호(CLK)가 논리 하이 레벨인 구간 동안 누적 신호(AS)가 '0'에서 '1'로 천이되는 딜레이부의 개수는 제1 인버터(111)의 문턱 전압(Vth1)의 크기에 따라 Nhigh보다 크거나 같은 최소의 정수 또는 Nhigh보다 작거나 같은 최대의 정수가 된다.However, Nhigh is generally not an integer. The number of delay portions in which the accumulated signal AS transits from '0' to '1' during a period in which the clock signal CLK is at the logic high level is determined according to the magnitude of the threshold voltage Vth1 of the first inverter 111 It is the smallest integer greater than or equal to Nhigh or the largest integer less than or equal to Nhigh.

예를 들어, 도 5에 도시된 타이밍도의 경우, Nhigh는 약 4.4이고, 클럭 신호(CLK)가 논리 하이 레벨로 천이되는 시점에서 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)는 AS[1:7]='0000011'이었고, 클럭 신호(CLK)가 논리 하이 레벨에서 논리 로우 레벨로 천이되는 시점에서 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)는 AS[1:7]='0111111'이므로, 클럭 신호(CLK)가 논리 하이 레벨인 구간 동안 누적 신호(AS)가 '0'에서 '1'로 천이되는 딜레이부의 개수는 4가 된다.5, Nhigh is about 4.4, and the cumulative signal AS output from the duty cycle error accumulation circuit 100a at the time when the clock signal CLK transits to the logic high level, The accumulated signal AS output from the duty cycle error accumulation circuit 100a at the time when the clock signal CLK transits from the logic high level to the logic low level was AS [1: 7] = '0000011' The number of delay units in which the accumulated signal AS transits from '0' to '1' during a period in which the clock signal CLK is at the logic high level is 4 since the 1: 7] = '0111111'.

따라서 클럭 신호(CLK)의 한 주기 이후에 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)에 포함되는 연속적인'0'의 비트수는 아래의 [수학식 3]을 통해 얻을 수 있다.Therefore, the number of consecutive '0' bits included in the accumulated signal AS output from the duty cycle error accumulation circuit 100a after one period of the clock signal CLK can be obtained by the following expression (3) have.

[수학식 3]&Quot; (3) "

Ndiff = Nlow - Nhigh Ndiff = Nlow - Nhigh

= (tA / (tRI + tINV1)) - (tB / (tFI + tINV2))= (tA / (tRI + tINV1)) - (tB / (tFI + tINV2))

제1 노드(ND1)의 상승 천이 시간(tRI), 제1 인버터(111)의 전달 지연 시간(tINV1), 제1 노드(ND1)의 하강 천이 시간(tFI) 및 제2 인버터(112)의 전달 지연 시간(tINV2)은 듀티 사이클 에러 누적 회로(100a)에 포함되는 트랜지스터들 및 인버터들의 특성에 따라 결정되는 고유의 값이므로, 듀티 사이클 에러 누적 회로(100a)는 누적 신호(AS)에 포함되는 연속적인 '0'의 비트수를 통해 클럭 신호(CLK)의 듀티 사이클 에러를 탐지할 수 있다.(TRI) of the first node ND1, the propagation delay time tINV1 of the first inverter 111, the fall transition time tFI of the first node ND1, and the transfer of the second inverter 112 Since the delay time tINV2 is an inherent value determined according to the characteristics of the transistors and inverters included in the duty cycle error accumulation circuit 100a, the duty cycle error accumulation circuit 100a generates the duty cycle error It is possible to detect the duty cycle error of the clock signal CLK through the bit number of '0'.

상술한 바와 같이, Nlow 및 Nhigh는 일반적으로 정수가 되지 않으므로, 실질적으로 클럭 신호(CLK)의 한 주기 이후에 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)에 포함되는 연속적인 '0'의 비트수와 Ndiff 사이에는 최대 1의 오차가 발생할 수 있다.As described above, since Nlow and Nhigh are not generally integers, substantially one after the one cycle of the clock signal CLK, the consecutive < RTI ID = 0.0 > A maximum of 1 error may occur between the number of bits of '0' and Ndiff.

예를 들어, 도 5에 도시된 타이밍도의 경우, Nlow는 약 5.7이고 Nhigh는 약 4.4이므로 Ndiff는 1.3이고, 클럭 신호(CLK)의 한 주기 이후에 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)는 AS[1:7]='0111111'이므로, 누적 신호(AS)에 포함되는 연속적인'0'의 비트수는 1이 된다. 따라서 클럭 신호(CLK)의 한 주기 이후에 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)에 포함되는 연속적인 '0'의 비트수와 Ndiff 사이에는 0.3의 오차가 발생한다.5, Nlow is approximately 5.7 and Nhigh is approximately 4.4, so Ndiff is 1.3, and the duty cycle error accumulation circuit 100a outputs one cycle of the clock signal CLK Since the accumulated signal AS is AS [1: 7] = '0111111', the number of consecutive '0' bits contained in the accumulated signal AS is 1. [ Therefore, an error of 0.3 occurs between Ndiff and the number of consecutive '0' bits included in the accumulated signal AS outputted by the duty cycle error accumulation circuit 100a after one period of the clock signal CLK.

듀티 사이클 에러 누적 회로(100a)는 클럭 신호(CLK)의 복수의 주기 동안 누적하여 동작함으로써 클럭 신호(CLK)의 듀티 사이클 에러를 보다 정밀하게 탐지할 수 있다.The duty cycle error accumulation circuit 100a can more accurately detect the duty cycle error of the clock signal CLK by operating cumulatively for a plurality of periods of the clock signal CLK.

즉, 클럭 신호(CLK)의 m(m은 2 이상의 정수) 주기 이후에 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)에 포함되는 연속적인 '0'의 비트수는 아래의 [수학식 4]를 통해 얻을 수 있다.That is, the number of consecutive '0' bits included in the accumulated signal AS output from the duty cycle error accumulation circuit 100a after the m (m is an integer equal to or greater than 2) cycle of the clock signal CLK is expressed by the following equation [ (4). ≪ / RTI >

[수학식 4]&Quot; (4) "

Ndiff = (Nlow - Nhigh) * m Ndiff = (Nlow - Nhigh) * m

= ((tA / (tRI + tINV1)) - (tB / (tFI + tINV2))) * m= ((tA / (tRI + tINV1)) - (tB / (tFI + tINV2))) m

아래의 표를 참조하면, 클럭 신호(CLK)의 한 주기 이후에 Ndiff가 1.1 이상 1.9 이하의 값을 갖는 모든 경우에 있어서 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)에 포함되는 연속적인 '0'의 비트수는 1이다. 그러나 듀티 사이클 에러 누적 회로(100a)가 클럭 신호(CLK)의 두 주기 동안 누적하여 동작하는 경우 Ndiff는 2.2에서 3.8 사이의 값을 갖게 되고 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)에 포함되는 연속적인 '0'의 비트수는 2 또는 3이 된다. 마찬가지로, 듀티 사이클 에러 누적 회로(100a)가 클럭 신호(CLK)의 세 주기 동안 누적하여 동작하는 경우 Ndiff는 3.3에서 5.7 사이의 값을 갖게 되고 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)에 포함되는 연속적인 '0'의 비트수는 3, 4 또는 5가 되고, 듀티 사이클 에러 누적 회로(100a)가 클럭 신호(CLK)의 네 주기 동안 누적하여 동작하는 경우 Ndiff는 4.4에서 7.6 사이의 값을 갖게 되고 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)에 포함되는 연속적인 '0'의 비트수는 4, 5, 6 또는 7이 된다.Referring to the following table, in all cases where Ndiff is equal to or greater than 1.1 and equal to or less than 1.9 after one cycle of the clock signal (CLK), the accumulated signal AS output from the duty cycle error accumulation circuit 100a The number of consecutive '0' bits is one. However, when the duty cycle error accumulation circuit 100a operates cumulatively during two periods of the clock signal CLK, Ndiff becomes a value between 2.2 and 3.8, and the accumulated signal AS output from the duty cycle error accumulation circuit 100a The number of consecutive '0' bits is 2 or 3. Likewise, when the duty cycle error accumulation circuit 100a operates cumulatively for three cycles of the clock signal CLK, Ndiff becomes a value between 3.3 and 5.7 and the cumulative signal output from the duty cycle error accumulation circuit 100a AS is 3, 4, or 5, and when the duty cycle error accumulation circuit 100a operates cumulatively during four cycles of the clock signal CLK, Ndiff is changed from 4.4 to 7.6 , And the number of consecutive '0' bits included in the accumulated signal AS output from the duty cycle error accumulation circuit 100a is 4, 5, 6, or 7, respectively.

Figure 112012052247232-pat00001
Figure 112012052247232-pat00001

즉, 듀티 사이클 에러 누적 회로(100a)가 클럭 신호(CLK)의 m 주기 동안 누적하여 동작하는 경우, 클럭 신호(CLK)의 한 주기 이후에 듀티 사이클 에러 누적 회로(100a)가 출력하는 누적 신호(AS)에 포함되는 연속적인 '0'의 비트수와 Ndiff 사이의 오차는 m등분되는 효과가 발생한다.That is, when the duty cycle error accumulation circuit 100a operates cumulatively for m cycles of the clock signal CLK, the cumulative signal (cumulative value) output from the duty cycle error accumulation circuit 100a after one period of the clock signal CLK The error between the number of consecutive '0' bits included in the AS and the Ndiff is divided by m.

따라서 듀티 사이클 에러 누적 회로(100a)가 누적하여 동작하는 클럭 신호(CLK)의 주기의 수가 증가할수록 듀티 사이클 에러 누적 회로(100a)는 클럭 신호(CLK)의 듀티 사이클 에러를 더욱 정밀하게 탐지할 수 있다.Therefore, as the number of cycles of the clock signal CLK cumulatively operated by the duty cycle error accumulation circuit 100a increases, the duty cycle error accumulation circuit 100a can more accurately detect the duty cycle error of the clock signal CLK have.

도 6은 도 1의 듀티 사이클 에러 누적 회로의 다른 예를 나타내는 회로도이다.6 is a circuit diagram showing another example of the duty cycle error accumulation circuit of FIG.

도 6을 참조하면, 듀티 사이클 에러 누적 회로(100b)는 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7) 및 피드백부(120b)를 포함할 수 있다.Referring to FIG. 6, the duty cycle error accumulation circuit 100b includes first to seventh delay units 110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7 And a feedback unit 120b.

도 6에서 n은 7인 경우를 예시적으로 도시하고 있으나, 실시예에 따라서 n은 7보다 작을 수도 있고 7보다 클 수도 있다.In FIG. 6, n is illustratively 7, but n may be less than 7 or greater than 7, depending on the embodiment.

도 6의 듀티 사이클 에러 누적 회로(100b)에 포함되는 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7)은 도 2의 듀티 사이클 에러 누적 회로(100a)에 포함되는 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7)과 동일하므로 여기서는 상세한 설명은 생략한다.The first to seventh delay units 110-1, 110-2, 110-3, 110-4, 110-5, 110-6, and 110-7 included in the duty cycle error accumulation circuit 100b of FIG. The first through seventh delay units 110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7 included in the duty cycle error accumulation circuit 100a of FIG. ), The detailed description is omitted here.

피드백부(120b)는 제1 내지 제6 AND 게이트들(121-1, 121-2, 121-3, 121-4, 121-5, 121-6)을 포함할 수 있다. 제k AND 게이트는 제(k+1) 딜레이부의 제2 출력 신호(O2) 및 클럭 신호(CLK)에 대해 AND 연산을 수행한 결과를 제k 딜레이부에 제2 입력 신호(I2)로서 제공할 수 있다.The feedback unit 120b may include first through sixth AND gates 121-1, 121-2, 121-3, 121-4, 121-5, and 121-6. The kth AND gate provides a result of performing an AND operation on the second output signal O2 and the clock signal CLK of the (k + 1) -th delay unit as a second input signal I2 to the kth delay unit .

따라서 클럭 신호(CLK)가 논리 로우 레벨인 구간 동안 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7)에 포함되는 제2 NMOS 트랜지스터(N2)는 항상 턴오프되므로, 도 6의 듀티 사이클 에러 누적 회로(100b)는 클럭 신호(CLK)가 논리 로우 레벨인 구간 동안 제1 노드(ND1)로부터 접지 전압(VSS)으로 전하가 누설되는 것을 더욱 효과적으로 차단할 수 있다.Therefore, during the interval in which the clock signal CLK is at the logic low level, the first to seventh delay units 110-1, 110-2, 110-3, 110-4, 110-5, 110-6, and 110-7 The duty cycle error accumulation circuit 100b of FIG. 6 receives the ground voltage VSS from the first node ND1 during a period in which the clock signal CLK is at a logic low level, since the included second NMOS transistor N2 is always turned off. It is possible to more effectively block the leakage of the electric charge.

도 6의 듀티 사이클 에러 누적 회로(100b)의 동작은 도 2의 듀티 사이클 에러 누적 회로(100a)의 동작과 동일하다. 도 2의 듀티 사이클 에러 누적 회로(100a)의 동작에 대해서는 도 2 내지 5를 참조하여 상세히 설명하였으므로, 여기서는 도 6의 듀티 사이클 에러 누적 회로(100b)의 동작에 대한 상세한 설명은 생략한다.The operation of the duty cycle error accumulation circuit 100b of Fig. 6 is the same as that of the duty cycle error accumulation circuit 100a of Fig. Since the operation of the duty cycle error accumulation circuit 100a of FIG. 2 has been described in detail with reference to FIGS. 2 to 5, detailed description of the operation of the duty cycle error accumulation circuit 100b of FIG. 6 is omitted here.

도 7은 도 1의 듀티 사이클 에러 누적 회로의 또 다른 예를 나타내는 회로도이다.7 is a circuit diagram showing another example of the duty cycle error accumulation circuit of FIG.

도 7을 참조하면, 듀티 사이클 에러 누적 회로(100c)는 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7), 피드백부(120b) 및 리셋 제어부(130)를 포함할 수 있다.7, the duty cycle error accumulation circuit 100c includes first to seventh delay units 110-1, 110-2, 110-3, 110-4, 110-5, 110-6, and 110-7 , A feedback unit 120b, and a reset control unit 130. [

도 7에서 n은 7인 경우를 예시적으로 도시하고 있으나, 실시예에 따라서 n은 7보다 작을 수도 있고 7보다 클 수도 있다.In FIG. 7, n is illustratively 7, but n may be less than 7 or greater than 7, depending on the embodiment.

도 7의 듀티 사이클 에러 누적 회로(100c)에 포함되는 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7) 및 피드백부(120b)는 도 6의 듀티 사이클 에러 누적 회로(100b)에 포함되는 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7) 및 피드백부(120b)와 동일하므로 여기서는 상세한 설명은 생략한다.The first to seventh delay units 110-1, 110-2, 110-3, 110-4, 110-5, 110-6, and 110-7 included in the duty cycle error accumulation circuit 100c of FIG. And the feedback unit 120b are connected to the first to seventh delay units 110-1, 110-2, 110-3, 110-4, 110-5, and 110-4 included in the duty cycle error accumulation circuit 100b of FIG. -6, and 110-7 and the feedback unit 120b, detailed description thereof will be omitted here.

리셋 제어부(130)는 리셋 신호(RST) 및 입력 클럭 신호(I_CLK)를 수신할 수 있다. 리셋 제어부(130)는 리셋 신호(RST)가 활성화되는 경우 제1 논리 레벨로 유지되는 신호를 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7) 및 피드백부(120b)에 클럭 신호(CLK)로서 제공할 수 있다. 일 실시예에 있어서 상기 제1 논리 레벨은 논리 하이 레벨일 수 있다. 이 경우, 도 5를 참조하여 상술한 바와 같이, 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7)에 포함되는 제1 노드(ND1)의 전압은 접지 전압(VSS)으로 리셋되고, 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7)의 제1 출력 신호(O1) 및 제2 출력 신호(O2)는 전원 전압(VDD)으로 리셋된다.The reset controller 130 may receive the reset signal RST and the input clock signal I_CLK. The reset control unit 130 outputs the signal held at the first logic level to the first through seventh delay units 110-1, 110-2, 110-3, 110-4, and 110-N when the reset signal RST is activated, 5, 110-6, 110-7 and the feedback unit 120b as a clock signal CLK. In one embodiment, the first logic level may be a logic high level. In this case, as described above with reference to FIG. 5, the first through seventh delay units 110-1, 110-2, 110-3, 110-4, 110-5, 110-6, The voltage of the first node ND1 included is reset to the ground voltage VSS and the first through seventh delay units 110-1, 110-2, 110-3, 110-4, 110-5, 110- The first output signal O1 and the second output signal O2 of the first, second, third, fourth, fifth, sixth, and 110-7 are reset to the power supply voltage VDD.

이후, 리셋 제어부(130)는 리셋 신호(RST)가 비활성화되는 경우 입력 클럭 신호(I_CLK)가 제2 논리 레벨로 천이되는 시점부터 입력 클럭 신호(I_CLK)를 통과시켜(bypassing) 제1 내지 제7 딜레이부들(110-1, 110-2, 110-3, 110-4, 110-5, 110-6, 110-7) 및 피드백부(120b)에 클럭 신호(CLK)로서 제공할 수 있다. 일 실시예에 있어서 상기 제2 논리 레벨은 논리 로우 레벨일 수 있다. 이 경우, 듀티 사이클 에러 누적 회로(100c)의 동작은 도 2의 듀티 사이클 에러 누적 회로(100a)의 동작과 동일하다. 도 2의 듀티 사이클 에러 누적 회로(100a)의 동작에 대해서는 도 2 내지 5를 참조하여 상세히 설명하였으므로, 여기서는 도 7의 듀티 사이클 에러 누적 회로(100c)의 동작에 대한 상세한 설명은 생략한다.Thereafter, the reset controller 130 bypasses the input clock signal I_CLK from the time when the input clock signal I_CLK transits to the second logic level when the reset signal RST is inactivated, The clock signal CLK to the delay units 110-1, 110-2, 110-3, 110-4, 110-5, 110-6, and 110-7 and the feedback unit 120b. In one embodiment, the second logic level may be a logic low level. In this case, the operation of the duty cycle error accumulation circuit 100c is the same as that of the duty cycle error accumulation circuit 100a of Fig. Since the operation of the duty cycle error accumulation circuit 100a of FIG. 2 has been described in detail with reference to FIGS. 2 to 5, detailed description of the operation of the duty cycle error accumulation circuit 100c of FIG. 7 is omitted here.

도 8은 본 발명의 일 실시예에 따른 듀티 사이클 보정 회로를 나타내는 블록도이다.8 is a block diagram showing a duty cycle correction circuit according to an embodiment of the present invention.

도 8을 참조하면, 듀티 사이클 보정 회로(200)는 듀티 사이클 제어부(210), 인버터(220), 제1 듀티 사이클 에러 누적 회로(DCEAC1)(230), 제2 듀티 사이클 에러 누적 회로(DCEAC2)(240) 및 제어부(250)를 포함한다.8, the duty cycle correction circuit 200 includes a duty cycle controller 210, an inverter 220, a first duty cycle error accumulation circuit (DCEAC1) 230, a second duty cycle error accumulation circuit (DCEAC2) (240) and a control unit (250).

듀티 사이클 제어부(210)는 입력 클럭 신호(I_CLK)를 수신하여 출력 클럭 신호(O_CLK)를 생성한다. 듀티 사이클 제어부(210)는 제어부(250)로부터 듀티 사이클 보정 신호(C_CORR)를 수신하지 않는 경우 입력 클럭 신호(I_CLK)를 통과시켜(bypassing) 출력 클럭 신호(O_CLK)를 생성한다. 듀티 사이클 제어부(210)는 제어부(250)로부터 듀티 사이클 보정 신호(C_CORR)를 수신하는 경우 듀티 사이클 보정 신호(C_CORR)에 기초하여 입력 클럭 신호(I_CLK)의 듀티 사이클을 보정하여 출력 클럭 신호(O_CLK)를 생성한다.The duty cycle control unit 210 receives the input clock signal I_CLK and generates an output clock signal O_CLK. The duty cycle control unit 210 bypasses the input clock signal I_CLK and generates the output clock signal O_CLK when the duty cycle correction signal C_CORR is not received from the controller 250. [ The duty cycle control unit 210 corrects the duty cycle of the input clock signal I_CLK based on the duty cycle correction signal C_CORR when receiving the duty cycle correction signal C_CORR from the controller 250 and outputs the output clock signal O_CLK ).

듀티 사이클 보정 회로(200)의 동작 초기에 제어부(250)는 듀티 사이클 보정 신호(C_CORR)를 출력하지 않는다. 따라서 듀티 사이클 제어부(210)는 듀티 사이클 보정 회로(200)의 동작 초기에 입력 클럭 신호(I_CLK)를 통과시켜(bypassing) 출력 클럭 신호(O_CLK)를 생성한다.At the beginning of the operation of the duty cycle correction circuit 200, the controller 250 does not output the duty cycle correction signal C_CORR. Accordingly, the duty cycle controller 210 bypasses the input clock signal I_CLK at the beginning of the operation of the duty cycle correction circuit 200 to generate the output clock signal O_CLK.

한편, 듀티 사이클 제어부(210)는 클럭 신호의 듀티 사이클을 제어할 수 있는 다양한 형태로 구현될 수 있다.Meanwhile, the duty cycle controller 210 may be implemented in various forms to control the duty cycle of the clock signal.

인버터(220)는 듀티 사이클 제어부(210)로부터 제공되는 출력 클럭 신호(O_CLK)를 반전시켜 반전 클럭 신호(INV_CLK)를 생성한다.The inverter 220 inverts the output clock signal O_CLK provided from the duty cycle controller 210 to generate an inverted clock signal INV_CLK.

제1 듀티 사이클 에러 누적 회로(230)는 듀티 사이클 제어부(210)로부터 출력 클럭 신호(O_CLK)를 수신한다. 제1 듀티 사이클 에러 누적 회로(230)는 m(m은 2 이상의 정수) 주기 동안 출력 클럭 신호(O_CLK)의 논리 하이 레벨 구간의 누적 길이 및 출력 클럭 신호(O_CLK)의 논리 로우 레벨 구간의 누적 길이에 기초하여 제1 누적 신호(AS1)를 생성한다.The first duty cycle error accumulation circuit 230 receives the output clock signal O_CLK from the duty cycle control unit 210. The first duty cycle error accumulation circuit 230 accumulates the cumulative length of the logic high level section of the output clock signal O_CLK and the cumulative length of the logic low level section of the output clock signal O_CLK for m (m is an integer greater than or equal to 2) And generates the first accumulation signal AS1 based on the first accumulation signal AS1.

제2 듀티 사이클 에러 누적 회로(240)는 인버터(220)로부터 반전 클럭 신호(INV_CLK)를 수신한다. 제2 듀티 사이클 에러 누적 회로(240)는 m 주기 동안 반전 클럭 신호(INV_CLK)의 논리 하이 레벨 구간의 누적 길이 및 반전 클럭 신호(INV_CLK)의 논리 로우 레벨 구간의 누적 길이에 기초하여 제2 누적 신호(AS2)를 생성한다.The second duty cycle error accumulation circuit 240 receives the inverted clock signal INV_CLK from the inverter 220. The second duty cycle error accumulation circuit 240 generates a second duty cycle error accumulation circuit 240 based on the accumulated length of the logical high level interval of the inverted clock signal INV_CLK and the cumulative length of the logical low level interval of the inverted clock signal INV_CLK during the m- (AS2).

일 실시예에 있어서, 제1 듀티 사이클 에러 누적 회로(230) 및 제2 듀티 사이클 에러 누적 회로(240)는 도 1에 도시된 듀티 사이클 에러 누적 회로(100)로 구현될 수 있다.In one embodiment, the first duty cycle error accumulation circuit 230 and the second duty cycle error accumulation circuit 240 may be implemented with the duty cycle error accumulation circuit 100 shown in FIG.

따라서 m 주기 동안 출력 클럭 신호(O_CLK)의 논리 하이 레벨 구간의 누적 길이는 짧고 논리 로우 레벨 구간의 누적 길이는 길수록 제1 듀티 사이클 에러 누적 회로(230)가 생성하는 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수는 증가할 수 있다.Therefore, the cumulative length of the logic high level section of the output clock signal O_CLK is short and the cumulative length of the logic low level section is long during the m period, and the first accumulated signal AS1 generated by the first duty cycle error accumulating circuit 230 The number of consecutive '0' bits included can be increased.

또한, m 주기 동안 반전 클럭 신호(INV_CLK)의 논리 하이 레벨 구간의 누적 길이는 짧고 논리 로우 레벨 구간의 누적 길이는 길수록 제2 듀티 사이클 에러 누적 회로(240)가 생성하는 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수는 증가할 수 있다.In addition, the cumulative length of the logic high level interval of the inverted clock signal INV_CLK is short and the cumulative length of the logic low level interval is long during the m period, and the second accumulated signal AS2 generated by the second duty cycle error accumulation circuit 240, The number of consecutive ' 0 '

듀티 사이클 에러 누적 회로(100)의 다양한 구현 예들 및 이들의 동작에 대해서는 도 1 내지 7을 참조하여 상세히 설명하였으므로, 여기서는 제1 듀티 사이클 에러 누적 회로(230) 및 제2 듀티 사이클 에러 누적 회로(240)에 대한 상세한 설명은 생략한다.Duty Cycle Error Since various implementations of the accumulation circuit 100 and their operation have been described in detail with reference to Figures 1 to 7, the first duty cycle error accumulation circuit 230 and the second duty cycle error accumulation circuit 240 Will not be described in detail.

제어부(250)는 제1 누적 신호(AS1) 및 제2 누적 신호(AS2)를 비교하여 듀티 사이클 보정 신호(C_CORR)를 생성하여 듀티 사이클 제어부(210)에 제공한다.The controller 250 compares the first accumulated signal AS1 and the second accumulated signal AS2 to generate a duty cycle correction signal C_CORR and provides the duty cycle correction signal C_CORR to the duty cycle controller 210.

예를 들어, 제어부(250)는 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수와 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수를 비교하여 듀티 사이클 보정 신호(C_CORR)를 생성할 수 있다.For example, the controller 250 compares the number of consecutive '0' bits included in the first accumulated signal AS1 with the number of consecutive '0' bits included in the second accumulated signal AS2 Thereby generating the duty cycle correction signal C_CORR.

한편, 제1 듀티 사이클 에러 누적 회로(230) 및 제2 듀티 사이클 에러 누적 회로(240)가 도 7에 도시된 듀티 사이클 에러 누적 회로(100c)로 구현되는 경우, 리셋 제어부(130)가 수신하는 리셋 신호(RST)는 제어부(250)로부터 제공될 수 있다.Meanwhile, when the first duty cycle error accumulation circuit 230 and the second duty cycle error accumulation circuit 240 are implemented by the duty cycle error accumulation circuit 100c shown in FIG. 7, the reset control unit 130 The reset signal RST may be provided from the control unit 250. [

도 9는 도 8의 듀티 사이클 보정 회로의 동작을 설명하기 위한 도면이다.9 is a diagram for explaining the operation of the duty cycle correction circuit of Fig.

이하, 도 1 내지 9를 참조하여 도 8의 듀티 사이클 보정 회로(200)의 동작을 설명한다.Hereinafter, the operation of the duty cycle correction circuit 200 of FIG. 8 will be described with reference to FIGS.

상술한 바와 같이, 듀티 사이클 보정 회로(200)의 동작 초기에 제어부(250)는 듀티 사이클 보정 신호(C_CORR)를 출력하지 않으므로, 듀티 사이클 제어부(210)는 입력 클럭 신호(I_CLK)를 통과시켜(bypassing) 출력 클럭 신호(O_CLK)를 생성한다.As described above, since the controller 250 does not output the duty cycle correction signal C_CORR at the beginning of the operation of the duty cycle correction circuit 200, the duty cycle controller 210 passes the input clock signal I_CLK bypassing output clock signal O_CLK.

도 9에 도시된 바와 같이, 듀티 사이클 보정 회로(200)의 동작 초기에 듀티 사이클 제어부(210)가 출력하는 출력 클럭 신호(O_CLK)는 듀티 사이클 에러를 갖는다. 즉, 출력 클럭 신호(O_CLK)의 한 주기 내에서 논리 로우 레벨 구간의 길이는 제3 시간(tA)이고 출력 클럭 신호(O_CLK)의 한 주기 내에서 논리 하이 레벨 구간의 길이는 제3 시간(tA) 보다 짧은 제4 시간(tB)이다. 따라서 인버터(220)가 출력하는 반전 클럭 신호(INV_CLK)의 한 주기 내에서 논리 로우 레벨 구간의 길이는 제4 시간(tB)이고 반전 클럭 신호(INV_CLK)의 한 주기 내에서 논리 하이 레벨 구간의 길이는 제3 시간(tA)이다.As shown in FIG. 9, the output clock signal O_CLK output from the duty cycle control unit 210 at the beginning of the operation of the duty cycle correction circuit 200 has a duty cycle error. That is, the length of the logic low level section within one period of the output clock signal O_CLK is the third time tA and the length of the logic high level section within one period of the output clock signal O_CLK is the third time tA (TB), which is shorter than the first time (tB). Therefore, the length of the logic low level section within one period of the inverted clock signal INV_CLK output from the inverter 220 is the fourth time tB and the length of the logic high level section within one period of the inverted clock signal INV_CLK Is the third time tA.

제1 듀티 사이클 에러 누적 회로(230)는 출력 클럭 신호(O_CLK)를 수신하고 제2 듀티 사이클 에러 누적 회로(240)는 반전 클럭 신호(INV_CLK)를 수신하므로, 상기 [수학식 1] 내지 [수학식 4]를 참조하면, 출력 클럭 신호(O_CLK)의 m 주기 이후에 제1 듀티 사이클 에러 누적 회로(230)가 생성하는 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수는 아래의 [수학식 5]와 같이 표현되고, 반전 클럭 신호(INV_CLK)의 m 주기 이후에 제2 듀티 사이클 에러 누적 회로(240)가 생성하는 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수는 아래의 [수학식 6]과 같이 표현된다.The first duty cycle error accumulation circuit 230 receives the output clock signal O_CLK and the second duty cycle error accumulation circuit 240 receives the inverted clock signal INV_CLK, The number of consecutive '0' bits included in the first accumulation signal AS1 generated by the first duty cycle error accumulation circuit 230 after m cycles of the output clock signal O_CLK, Is included in the second accumulation signal AS2 generated by the second duty cycle error accumulation circuit 240 after m cycles of the inverted clock signal INV_CLK expressed by the following Equation 5, The number of bits of '0' is expressed by the following equation (6).

[수학식 5]&Quot; (5) "

Ndiff1 = ((tA / (tRI + tINV1)) - (tB / (tFI + tINV2))) * mNdiff1 = ((tA / (tRI + tINV1)) - (tB / (tFI + tINV2))) m

[수학식 6]&Quot; (6) "

Ndiff2 = ((tB / (tRI + tINV1)) - (tA / (tFI + tINV2))) * mNdiff2 = ((tB / (tRI + tINV1)) - (tA / (tFI + tINV2))) m

따라서, 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수와 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수의 차이는 아래의 [수학식 7]과 같이 표현된다.Therefore, the difference between the number of consecutive '0' bits included in the first accumulation signal AS1 and the number of consecutive '0' bits contained in the second accumulation signal AS2 is expressed by the following equation 7 ].

[수학식 7]&Quot; (7) "

Ndiff1-Ndiff2 = (tA - tB)*(1/(tRI+tINV1) + 1/(tFI+tINV2))*mNdiff1-Ndiff2 = (tA-tB) * (1 / (tRI + tINV1) + 1 / (tFI + tINV2)

출력 클럭 신호(O_CLK)의 한 주기 내에서 논리 로우 레벨 구간의 길이를 나타내는 제3 시간(tA)이 출력 클럭 신호(O_CLK)의 한 주기 내에서 논리 하이 레벨 구간의 길이를 나타내는 제4 시간(tB)보다 긴 경우 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수는 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수보다 크게 되고, 제3 시간(tA)이 제4 시간(tB)보다 짧은 경우 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수는 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수보다 크게 된다.A third time tA representing the length of the logic low level section within one period of the output clock signal O_CLK is equal to a fourth time tB indicating the length of the logic high level section within one period of the output clock signal O_CLK , The number of consecutive '0' bits included in the first accumulation signal AS1 is greater than the number of consecutive '0' bits contained in the second accumulation signal AS2, (tA) is shorter than the fourth time (tB), the number of consecutive '0' bits included in the second accumulation signal (AS2) is the number of consecutive '0' bits included in the first accumulation signal (AS1) Lt; / RTI >

따라서 제어부(250)는 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수가 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수보다 큰 경우 듀티 사이클 보정 신호(C_CORR)를 통해 듀티 사이클 제어부(210)가 입력 클럭 신호(I_CLK)의 논리 로우 레벨의 폭을 감소시키도록 제어하고, 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수가 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수보다 큰 경우 듀티 사이클 보정 신호(C_CORR)를 통해 듀티 사이클 제어부(210)가 입력 클럭 신호(I_CLK)의 논리 로우 레벨의 폭을 증가시키도록 제어할 수 있다.Accordingly, when the number of consecutive '0' bits included in the first accumulation signal AS1 is greater than the number of consecutive '0' bits included in the second accumulation signal AS2, the controller 250 performs duty cycle correction The duty cycle control unit 210 controls the duty cycle control unit 210 to reduce the width of the logical low level of the input clock signal I_CLK via the signal C_CORR The duty cycle control unit 210 outputs the logic low level of the input clock signal I_CLK via the duty cycle correction signal C_CORR when the number of bits of the input clock signal I_CLK is larger than the number of consecutive '0' It is possible to control to increase the width.

제어부(250)는 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수와 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수의 차이를 통해 출력 클럭 신호(O_CLK)의 듀티 사이클 에러(즉, tA-tB)를 판단하고 이에 기초하여 듀티 사이클 보정 신호(C_CORR)를 생성할 수 있다.The controller 250 outputs the difference between the number of consecutive '0' bits included in the first accumulation signal AS1 and the number of consecutive '0' bits included in the second accumulation signal AS2, It is possible to determine the duty cycle error (i.e., tA-tB) of the signal O_CLK and generate the duty cycle correction signal C_CORR based thereon.

상기 [수학식 7]을 참조하면, 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수가 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수보다 z(z는 양의 정수)만큼 큰 경우 출력 클럭 신호(O_CLK)의 듀티 사이클 에러(즉, tA-tB)는 아래의 [수학식 8]과 같이 표현된다.Referring to Equation (7), if the number of consecutive '0' bits included in the first accumulated signal 'AS1' is greater than the number of consecutive '0' bits included in the second accumulated signal 'AS2' (i.e., tA-tB) of the output clock signal O_CLK is expressed by Equation (8) below.

[수학식 8]&Quot; (8) "

(tA - tB) = z / ((1/(tRI+tINV1) + 1/(tFI+tINV2))*m)(tA - tB) = z / ((1 / (tRI + tINV1) + 1 / (tFI + tINV2)

제1 듀티 사이클 에러 누적 회로(230) 및 제2 듀티 사이클 에러 누적 회로(240)에 포함되는 제1 노드(ND1)의 상승 천이 시간(tRI), 제1 인버터(111)의 전달 지연 시간(tINV1), 제1 노드(ND1)의 하강 천이 시간(tFI) 및 제2 인버터(112)의 전달 지연 시간(tINV2)은 제1 듀티 사이클 에러 누적 회로(230) 및 제2 듀티 사이클 에러 누적 회로(240)에 포함되는 트랜지스터들 및 인버터들의 특성에 따라 결정되는 고유의 값이다. 따라서 제어부(250)는 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수와 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수의 차이(즉, z) 및 제1 듀티 사이클 에러 누적 회로(230) 및 제2 듀티 사이클 에러 누적 회로(240)가 누적적으로 동작한 클럭 신호의 주기의 수(즉, m)를 사용하여 출력 클럭 신호(O_CLK)의 듀티 사이클 에러(즉, tA-tB)를 판단하고, 이에 기초하여 듀티 사이클 보정 신호(C_CORR)를 생성하여 듀티 사이클 제어부(210)에 제공할 수 있다.The rising transition time tRI of the first node ND1 included in the first duty cycle error accumulation circuit 230 and the second duty cycle error accumulation circuit 240 and the propagation delay time tINV1 of the first inverter 111 The falling transition time tFI of the first node ND1 and the transfer delay time tINV2 of the second inverter 112 are controlled by the first duty cycle error accumulation circuit 230 and the second duty cycle error accumulation circuit 240 ≪ / RTI > is a unique value that is determined by the characteristics of the transistors and inverters included in the inverter. Therefore, the controller 250 determines the difference between the number of consecutive '0' bits included in the first accumulated signal AS1 and the number of consecutive '0' bits included in the second accumulated signal AS2, and the first duty cycle error accumulation circuit 230 and the second duty cycle error accumulation circuit 240 accumulate the output clock signal O_CLK using the number of cycles of the clock signal (i.e., m) (I.e., tA-tB) of the duty cycle control unit 210, and generates a duty cycle correction signal C_CORR based on the duty cycle error.

듀티 사이클 제어부(210)는 듀티 사이클 보정 신호(C_CORR)에 기초하여 입력 클럭 신호(I_CLK)의 듀티 사이클을 보정하여 출력 클럭 신호(O_CLK)를 생성한다.The duty cycle control unit 210 corrects the duty cycle of the input clock signal I_CLK based on the duty cycle correction signal C_CORR to generate the output clock signal O_CLK.

제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수와 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수가 일치할 때까지 상기 설명한 과정은 반복적으로 수행되고, 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수와 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수가 일치하는 경우 듀티 사이클 제어부(210)는 논리 로우 레벨 구간의 길이와 논리 하이 레벨 구간의 길이가 동일한 출력 클럭 신호(O_CLK)를 생성하게 된다.The above process is repeatedly performed until the number of consecutive '0' bits included in the first accumulated signal AS1 matches the number of consecutive '0' bits included in the second accumulated signal AS2 The duty cycle control unit 210 determines that the number of consecutive '0' bits included in the first accumulation signal AS1 matches the number of consecutive '0' bits included in the second accumulation signal AS2, Generates an output clock signal O_CLK having the same length of the logic low level section and the logic high level section.

한편, 상기 [수학식 8]을 참조하면, 제1 듀티 사이클 에러 누적 회로(230) 및 제2 듀티 사이클 에러 누적 회로(240)가 누적적으로 동작한 클럭 신호의 주기의 수(즉, m)가 증가할수록 듀티 사이클 보정 회로(200)는 듀티 사이클 에러를 보다 정밀하게 탐지할 수 있다.The number of cycles of the clock signal (i.e., m) cumulatively operated by the first duty cycle error accumulation circuit 230 and the second duty cycle error accumulation circuit 240 may be expressed by Equation (8) The duty cycle correction circuit 200 can more accurately detect the duty cycle error.

도 10은 본 발명의 다른 실시예에 따른 듀티 사이클 보정 회로를 나타내는 블록도이다.10 is a block diagram showing a duty cycle correction circuit according to another embodiment of the present invention.

도 10을 참조하면, 듀티 사이클 보정 회로(200a)는 듀티 사이클 제어부(210), 인버터(220), 제1 듀티 사이클 에러 누적 회로(DCEAC1)(230), 제2 듀티 사이클 에러 누적 회로(DCEAC2)(240), 제어부(250a), 멀티플렉서(260) 및 캘리브레이션(calibration)부(270)를 포함한다.10, the duty cycle correction circuit 200a includes a duty cycle controller 210, an inverter 220, a first duty cycle error accumulation circuit (DCEAC1) 230, a second duty cycle error accumulation circuit (DCEAC2) A controller 240, a controller 250a, a multiplexer 260, and a calibration unit 270. [

도 10의 듀티 사이클 보정 회로(200a)에 포함되는 듀티 사이클 제어부(210), 인버터(220), 제1 듀티 사이클 에러 누적 회로(DCEAC1)(230) 및 제2 듀티 사이클 에러 누적 회로(DCEAC2)(240)는 도 8의 듀티 사이클 보정 회로(200)에 포함되는 듀티 사이클 제어부(210), 인버터(220), 제1 듀티 사이클 에러 누적 회로(DCEAC1)(230) 및 제2 듀티 사이클 에러 누적 회로(DCEAC2)(240)와 동일하므로 여기서는 상세한 설명은 생략한다.The duty cycle control unit 210, the inverter 220, the first duty cycle error accumulation circuit (DCEAC1) 230 and the second duty cycle error accumulation circuit DCEAC2 (FIG. 10) included in the duty cycle correction circuit 200a of FIG. 240 includes a duty cycle controller 210, an inverter 220, a first duty cycle error accumulation circuit (DCEAC1) 230, and a second duty cycle error accumulation circuit (not shown) included in the duty cycle correction circuit 200 of FIG. DCEAC2) 240, detailed description thereof will be omitted here.

도 8 및 9를 참조하여 상술한 바와 같이, 제1 듀티 사이클 에러 누적 회로(230) 및 제2 듀티 사이클 에러 누적 회로(240)에 포함되는 제1 노드(ND1)의 상승 천이 시간(tRI), 제1 인버터(111)의 전달 지연 시간(tINV1), 제1 노드(ND1)의 하강 천이 시간(tFI) 및 제2 인버터(112)의 전달 지연 시간(tINV2)은 제1 듀티 사이클 에러 누적 회로(230) 및 제2 듀티 사이클 에러 누적 회로(240)에 포함되는 트랜지스터들 및 인버터들의 특성에 따라 결정되는 고유의 값이다.The rising transition time tRI of the first node ND1 included in the first duty cycle error accumulation circuit 230 and the second duty cycle error accumulation circuit 240 as described above with reference to Figures 8 and 9, The transfer delay time tINV1 of the first inverter 111, the fall transition time tFI of the first node ND1 and the transfer delay time tINV2 of the second inverter 112 are controlled by the first duty cycle error accumulation circuit 230, and the second duty cycle error accumulation circuit 240. In other words,

그러나 제1 듀티 사이클 에러 누적 회로(230)에 포함되는 트랜지스터들 및 인버터들의 파라미터들과 제2 듀티 사이클 에러 누적 회로(240)에 포함되는 트랜지스터들 및 인버터들의 파라미터들이 완전히 일치할 수는 없으므로, 제1 듀티 사이클 에러 누적 회로(230)에 포함되는 제1 노드(ND1)의 상승 천이 시간(tRI), 제1 인버터(111)의 전달 지연 시간(tINV1), 제1 노드(ND1)의 하강 천이 시간(tFI) 및 제2 인버터(112)의 전달 지연 시간(tINV2)은 제2 듀티 사이클 에러 누적 회로(240)에 포함되는 제1 노드(ND1)의 상승 천이 시간(tRI), 제1 인버터(111)의 전달 지연 시간(tINV1), 제1 노드(ND1)의 하강 천이 시간(tFI) 및 제2 인버터(112)의 전달 지연 시간(tINV2)과 완전히 일치하지 않는다.However, since the parameters of the transistors and inverters included in the first duty cycle error accumulation circuit 230 and the parameters of the transistors and inverters included in the second duty cycle error accumulation circuit 240 can not completely match, 1 transition cycle time tRI of the first node ND1, the transfer delay time tINV1 of the first inverter 111, the fall transition time of the first node ND1, the transfer delay time tINV2 of the second inverter 112 and the transfer delay time tINV2 of the second inverter 112 are the same as the rise transition time tRI of the first node ND1 included in the second duty cycle error accumulation circuit 240, The down transition time tFI of the first node ND1 and the propagation delay time tINV2 of the second inverter 112 do not completely coincide with each other.

듀티 사이클 보정 회로(200a)는 상기 불일치를 보정하기 위해 멀티플렉서(260) 및 캘리브레이션부(270)를 더 포함할 수 있다.The duty cycle correction circuit 200a may further include a multiplexer 260 and a calibration unit 270 for correcting the mismatch.

멀티플렉서(260)는 듀티 사이클 제어부(210)로부터 출력 클럭 신호(O_CLK)를 수신하고, 인버터(220)로부터 반전 클럭 신호(INV_CLK)를 수신한다. 멀티플렉서(260)는 모드 신호(MD)가 제1 논리 레벨인 경우 출력 클럭 신호(O_CLK)를 제2 듀티 사이클 에러 누적 회로(240)에 제공하고, 모드 신호(MD)가 제2 논리 레벨인 경우 반전 클럭 신호(INV_CLK)를 제2 듀티 사이클 에러 누적 회로(240)에 제공한다.The multiplexer 260 receives the output clock signal O_CLK from the duty cycle controller 210 and receives the inverted clock signal INV_CLK from the inverter 220. The multiplexer 260 provides the output clock signal O_CLK to the second duty cycle error accumulation circuit 240 when the mode signal MD is at the first logic level and provides the output clock signal O_CLK to the second duty cycle error accumulation circuit 240 when the mode signal MD is at the second logic level And provides the inverted clock signal INV_CLK to the second duty cycle error accumulation circuit 240. [

캘리브레이션부(270)는 제어부(250a)로부터 캘리브레이션 신호(C_CAL)를 수신하지 않는 경우 출력 클럭 신호(O_CLK)를 통과시켜(bypassing) 보정된 클럭 신호(C_CLK)로서 제1 듀티 사이클 에러 누적 회로(230)에 제공한다. 캘리브레이션부(270)는 제어부(250a)로부터 캘리브레이션 신호(C_CAL)를 수신하는 경우 캘리브레이션 신호(C_CAL)에 기초하여 출력 클럭 신호(O_CLK)의 듀티 사이클을 보정하여 보정된 클럭 신호(C_CLK)를 제1 듀티 사이클 에러 누적 회로(230)에 제공한다.The calibration unit 270 bypasses the output clock signal O_CLK when the calibration signal C_CAL is not received from the controller 250a and outputs the corrected clock signal C_CLK as a corrected clock signal C_CLK to the first duty cycle error accumulation circuit 230 ). The calibration unit 270 corrects the duty cycle of the output clock signal O_CLK based on the calibration signal C_CAL when receiving the calibration signal C_CAL from the controller 250a and outputs the corrected clock signal C_CLK to the first To the duty cycle error accumulation circuit (230).

한편, 캘리브레이션부(270)는 클럭 신호의 듀티 사이클을 제어할 수 있는 다양한 형태로 구현될 수 있다.Meanwhile, the calibration unit 270 may be implemented in various forms capable of controlling the duty cycle of the clock signal.

듀티 사이클 보정 회로(200a)의 동작 초기에 제어부(250a)는 제1 모드로 동작한다. 상기 제1 모드에서 제어부(250a)는 멀티플렉서(260)에 제1 논리 레벨을 갖는 모드 신호(MD)를 제공한다. 따라서 멀티플렉서(260)는 출력 클럭 신호(O_CLK)를 제2 듀티 사이클 에러 누적 회로(240)에 제공한다.At the beginning of the operation of the duty cycle correction circuit 200a, the controller 250a operates in the first mode. In the first mode, the controller 250a provides the multiplexer 260 with a mode signal MD having a first logic level. Thus, the multiplexer 260 provides the output clock signal O_CLK to the second duty cycle error accumulation circuit 240.

듀티 사이클 보정 회로(200a)의 동작 초기에 제어부(250a)는 캘리브레이션 신호(C_CAL)를 출력하지 않는다. 따라서 캘리브레이션부(270)는 듀티 사이클 보정 회로(200a)의 동작 초기에 출력 클럭 신호(O_CLK)를 통과시켜(bypassing) 보정된 클럭 신호(C_CLK)로서 제1 듀티 사이클 에러 누적 회로(230)에 제공한다.The control unit 250a does not output the calibration signal C_CAL at the beginning of the operation of the duty cycle correction circuit 200a. Accordingly, the calibration unit 270 provides the first duty cycle error accumulation circuit 230 as the corrected clock signal C_CLK bypassing the output clock signal O_CLK at the beginning of the operation of the duty cycle correction circuit 200a do.

따라서 제1 듀티 사이클 에러 누적 회로(230) 및 제2 듀티 사이클 에러 누적 회로(240)는 동일하게 출력 클럭 신호(O_CLK)를 수신하므로, 제1 듀티 사이클 에러 누적 회로(230)에 포함되는 제1 노드(ND1)의 상승 천이 시간(tRI), 제1 인버터(111)의 전달 지연 시간(tINV1), 제1 노드(ND1)의 하강 천이 시간(tFI) 및 제2 인버터(112)의 전달 지연 시간(tINV2)과 2 듀티 사이클 에러 누적 회로(240)에 포함되는 제1 노드(ND1)의 상승 천이 시간(tRI), 제1 인버터(111)의 전달 지연 시간(tINV1), 제1 노드(ND1)의 하강 천이 시간(tFI) 및 제2 인버터(112)의 전달 지연 시간(tINV2)이 완전히 일치하는 경우 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수와 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수는 동일하다.Accordingly, the first duty cycle error accumulation circuit 230 and the second duty cycle error accumulation circuit 240 receive the output clock signal O_CLK in the same manner, so that the first duty cycle error accumulation circuit 230 and the second duty cycle error accumulation circuit 240, The rise transition time tRI of the node ND1, the propagation delay time tINV1 of the first inverter 111, the fall transition time tFI of the first node ND1, and the propagation delay time tFI of the second inverter 112 the transition time tRI of the first node ND1 included in the 2 duty cycle error accumulation circuit 240, the transfer delay time tINV1 of the first inverter 111, the first node ND1, The number of consecutive '0' bits included in the first accumulation signal AS1 and the number of consecutive '0' bits included in the first accumulation signal AS1 when the falling transition time tFI of the first inverter 112 and the transfer delay time tINV2 of the second inverter 112 are completely matched, The number of consecutive '0' bits included in the AS2 is the same.

그러나 상술한 바와 같이, 제1 듀티 사이클 에러 누적 회로(230)에 포함되는 제1 노드(ND1)의 상승 천이 시간(tRI), 제1 인버터(111)의 전달 지연 시간(tINV1), 제1 노드(ND1)의 하강 천이 시간(tFI) 및 제2 인버터(112)의 전달 지연 시간(tINV2)은 제2 듀티 사이클 에러 누적 회로(240)에 포함되는 제1 노드(ND1)의 상승 천이 시간(tRI), 제1 인버터(111)의 전달 지연 시간(tINV1), 제1 노드(ND1)의 하강 천이 시간(tFI) 및 제2 인버터(112)의 전달 지연 시간(tINV2)과 완전히 일치하지 않으므로, 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수와 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수는 동일하지 않을 수 있다.However, as described above, the rise transition time (tRI) of the first node ND1, the transfer delay time tINV1 of the first inverter 111, and the transfer delay time tINV1 of the first node ND1 included in the first duty cycle error accumulation circuit 230, The fall transition time tFI of the first inverter ND1 and the transfer delay time tINV2 of the second inverter 112 are set such that the rise transition time tRI of the first node ND1 included in the second duty cycle error accumulation circuit 240 ), The propagation delay time tINV1 of the first inverter 111, the fall transition time tFI of the first node ND1, and the propagation delay time tINV2 of the second inverter 112, The number of consecutive '0' bits included in the 1 accumulated signal AS1 may not be the same as the number of consecutive '0' bits included in the second accumulated signal AS2.

따라서 제어부(250a)는 상기 제1 모드에서 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수가 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수보다 큰 경우 캘리브레이션 신호(C_CAL)를 통해 캘리브레이션부(270)가 출력 클럭 신호(O_CLK)의 논리 로우 레벨의 폭을 감소시키도록 제어하고, 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수가 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수보다 큰 경우 캘리브레이션 신호(C_CAL)를 통해 캘리브레이션부(270)가 출력 클럭 신호(O_CLK)의 논리 로우 레벨의 폭을 증가시키도록 제어할 수 있다.Accordingly, in the first mode, the controller 250a determines that the number of consecutive '0' bits included in the first accumulated signal AS1 is greater than the number of consecutive '0' bits included in the second accumulated signal AS2 The calibration unit 270 controls the calibration unit 270 to reduce the width of the logical low level of the output clock signal O_CLK in a large case and controls the calibration unit 270 to decrease the width of the logical low level of the output clock signal O_CLK, When the number of bits is greater than the number of consecutive '0' bits included in the first accumulation signal AS1, the calibration unit 270 outputs the logic low level width of the output clock signal O_CLK via the calibration signal C_CAL Can be controlled to increase.

즉, 제어부(250a)는 제1 듀티 사이클 에러 누적 회로(230)에 제공되는 출력 클럭 신호(O_CLK)의 듀티 사이클을 조절함으로써 제1 듀티 사이클 에러 누적 회로(230)와 제2 듀티 사이클 에러 누적 회로(240)에 포함되는 트랜지스터들 및 인버터들 사이의 파라미터 차이를 보정할 수 있다.That is, the control unit 250a adjusts the duty cycle of the output clock signal O_CLK provided to the first duty cycle error accumulation circuit 230 so that the first duty cycle error accumulation circuit 230 and the second duty cycle error accumulation circuit 230 It is possible to correct the parameter difference between the transistors included in the inverter 240 and the inverters.

한편, 제어부(250a)는 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수와 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수가 동일한 경우 제2 모드로 전환하여 동작한다. 제어부(250a)는 상기 제2 모드에서 제2 논리 레벨을 갖는 모드 신호(MD)를 멀티플렉서(260)에 제공한다.If the number of consecutive '0' bits included in the first accumulation signal AS1 and the number of consecutive '0' bits contained in the second accumulation signal AS2 are equal to each other, Mode. The controller 250a provides the multiplexer 260 with the mode signal MD having the second logic level in the second mode.

따라서 상기 제2 모드에서 멀티플렉서(260)는 반전 클럭 신호(INV_CLK)를 제2 듀티 사이클 에러 누적 회로(240)에 제공한다. 제어부(250a)는 상기 제2 모드에서 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수와 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수를 비교하여 듀티 사이클 보정 신호(C_CORR)를 생성하여 듀티 사이클 제어부(210)에 제공하고, 듀티 사이클 제어부(210)는 듀티 사이클 보정 신호(C_CORR)에 기초하여 입력 클럭 신호(I_CLK)의 듀티 사이클을 보정하여 논리 로우 레벨 구간의 길이와 논리 하이 레벨 구간의 길이가 일치하는 출력 클럭 신호(O_CLK)를 생성할 수 있다.Accordingly, in the second mode, the multiplexer 260 provides the inverted clock signal INV_CLK to the second duty cycle error accumulation circuit 240. [ The control unit 250a compares the number of consecutive '0' bits included in the first accumulated signal AS1 and the number of consecutive '0' bits included in the second accumulated signal AS2 in the second mode The duty cycle controller 210 generates a duty cycle correction signal C_CORR and provides the duty cycle correction signal C_CORR to the duty cycle controller 210. The duty cycle controller 210 corrects the duty cycle of the input clock signal I_CLK based on the duty cycle correction signal C_CORR, The output clock signal O_CLK having the length of the logic low level section and the length of the logic high level section coinciding with each other can be generated.

상기 제2 모드에서의 듀티 사이클 보정 회로(200a)의 동작은 도 8의 듀티 사이클 보정 회로(200)의 동작과 동일하다. 도 8의 듀티 사이클 보정 회로(200)의 동작에 대해서는 도 8 및 9를 참조하여 상세히 설명하였으므로 여기서는 제2 모드에서의 듀티 사이클 보정 회로(200a)의 동작에 대한 상세한 설명은 생략한다.The operation of the duty cycle correction circuit 200a in the second mode is the same as that of the duty cycle correction circuit 200 of Fig. Since the operation of the duty cycle correction circuit 200 of FIG. 8 has been described in detail with reference to FIGS. 8 and 9, detailed description of the operation of the duty cycle correction circuit 200a in the second mode will be omitted.

도 11은 본 발명의 또 다른 실시예에 따른 듀티 사이클 보정 회로를 나타내는 블록도이다.11 is a block diagram showing a duty cycle correction circuit according to another embodiment of the present invention.

도 11을 참조하면, 듀티 사이클 보정 회로(200b)는 듀티 사이클 제어부(210), 인버터(220), 제1 듀티 사이클 에러 누적 회로(DCEAC1)(230), 제2 듀티 사이클 에러 누적 회로(DCEAC2)(240), 제어부(250b), 멀티플렉서(260) 및 캘리브레이션(calibration)부(280)를 포함한다.Referring to FIG. 11, the duty cycle correction circuit 200b includes a duty cycle control unit 210, an inverter 220, a first duty cycle error accumulation circuit (DCEAC1) 230, a second duty cycle error accumulation circuit (DCEAC2) A controller 240, a controller 250b, a multiplexer 260, and a calibration unit 280. [

도 11의 듀티 사이클 보정 회로(200b)에 포함되는 듀티 사이클 제어부(210), 인버터(220), 제1 듀티 사이클 에러 누적 회로(DCEAC1)(230) 및 제2 듀티 사이클 에러 누적 회로(DCEAC2)(240)는 도 8의 듀티 사이클 보정 회로(200)에 포함되는 듀티 사이클 제어부(210), 인버터(220), 제1 듀티 사이클 에러 누적 회로(DCEAC1)(230) 및 제2 듀티 사이클 에러 누적 회로(DCEAC2)(240)와 동일하므로 여기서는 상세한 설명은 생략한다.The duty cycle control unit 210, the inverter 220, the first duty cycle error accumulation circuit (DCEAC1) 230 and the second duty cycle error accumulation circuit DCEAC2 (FIG. 11) included in the duty cycle correction circuit 200b of FIG. 240 includes a duty cycle controller 210, an inverter 220, a first duty cycle error accumulation circuit (DCEAC1) 230, and a second duty cycle error accumulation circuit (not shown) included in the duty cycle correction circuit 200 of FIG. DCEAC2) 240, detailed description thereof will be omitted here.

도 8 및 9를 참조하여 상술한 바와 같이, 제1 듀티 사이클 에러 누적 회로(230) 및 제2 듀티 사이클 에러 누적 회로(240)에 포함되는 제1 노드(ND1)의 상승 천이 시간(tRI), 제1 인버터(111)의 전달 지연 시간(tINV1), 제1 노드(ND1)의 하강 천이 시간(tFI) 및 제2 인버터(112)의 전달 지연 시간(tINV2)은 제1 듀티 사이클 에러 누적 회로(230) 및 제2 듀티 사이클 에러 누적 회로(240)에 포함되는 트랜지스터들 및 인버터들의 특성에 따라 결정되는 고유의 값이다.The rising transition time tRI of the first node ND1 included in the first duty cycle error accumulation circuit 230 and the second duty cycle error accumulation circuit 240 as described above with reference to Figures 8 and 9, The transfer delay time tINV1 of the first inverter 111, the fall transition time tFI of the first node ND1 and the transfer delay time tINV2 of the second inverter 112 are controlled by the first duty cycle error accumulation circuit 230, and the second duty cycle error accumulation circuit 240. In other words,

그러나 제1 듀티 사이클 에러 누적 회로(230)에 포함되는 트랜지스터들 및 인버터들의 파라미터들과 제2 듀티 사이클 에러 누적 회로(240)에 포함되는 트랜지스터들 및 인버터들의 파라미터들이 완전히 일치할 수는 없으므로, 제1 듀티 사이클 에러 누적 회로(230)에 포함되는 제1 노드(ND1)의 상승 천이 시간(tRI), 제1 인버터(111)의 전달 지연 시간(tINV1), 제1 노드(ND1)의 하강 천이 시간(tFI) 및 제2 인버터(112)의 전달 지연 시간(tINV2)은 제2 듀티 사이클 에러 누적 회로(240)에 포함되는 제1 노드(ND1)의 상승 천이 시간(tRI), 제1 인버터(111)의 전달 지연 시간(tINV1), 제1 노드(ND1)의 하강 천이 시간(tFI) 및 제2 인버터(112)의 전달 지연 시간(tINV2)과 완전히 일치하지 않는다.However, since the parameters of the transistors and inverters included in the first duty cycle error accumulation circuit 230 and the parameters of the transistors and inverters included in the second duty cycle error accumulation circuit 240 can not completely match, 1 transition cycle time tRI of the first node ND1, the transfer delay time tINV1 of the first inverter 111, the fall transition time of the first node ND1, the transfer delay time tINV2 of the second inverter 112 and the transfer delay time tINV2 of the second inverter 112 are the same as the rise transition time tRI of the first node ND1 included in the second duty cycle error accumulation circuit 240, The down transition time tFI of the first node ND1 and the propagation delay time tINV2 of the second inverter 112 do not completely coincide with each other.

듀티 사이클 보정 회로(200b)는 상기 불일치를 보정하기 위해 멀티플렉서(260) 및 캘리브레이션부(280)를 더 포함할 수 있다.The duty cycle correction circuit 200b may further include a multiplexer 260 and a calibration unit 280 for correcting the mismatch.

멀티플렉서(260)는 듀티 사이클 제어부(210)로부터 출력 클럭 신호(O_CLK)를 수신하고, 인버터(220)로부터 반전 클럭 신호(INV_CLK)를 수신한다. 멀티플렉서(260)는 모드 신호(MD)가 제1 논리 레벨인 경우 출력 클럭 신호(O_CLK)를 캘리브레이션부(280)에 제공하고, 모드 신호(MD)가 제2 논리 레벨인 경우 반전 클럭 신호(INV_CLK)를 캘리브레이션부(280)에 제공한다.The multiplexer 260 receives the output clock signal O_CLK from the duty cycle controller 210 and receives the inverted clock signal INV_CLK from the inverter 220. The multiplexer 260 provides the output clock signal O_CLK to the calibration unit 280 when the mode signal MD is at the first logic level and provides the inverted clock signal INV_CLK 280 when the mode signal MD is at the second logic level To the calibration unit 280. [

캘리브레이션부(280)는 제어부(250b)로부터 캘리브레이션 신호(C_CAL)를 수신하지 않는 경우 멀티플렉서(260)로부터 제공되는 클럭 신호를 통과시켜(bypassing) 보정된 클럭 신호(C_CLK)로서 제2 듀티 사이클 에러 누적 회로(240)에 제공한다. 캘리브레이션부(280)는 제어부(250b)로부터 캘리브레이션 신호(C_CAL)를 수신하는 경우 캘리브레이션 신호(C_CAL)에 기초하여 멀티플렉서(260)로부터 제공되는 클럭 신호의 듀티 사이클을 보정하여 보정된 클럭 신호(C_CLK)를 제2 듀티 사이클 에러 누적 회로(240)에 제공한다.The calibration unit 280 bypasses the clock signal provided from the multiplexer 260 when the calibration signal C_CAL is not received from the controller 250b and outputs a second duty cycle error accumulation signal C_CLK as a corrected clock signal C_CLK, Circuit 240, as shown in FIG. The calibration unit 280 corrects the duty cycle of the clock signal provided from the multiplexer 260 based on the calibration signal C_CAL when receiving the calibration signal C_CAL from the control unit 250b and outputs the corrected clock signal C_CLK, To the second duty cycle error accumulation circuit (240).

한편, 캘리브레이션부(280)는 클럭 신호의 듀티 사이클을 제어할 수 있는 다양한 형태로 구현될 수 있다.Meanwhile, the calibration unit 280 may be implemented in various forms to control the duty cycle of the clock signal.

듀티 사이클 보정 회로(200b)의 동작 초기에 제어부(250b)는 제1 모드로 동작한다. 상기 제1 모드에서 제어부(250b)는 멀티플렉서(260)에 제1 논리 레벨을 갖는 모드 신호(MD)를 제공한다. 따라서 멀티플렉서(260)는 출력 클럭 신호(O_CLK)를 캘리브레이션부(280)에 제공한다.At the beginning of the operation of the duty cycle correction circuit 200b, the control section 250b operates in the first mode. In the first mode, the controller 250b provides the multiplexer 260 with a mode signal MD having a first logic level. Accordingly, the multiplexer 260 provides the output clock signal O_CLK to the calibration unit 280. [

듀티 사이클 보정 회로(200b)의 동작 초기에 제어부(250b)는 캘리브레이션 신호(C_CAL)를 출력하지 않는다. 따라서 캘리브레이션부(280)는 듀티 사이클 보정 회로(200b)의 동작 초기에 멀티플렉서(260)로부터 제공되는 클럭 신호를 통과시켜(bypassing) 보정된 클럭 신호(C_CLK)로서 제2 듀티 사이클 에러 누적 회로(240)에 제공한다.The control unit 250b does not output the calibration signal C_CAL at the beginning of the operation of the duty cycle correction circuit 200b. Accordingly, the calibration unit 280 bypasses the clock signal provided from the multiplexer 260 at the beginning of the operation of the duty cycle correction circuit 200b and outputs the corrected second clock signal C_CLK as the corrected clock signal C_CLK to the second duty cycle error accumulation circuit 240 ).

따라서 제1 듀티 사이클 에러 누적 회로(230) 및 제2 듀티 사이클 에러 누적 회로(240)는 동일하게 출력 클럭 신호(O_CLK)를 수신하므로, 제1 듀티 사이클 에러 누적 회로(230)에 포함되는 제1 노드(ND1)의 상승 천이 시간(tRI), 제1 인버터(111)의 전달 지연 시간(tINV1), 제1 노드(ND1)의 하강 천이 시간(tFI) 및 제2 인버터(112)의 전달 지연 시간(tINV2)과 2 듀티 사이클 에러 누적 회로(240)에 포함되는 제1 노드(ND1)의 상승 천이 시간(tRI), 제1 인버터(111)의 전달 지연 시간(tINV1), 제1 노드(ND1)의 하강 천이 시간(tFI) 및 제2 인버터(112)의 전달 지연 시간(tINV2)이 완전히 일치하는 경우 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수와 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수는 동일하다.Accordingly, the first duty cycle error accumulation circuit 230 and the second duty cycle error accumulation circuit 240 receive the output clock signal O_CLK in the same manner, so that the first duty cycle error accumulation circuit 230 and the second duty cycle error accumulation circuit 240, The rise transition time tRI of the node ND1, the propagation delay time tINV1 of the first inverter 111, the fall transition time tFI of the first node ND1, and the propagation delay time tFI of the second inverter 112 the transition time tRI of the first node ND1 included in the 2 duty cycle error accumulation circuit 240, the transfer delay time tINV1 of the first inverter 111, the first node ND1, The number of consecutive '0' bits included in the first accumulation signal AS1 and the number of consecutive '0' bits included in the first accumulation signal AS1 when the falling transition time tFI of the first inverter 112 and the transfer delay time tINV2 of the second inverter 112 are completely matched, The number of consecutive '0' bits included in the AS2 is the same.

그러나 상술한 바와 같이, 제1 듀티 사이클 에러 누적 회로(230)에 포함되는 제1 노드(ND1)의 상승 천이 시간(tRI), 제1 인버터(111)의 전달 지연 시간(tINV1), 제1 노드(ND1)의 하강 천이 시간(tFI) 및 제2 인버터(112)의 전달 지연 시간(tINV2)은 제2 듀티 사이클 에러 누적 회로(240)에 포함되는 제1 노드(ND1)의 상승 천이 시간(tRI), 제1 인버터(111)의 전달 지연 시간(tINV1), 제1 노드(ND1)의 하강 천이 시간(tFI) 및 제2 인버터(112)의 전달 지연 시간(tINV2)과 완전히 일치하지 않으므로, 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수와 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수는 동일하지 않을 수 있다.However, as described above, the rise transition time (tRI) of the first node ND1, the transfer delay time tINV1 of the first inverter 111, and the transfer delay time tINV1 of the first node ND1 included in the first duty cycle error accumulation circuit 230, The fall transition time tFI of the first inverter ND1 and the transfer delay time tINV2 of the second inverter 112 are set such that the rise transition time tRI of the first node ND1 included in the second duty cycle error accumulation circuit 240 ), The propagation delay time tINV1 of the first inverter 111, the fall transition time tFI of the first node ND1, and the propagation delay time tINV2 of the second inverter 112, The number of consecutive '0' bits included in the 1 accumulated signal AS1 may not be the same as the number of consecutive '0' bits included in the second accumulated signal AS2.

따라서 제어부(250b)는 상기 제1 모드에서 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수가 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수보다 큰 경우 캘리브레이션 신호(C_CAL)를 통해 캘리브레이션부(280)가 멀티플렉서(260)로부터 제공되는 클럭 신호의 논리 로우 레벨의 폭을 증가시키도록 제어하고, 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수가 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수보다 큰 경우 캘리브레이션 신호(C_CAL)를 통해 캘리브레이션부(280)가 멀티플렉서(260)로부터 제공되는 클럭 신호의 논리 로우 레벨의 폭을 감소시키도록 제어할 수 있다.Accordingly, in the first mode, the controller 250b determines that the number of consecutive '0' bits included in the first accumulated signal AS1 is greater than the number of consecutive '0' bits included in the second accumulated signal AS2 The calibration unit 280 controls to increase the width of the logical low level of the clock signal provided from the multiplexer 260 through the calibration signal C_CAL when it is large, Provided by the calibration unit 280 via the calibration signal C_CAL when the number of bits of the first accumulation signal AS1 is greater than the number of consecutive bits of '0' contained in the first accumulation signal AS1, The level of the logic low level of the logic low level can be controlled.

즉, 제어부(250b)는 제2 듀티 사이클 에러 누적 회로(240)에 제공되는 출력 클럭 신호(O_CLK)의 듀티 사이클을 조절함으로써 제1 듀티 사이클 에러 누적 회로(230)와 제2 듀티 사이클 에러 누적 회로(240)에 포함되는 트랜지스터들 및 인버터들 사이의 파라미터 차이를 보정할 수 있다.That is, the control unit 250b adjusts the duty cycle of the output clock signal O_CLK provided to the second duty cycle error accumulation circuit 240 so that the first duty cycle error accumulation circuit 230 and the second duty cycle error accumulation circuit 230, It is possible to correct the parameter difference between the transistors included in the inverter 240 and the inverters.

한편, 제어부(250b)는 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수와 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수가 동일한 경우 제2 모드로 전환하여 동작한다. 제어부(250b)는 상기 제2 모드에서 제2 논리 레벨을 갖는 모드 신호(MD)를 멀티플렉서(260)에 제공한다.If the number of consecutive '0' bits included in the first accumulation signal AS1 and the number of consecutive '0' bits included in the second accumulation signal AS2 are equal, Mode. The controller 250b provides the multiplexer 260 with a mode signal MD having a second logic level in the second mode.

따라서 상기 제2 모드에서 멀티플렉서(260)는 반전 클럭 신호(INV_CLK)를 캘리브레이션부(280)에 제공한다. 제어부(250b)는 상기 제2 모드에서 제1 누적 신호(AS1)에 포함되는 연속적인 '0'의 비트의 수와 제2 누적 신호(AS2)에 포함되는 연속적인 '0'의 비트의 수를 비교하여 듀티 사이클 보정 신호(C_CORR)를 생성하여 듀티 사이클 제어부(210)에 제공하고, 듀티 사이클 제어부(210)는 듀티 사이클 보정 신호(C_CORR)에 기초하여 입력 클럭 신호(I_CLK)의 듀티 사이클을 보정하여 논리 로우 레벨 구간의 길이와 논리 하이 레벨 구간의 길이가 일치하는 출력 클럭 신호(O_CLK)를 생성할 수 있다.Therefore, in the second mode, the multiplexer 260 provides the inverted clock signal INV_CLK to the calibration unit 280. [ The control unit 250b compares the number of consecutive '0' bits included in the first accumulation signal AS1 and the number of consecutive '0' bits included in the second accumulation signal AS2 in the second mode The duty cycle controller 210 generates a duty cycle correction signal C_CORR and provides the duty cycle correction signal C_CORR to the duty cycle controller 210. The duty cycle controller 210 corrects the duty cycle of the input clock signal I_CLK based on the duty cycle correction signal C_CORR, The output clock signal O_CLK having the length of the logic low level section and the length of the logic high level section coinciding with each other can be generated.

상기 제2 모드에서의 듀티 사이클 보정 회로(200b)의 동작은 도 8의 듀티 사이클 보정 회로(200)의 동작과 동일하다. 도 8의 듀티 사이클 보정 회로(200)의 동작에 대해서는 도 8 및 9를 참조하여 상세히 설명하였으므로 여기서는 제2 모드에서의 듀티 사이클 보정 회로(200b)의 동작에 대한 상세한 설명은 생략한다.The operation of the duty cycle correction circuit 200b in the second mode is the same as that of the duty cycle correction circuit 200 of Fig. Since the operation of the duty cycle correction circuit 200 of FIG. 8 has been described in detail with reference to FIGS. 8 and 9, detailed description of the operation of the duty cycle correction circuit 200b in the second mode will be omitted.

도 12는 본 발명의 일 실시예에 따른 전자 장치를 나타내는 블록도이다.12 is a block diagram illustrating an electronic device according to an embodiment of the present invention.

도 12를 참조하면, 전자 장치(300)는 클럭 생성기(310), 듀티 사이클 보정 회로(200), 프로세서(320) 및 메모리 장치(330)를 포함한다.12, the electronic device 300 includes a clock generator 310, a duty cycle correction circuit 200, a processor 320, and a memory device 330. The clock generator 310,

클럭 생성기(310)는 전자 장치(300)의 동작에 필요한 입력 클럭 신호(I_CLK)를 생성한다.The clock generator 310 generates an input clock signal I_CLK necessary for operation of the electronic device 300.

듀티 사이클 보정 회로(200)는 클럭 생성기(310)로부터 수신되는 입력 클럭 신호(I_CLK)의 듀티 사이클 에러를 보정하여 출력 클럭 신호(O_CLK)를 생성한다. 듀티 사이클 보정 회로(200)는 듀티 사이클 제어부(DCCU)(210), 인버터(220), 제1 듀티 사이클 에러 누적 회로(DCEAC1)(230), 제2 듀티 사이클 에러 누적 회로(DCEAC2)(240) 및 제어부(250)를 포함한다. 도 12에 도시된 바와 같이, 도 12의 전자 장치(300)에 포함되는 듀티 사이클 보정 회로(200)는 도 8의 듀티 사이클 보정 회로(200)로 구현될 수 있다. 그러나 실시예에 따라 도 12의 전자 장치(300)에 포함되는 듀티 사이클 보정 회로(200)는 도 10의 듀티 사이클 보정 회로(200a) 및 도 11의 듀티 사이클 보정 회로(200b) 중의 하나로 구현될 수도 있다. 도 8의 듀티 사이클 보정 회로(200), 도 10의 듀티 사이클 보정 회로(200a) 및 도 11의 듀티 사이클 보정 회로(200b)의 구성 및 동작에 대해서는 도 8 내지 11을 참조하여 상세히 설명하였으므로, 여기서는 도 12의 전자 장치(300)에 포함되는 듀티 사이클 보정 회로(200)에 관한 상세한 설명은 생략한다.The duty cycle correction circuit 200 corrects the duty cycle error of the input clock signal I_CLK received from the clock generator 310 to generate an output clock signal O_CLK. The duty cycle correction circuit 200 includes a duty cycle control unit (DCCU) 210, an inverter 220, a first duty cycle error accumulation circuit (DCEAC1) 230, a second duty cycle error accumulation circuit (DCEAC2) And a control unit 250. As shown in FIG. 12, the duty cycle correction circuit 200 included in the electronic device 300 of FIG. 12 may be implemented by the duty cycle correction circuit 200 of FIG. However, according to the embodiment, the duty cycle correction circuit 200 included in the electronic device 300 of FIG. 12 may be implemented as one of the duty cycle correction circuit 200a of FIG. 10 and the duty cycle correction circuit 200b of FIG. 11 have. Since the configuration and operation of the duty cycle correction circuit 200 of FIG. 8, the duty cycle correction circuit 200a of FIG. 10, and the duty cycle correction circuit 200b of FIG. 11 have been described in detail with reference to FIGS. 8 to 11, The detailed description of the duty cycle correction circuit 200 included in the electronic device 300 of Fig. 12 will be omitted.

프로세서(320)는 듀티 사이클 보정 회로(200)로부터 제공되는 출력 클럭 신호(O_CLK)에 기초하여 메모리 장치(330)에 데이터를 기입하거나 메모리 장치(330)로부터 데이터를 독출함으로써 특정 계산들 또는 태스크(task)들을 실행하는 것과 같이 다양한 컴퓨팅 기능들을 수행할 수 있다. 프로세서(320)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus)를 통하여 메모리 장치(330)에 연결되어 통신을 수행할 수 있다. 실시예에 따라서, 프로세서(320)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.The processor 320 may perform a specific calculation or task by writing data to or reading data from the memory device 330 based on the output clock signal O_CLK provided from the duty cycle correction circuit 200 tasks) in order to perform various computing functions. The processor 320 may be connected to the memory device 330 via an address bus, a control bus, and a data bus to perform communication. In accordance with an embodiment, the processor 320 may also be coupled to an expansion bus, such as a Peripheral Component Interconnect (PCI) bus.

메모리 장치(330)는 전자 장치(300)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(330)는 DDR(Double Data Rate) 메모리 장치일 수 있다. 이 경우, 메모리 장치(330)는 듀티 사이클 보정 회로(200)로부터 제공되는 출력 클럭 신호(O_CLK)의 상승 에지 및 하강 에지마다 프로세서(320)와 데이터를 송수신할 수 있다. 따라서 출력 클럭 신호(O_CLK)의 한 주기 내에서 논리 로우 레벨 구간의 길이와 논리 하이 레벨 구간의 길이가 상이하여 듀티 사이클 에러가 발생하는 경우 메모리 장치(330)와 프로세서(320) 사이에 데이터가 송수신되는 간격이 동일하게 유지되지 않아 메모리 장치(330)와 프로세서(320)간의 데이터 송수신에 문제가 발생할 수 있다. 그러나 듀티 사이클 보정 회로(200)는 클럭 생성기(310)로부터 수신되는 입력 클럭 신호(I_CLK)의 듀티 사이클 에러를 보정하여 출력 클럭 신호(O_CLK)를 생성함으로써 상기 문제의 발생을 방지할 수 있다.The memory device 330 may store data necessary for operation of the electronic device 300. For example, the memory device 330 may be a Double Data Rate (DDR) memory device. In this case, the memory device 330 may transmit and receive data to and from the processor 320 at the rising edge and the falling edge of the output clock signal O_CLK provided from the duty cycle correction circuit 200. Accordingly, when a duty cycle error occurs due to a difference between the length of the logic low level section and the length of the logic high level section within one period of the output clock signal O_CLK, data is transmitted / received between the memory device 330 and the processor 320 The memory device 330 and the processor 320 may have problems in data transmission / reception. However, the duty cycle correction circuit 200 may prevent the occurrence of the problem by correcting the duty cycle error of the input clock signal I_CLK received from the clock generator 310 to generate the output clock signal O_CLK.

전자 장치(300)는 저장 장치(340), 디스플레이 장치(350), 사용자 인터페이스(360) 및 입출력 장치(370)를 더 포함할 수 있다. 또한, 도 12에는 도시되지 않았지만, 전자 장치(300)는 메모리 카드, USB 장치 등과 통신하거나 다른 전자 기기들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다.The electronic device 300 may further include a storage device 340, a display device 350, a user interface 360, and an input / output device 370. Also, although not shown in FIG. 12, the electronic device 300 may further include a plurality of ports capable of communicating with a memory card, a USB device, or the like, or communicating with other electronic devices.

저장 장치(340)는 멀티미디어 데이터 등을 저장할 수 있다. 저장 장치(340)는 플래시 메모리 장치(flash memory device), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 및 모든 형태의 비휘발성 메모리 장치 등을 포함할 수 있다.The storage device 340 may store multimedia data and the like. The storage device 340 may be a flash memory device, a solid state drive (SSD), a hard disk drive (HDD), a CD-ROM, and any type of nonvolatile memory Devices, and the like.

디스플레이 장치(350)는 저장 장치(340)에 저장된 상기 멀티미디어 데이터를 표시할 수 있다. 디스플레이 장치(350)는 유기 발광 표시 장치(Organic Light Emitting Display Device), LCD 장치(Liquid Crystal Display Device) 등을 포함할 수 있다.The display device 350 may display the multimedia data stored in the storage device 340. The display device 350 may include an organic light emitting display device, an LCD device (Liquid Crystal Display Device), or the like.

사용자 인터페이스(360)는 사용자가 전자 장치(300)를 동작시키는데 필요한 다양한 수단을 포함할 수 있다. 입출력 장치(370)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터 등과 같은 출력 수단을 포함할 수 있다.The user interface 360 may include various means necessary for a user to operate the electronic device 300. The input / output device 370 may include an input means such as a keyboard, a keypad, a mouse, etc., and an output means such as a printer or the like.

전자 장치(300)는 클럭 신호에 기초하여 동작하는 임의의 전자장치일 수 있다. 예를 들어, 전자 장치(300)는 스마트폰, 휴대폰, PDA(Personal Digital Assistant), 랩톱 컴퓨터(laptop computre), 셋톱박스, 디지털 카메라, 모바일 게임기, 노트북, 텔레비전 등을 포함할 수 있다.Electronic device 300 may be any electronic device that operates based on a clock signal. For example, the electronic device 300 may include a smart phone, a mobile phone, a personal digital assistant (PDA), a laptop computer, a set top box, a digital camera, a mobile game machine, a notebook,

본 발명은 클럭 신호에 기초하여 동작하는 임의의 전자 장치에 유용하게 이용될 수 있다. 특히 본 발명은 클럭 신호의 주파수가 높아 허용되는 듀티 사이클 에러의 범위가 작은 전자 장치에 적용되어 클럭 신호의 듀티 사이클 에러를 효과적으로 보정하는 데에 유용하게 사용될 수 있다.The present invention may be usefully used in any electronic device that operates based on a clock signal. Particularly, the present invention can be applied to an electronic device having a high frequency of a clock signal and a small allowable range of a duty cycle error, so that it can be effectively used to effectively correct a duty cycle error of a clock signal.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the preferred embodiments of the present invention have been disclosed for illustrative purposes, those skilled in the art will appreciate that various modifications, additions and substitutions are possible, without departing from the scope and spirit of the invention as disclosed in the accompanying claims. It will be understood that the invention may be modified and varied without departing from the scope of the invention.

Claims (10)

각각이 클럭 신호, 제1 입력 신호 및 제2 입력 신호를 수신하고, 상기 제1 입력 신호 및 상기 제2 입력 신호 중에서 상기 클럭 신호의 논리 레벨에 기초하여 선택되는 하나의 신호를 딜레이시켜 제1 출력 신호 및 제2 출력 신호를 생성하는 제1 내지 제n(n은 2 이상의 정수) 딜레이부들; 및
상기 제(k+1)(k는 (n-1) 이하의 양의 정수) 딜레이부의 상기 제2 출력 신호에 기초하여 상기 제k 딜레이부에 상기 제2 입력 신호를 제공하는 피드백부를 포함하고,
상기 제k 딜레이부의 상기 제1 출력 신호는 상기 제(k+1) 딜레이부에 상기 제1 입력 신호로서 제공되고, 상기 제1 딜레이부의 상기 제1 입력 신호 및 상기 제n 딜레이부의 상기 제2 입력 신호는 상기 클럭 신호인 것을 특징으로 하는 듀티 사이클 에러 누적 회로.A first input signal and a second input signal, delaying one of the first input signal and the second input signal based on a logic level of the clock signal, First to n < th > (n is an integer equal to or greater than 2) delay parts for generating a signal and a second output signal; And
And a feedback unit for providing the second input signal to the k-th delay unit based on the second output signal of the (k + 1) (k is a positive integer equal to or less than (n-1)) delay units,
Wherein the first output signal of the k-th delay unit is provided as the first input signal to the (k + 1) -th delay unit, and the first input signal of the first delay unit and the second input And the signal is the clock signal. 제1 항에 있어서, 상기 제1 내지 제n 딜레이부들 각각은 상기 클럭 신호가 논리 로우 레벨인 경우 상기 제1 입력 신호를 제1 시간 동안 딜레이시켜 상기 제1 출력 신호를 생성하고, 상기 클럭 신호가 논리 하이 레벨인 경우 상기 제2 입력 신호를 상기 제1 시간과 상이한 제2 시간 동안 딜레이시켜 상기 제2 출력 신호를 생성하는 것을 특징으로 하는 듀티 사이클 에러 누적 회로.2. The method of claim 1, wherein each of the first through the n-th delay units delays the first input signal for a first time to generate the first output signal when the clock signal is at a logic low level, And generates the second output signal by delaying the second input signal for a second time different from the first time when the signal is at a logic high level. 제1 항에 있어서, 상기 제1 내지 제n 딜레이부들 각각은,
드레인, 전원 전압에 연결되는 소스 및 상기 클럭 신호가 인가되는 게이트를 구비하는 제1 PMOS 트랜지스터;
상기 제1 PMOS 트랜지스터의 드레인에 연결되는 소스, 제1 노드에 연결되는 드레인 및 상기 제1 입력 신호가 인가되는 게이트를 구비하는 제2 PMOS 트랜지스터;
드레인, 접지 전압에 연결되는 소스 및 상기 클럭 신호가 인가되는 게이트를 구비하는 제1 NMOS 트랜지스터;
상기 제1 NMOS 트랜지스터의 드레인에 연결되는 소스, 상기 제1 노드에 연결되는 드레인 및 상기 제2 입력 신호가 인가되는 게이트를 구비하는 제2 NMOS 트랜지스터;
상기 제1 노드의 전압을 반전시켜 상기 제1 출력 신호를 생성하는 제1 인버터; 및
상기 제1 노드의 전압을 반전시켜 상기 제2 출력 신호를 생성하는 제2 인버터를 포함하는 것을 특징으로 하는 듀티 사이클 에러 누적 회로.The apparatus of claim 1, wherein each of the first through n-
A first PMOS transistor having a drain, a source coupled to a power supply voltage, and a gate to which the clock signal is applied;
A second PMOS transistor having a source coupled to a drain of the first PMOS transistor, a drain coupled to a first node, and a gate to which the first input signal is applied;
A first NMOS transistor having a drain, a source coupled to a ground voltage, and a gate to which the clock signal is applied;
A second NMOS transistor having a source coupled to a drain of the first NMOS transistor, a drain coupled to the first node, and a gate to which the second input signal is applied;
A first inverter for inverting a voltage of the first node to generate the first output signal; And
And a second inverter for inverting a voltage of the first node to generate the second output signal. 제3 항에 있어서, 상기 제1 PMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터의 외형비(aspect ratio, W/L)는 상기 제1 NMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터의 외형비(aspect ratio, W/L)보다 큰 것을 특징으로 하는 듀티 사이클 에러 누적 회로.The semiconductor device according to claim 3, wherein an aspect ratio (W / L) of the first PMOS transistor and the second PMOS transistor is an aspect ratio (W / L) of the first NMOS transistor and the second NMOS transistor ) ≪ / RTI > 제3 항에 있어서, 상기 제1 인버터의 문턱 전압은 상기 제2 인버터의 문턱 전압보다 높은 것을 특징으로 하는 듀티 사이클 에러 누적 회로.4. The duty cycle error accumulation circuit of claim 3, wherein a threshold voltage of the first inverter is higher than a threshold voltage of the second inverter. 제1 항에 있어서, 상기 피드백부는 제1 내지 제(n-1) AND 게이트들을 포함하고, 제k AND 게이트는 상기 제(k+1) 딜레이부의 상기 제2 출력 신호 및 상기 클럭 신호에 대해 AND 연산을 수행한 결과를 상기 제k 딜레이부에 상기 제2 입력 신호로서 제공하는 것을 특징으로 하는 듀티 사이클 에러 누적 회로.The apparatus of claim 1, wherein the feedback unit includes first through (n-1) AND gates, and the kth AND gate is ANDed with the second output signal and the clock signal of the (k + And provides the result of the calculation to the k-th delay unit as the second input signal. 듀티 사이클 보정 신호에 기초하여 입력 클럭 신호의 듀티 사이클을 보정하여 출력 클럭 신호를 생성하는 듀티 사이클 제어부;
상기 출력 클럭 신호를 반전시켜 반전 클럭 신호를 생성하는 인버터;
m(m은 2 이상의 정수) 주기 동안 상기 출력 클럭 신호의 논리 하이 레벨 구간의 누적 길이 및 상기 출력 클럭 신호의 논리 로우 레벨 구간의 누적 길이에 기초하여 제1 누적 신호를 생성하는 제1 듀티 사이클 에러 누적 회로;
m 주기 동안 상기 반전 클럭 신호의 논리 하이 레벨 구간의 누적 길이 및 상기 반전 클럭 신호의 논리 로우 레벨 구간의 누적 길이에 기초하여 제2 누적 신호를 생성하는 제2 듀티 사이클 에러 누적 회로; 및
상기 제1 누적 신호 및 상기 제2 누적 신호를 비교하여 상기 듀티 사이클 보정 신호를 생성하는 제어부를 포함하는 듀티 사이클 보정 회로.A duty cycle controller for correcting the duty cycle of the input clock signal based on the duty cycle correction signal to generate an output clock signal;
An inverter for inverting the output clock signal to generate an inverted clock signal;
level period of the output clock signal and an accumulated length of a logical low-level interval of the output clock signal for a period of m (m is an integer equal to or greater than 2) Accumulation circuit;
a second duty cycle error accumulation circuit for generating a second accumulation signal based on an accumulated length of the logical high level interval of the inverted clock signal and an accumulated length of the logical low level interval of the inverted clock signal during the m period; And
And a controller for comparing the first accumulated signal and the second accumulated signal to generate the duty cycle correction signal. 제7 항에 있어서, 상기 제1 듀티 사이클 에러 누적 회로는 상기 출력 클럭 신호를 내부 클럭 신호로서 수신하고, 상기 제2 듀티 사이클 에러 누적 회로는 상기 반전 클럭 신호를 내부 클럭 신호로서 수신하고,
상기 제1 및 제2 듀티 사이클 에러 누적 회로 각각은,
각각이 상기 내부 클럭 신호, 제1 입력 신호 및 제2 입력 신호를 수신하고, 상기 제1 입력 신호 및 상기 제2 입력 신호 중에서 상기 내부 클럭 신호의 논리 레벨에 기초하여 선택되는 하나의 신호를 딜레이시켜 제1 출력 신호 및 제2 출력 신호를 생성하는 제1 내지 제n(n은 2 이상의 정수) 딜레이부들; 및
상기 제(k+1)(k는 (n-1) 이하의 양의 정수) 딜레이부의 상기 제2 출력 신호에 기초하여 상기 제k 딜레이부에 상기 제2 입력 신호를 제공하는 피드백부를 포함하고,
상기 제k 딜레이부의 상기 제1 출력 신호는 상기 제(k+1) 딜레이부에 상기 제1 입력 신호로서 제공되고 상기 제1 딜레이부의 상기 제1 입력 신호 및 상기 제n 딜레이부의 상기 제2 입력 신호는 상기 내부 클럭 신호이며,
상기 제1 누적 신호는 상기 제1 듀티 사이클 에러 누적 회로에 포함되는 상기 제1 내지 제n 딜레이부들의 상기 제1 출력 신호들을 포함하고, 상기 제2 누적 신호는 상기 제2 듀티 사이클 에러 누적 회로에 포함되는 상기 제1 내지 제n 딜레이부들의 상기 제1 출력 신호들을 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.8. The integrated circuit of claim 7, wherein the first duty cycle error accumulation circuit receives the output clock signal as an internal clock signal, the second duty cycle error accumulation circuit receives the inverted clock signal as an internal clock signal,
Wherein each of the first and second duty cycle error accumulation circuits comprises:
Each of which receives the internal clock signal, the first input signal and the second input signal, and delays one of the first input signal and the second input signal, which is selected based on the logic level of the internal clock signal First to n-th (n is an integer of 2 or more) delay parts for generating a first output signal and a second output signal; And
And a feedback unit for providing the second input signal to the k-th delay unit based on the second output signal of the (k + 1) (k is a positive integer equal to or less than (n-1)) delay units,
Wherein the first output signal of the k-th delay unit is provided as the first input signal to the (k + 1) -th delay unit and the first input signal of the first delay unit and the second input signal of the Is the internal clock signal,
Wherein the first accumulation signal includes the first output signals of the first through the n-th delay units included in the first duty cycle error accumulation circuit and the second accumulation signal includes the first duty cycle error accumulation circuit And the first output signals of the first through the n-th delay units included in the duty cycle correction circuit. 제8 항에 있어서, 상기 제어부는 상기 제1 누적 신호에 포함되는 연속되는 0의 비트의 개수가 상기 제2 누적 신호에 포함되는 연속되는 0의 비트의 개수보다 큰 경우 상기 듀티 사이클 보정 신호를 통해 상기 듀티 사이클 제어부가 상기 입력 클럭 신호의 논리 로우 레벨의 폭을 감소시키도록 제어하고, 상기 제1 누적 신호에 포함되는 연속되는 0의 비트의 개수가 상기 제2 누적 신호에 포함되는 연속되는 0의 비트의 개수보다 작은 경우 상기 듀티 사이클 보정 신호를 통해 상기 듀티 사이클 제어부가 상기 입력 클럭 신호의 논리 로우 레벨의 폭을 증가시키도록 제어하는 것을 특징으로 하는 듀티 사이클 보정 회로.The apparatus of claim 8, wherein when the number of consecutive zero bits included in the first accumulation signal is greater than the number of consecutive zero bits included in the second accumulation signal, Wherein the duty cycle control unit controls the duty cycle control unit to reduce the width of the logic low level of the input clock signal so that the number of consecutive 0 bits included in the first accumulation signal is equal to Wherein the duty cycle control unit controls the duty cycle control unit to increase the width of the logic low level of the input clock signal when the duty cycle correction signal is smaller than the number of bits. 제7 항에 있어서,
모드 신호에 기초하여 제1 모드에서 상기 출력 클럭 신호를 상기 제2 듀티 사이클 에러 누적 회로에 제공하고 제2 모드에서 상기 반전 클럭 신호를 상기 제2 듀티 사이클 에러 누적 회로에 제공하는 멀티플렉서; 및
캘리브레이션 신호에 기초하여 상기 출력 클럭 신호의 듀티 사이클을 보정하여 보정된 클럭 신호를 상기 제1 듀티 사이클 에러 누적 회로에 제공하는 캘리브레이션부를 더 포함하고,
상기 제어부는 모드에 따라 상기 모드 신호를 상기 멀티플렉서에 제공하고,상기 제1 모드에서 상기 제1 누적 신호 및 상기 제2 누적 신호를 비교하여 상기 캘리브레이션 신호를 생성하여 상기 캘리브레이션부에 제공하고, 상기 제2 모드에서 상기 듀티 사이클 보정 신호를 생성하여 상기 듀티 사이클 제어부에 제공하는 것을 특징으로 하는 듀티 사이클 보정 회로.8. The method of claim 7,
A multiplexer for providing the output clock signal to the second duty cycle error accumulation circuit in a first mode based on a mode signal and providing the inverted clock signal to the second duty cycle error accumulation circuit in a second mode; And
And a calibration unit for correcting the duty cycle of the output clock signal based on the calibration signal and providing the corrected clock signal to the first duty cycle error accumulation circuit,
Wherein the control unit provides the mode signal to the multiplexer according to a mode, compares the first accumulated signal and the second accumulated signal in the first mode to generate the calibration signal and provides the calibration signal to the calibration unit, 2 mode, and provides the duty cycle correction signal to the duty cycle control unit.
KR1020120070930A 2012-06-29 2012-06-29 Duty cycle error accumulation circuit and duty cycle correction circuit having the same KR101906371B1 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120070930A KR101906371B1 (en) 2012-06-29 2012-06-29 Duty cycle error accumulation circuit and duty cycle correction circuit having the same
US13/835,824 US8766691B2 (en) 2012-06-29 2013-03-15 Duty cycle error accumulation circuit and duty cycle correction circuit having the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120070930A KR101906371B1 (en) 2012-06-29 2012-06-29 Duty cycle error accumulation circuit and duty cycle correction circuit having the same

Publications (2)

Publication Number Publication Date
KR20140002367A KR20140002367A (en) 2014-01-08
KR101906371B1 true KR101906371B1 (en) 2018-10-10

Family

ID=49777489

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120070930A KR101906371B1 (en) 2012-06-29 2012-06-29 Duty cycle error accumulation circuit and duty cycle correction circuit having the same

Country Status (2)

Country Link
US (1) US8766691B2 (en)
KR (1) KR101906371B1 (en)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015012352A (en) * 2013-06-27 2015-01-19 マイクロン テクノロジー， インク． Semiconductor device
CN104167175B (en) * 2014-08-06 2016-08-31 上海和辉光电有限公司 Oled
KR102280437B1 (en) 2015-10-14 2021-07-22 삼성전자주식회사 Delay cell and delay line having the same
US10545196B2 (en) * 2016-03-24 2020-01-28 Nxp Usa, Inc. Multiple axis magnetic sensor
KR20180072082A (en) * 2016-12-21 2018-06-29 에스케이하이닉스 주식회사 Duty correction circuit and method for correcting duty
US10923175B2 (en) 2018-01-31 2021-02-16 Samsung Electronics Co., Ltd. Memory device adjusting duty cycle and memory system having the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110298504A1 (en) 2008-03-25 2011-12-08 Micron Technology, Inc. Clock generator and methods using closed loop duty cycle correction

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6411145B1 (en) * 2001-06-14 2002-06-25 Lsi Logic Corporation Feedback control of clock duty cycle
US6981185B1 (en) 2002-08-09 2005-12-27 Adaptec, Inc. Methods and apparatus to correct duty cycle
US6967514B2 (en) * 2002-10-21 2005-11-22 Rambus, Inc. Method and apparatus for digital duty cycle adjustment
KR100518575B1 (en) 2003-05-22 2005-10-04 삼성전자주식회사 Duty cycle correction circuit of delay locked loop and the delay locked loop having the duty cycle correction circuit
KR100752651B1 (en) 2006-01-16 2007-08-29 삼성전자주식회사 Analog level meter and method for measuring level of analog signal using duty ratio
TW200814532A (en) 2006-09-07 2008-03-16 Richtek Techohnology Corp Device and method of generating PWM signals, power converter and power conversion method utilizing the same
US7839194B2 (en) 2007-11-21 2010-11-23 Rambus Inc. Clock circuitry for generating multiple clocks with time-multiplexed duty cycle adjustment
KR101097467B1 (en) * 2008-11-04 2011-12-23 주식회사 하이닉스반도체 Duty detecting circuit and duty cycle correcter including the same
KR101046245B1 (en) 2009-11-30 2011-07-04 주식회사 하이닉스반도체 Duty compensation circuit
KR101051944B1 (en) * 2010-05-31 2011-07-26 주식회사 하이닉스반도체 Duty detecting circuit and duty cycle correcter including the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110298504A1 (en) 2008-03-25 2011-12-08 Micron Technology, Inc. Clock generator and methods using closed loop duty cycle correction

Also Published As

Publication number Publication date
KR20140002367A (en) 2014-01-08
US8766691B2 (en) 2014-07-01
US20140002157A1 (en) 2014-01-02

Similar Documents

Publication Publication Date Title
KR101906371B1 (en) Duty cycle error accumulation circuit and duty cycle correction circuit having the same
US9209812B2 (en) Voltage level conversion circuits and display devices including the same
US7863957B2 (en) Duty cycle correction circuit and semiconductor integrated circuit apparatus including the same
US7733141B2 (en) Semiconductor device and operating method thereof
JP4376081B2 (en) Frequency multiplier and method capable of adjusting clock duty cycle
US9429618B2 (en) Semiconductor integrated circuit device having function for detecting degradation of semiconductor device and method of driving the same
US8143940B2 (en) Internal supply voltage generating circuit and method for generating internal supply voltage
CN104867438A (en) Shift register unit and driving method thereof, shift register and display device
US9859880B2 (en) Delay cell and delay line having the same
US9172385B2 (en) Timing adjustment circuit and semiconductor integrated circuit device
JP5580751B2 (en) Semiconductor device
US20080252349A1 (en) Duty cycle correcting circuit
US20110204949A1 (en) Apparatus and method for external to internal clock generation
US7151396B2 (en) Clock delay compensation circuit
JP2011050004A (en) Semiconductor device and phase detection circuit
US20080001628A1 (en) Level conversion circuit
US6980036B2 (en) Semiconductor device comprising frequency multiplier of external clock and output buffer of test data and semiconductor test method
US7737748B2 (en) Level shifter of semiconductor device and method for controlling duty ratio in the device
US8493118B2 (en) Low power scannable latch
JP2009044579A (en) Clock generating circuit and electronic device
US8810279B2 (en) Pseudo-static domino logic circuit and apparatuses including same
US11295790B2 (en) Memory interface circuit and controller
US7596029B2 (en) Flash memory device including unified oscillation circuit and method of operating the device
JP2014033414A (en) Semiconductor device
US7940093B2 (en) Output circuit with overshoot-reducing function

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant