JP2015012352A - 半導体装置 - Google Patents

Abstract

【課題】ロック時間の短いデューティ調整回路を提供する。【解決手段】デューティ制御信号Ｄ１に基づいて内部クロック信号ＰＣＬＫ０のデューティ比を調整することにより内部クロック信号ＰＣＬＫ１を生成するデューティ調整回路１５０と、内部クロック信号ＰＣＬＫ１を遅延させることによって内部クロック信号ＬＣＬＫを生成するディレイライン１１０と、第１のモードにおいては内部クロック信号ＰＣＬＫ１のデューティ比を検出することによってデューティ制御信号Ｄ１を生成し、第２のモードにおいては内部クロック信号ＬＣＬＫのデューティ比を検出することによってデューティ制御信号Ｄ１を生成するデューティ検知回路１６０と、を備える。本発明によれば、モードによってフィードバックループの構成を切り替えることができるため、高速なロック動作が可能となる。【選択図】図２

Description

本発明は半導体装置に関し、特に、クロック信号のデューティ比を調整するデューティ調整回路を備えた半導体装置に関する。

代表的な半導体メモリデバイスであるＤＲＡＭ（Dynamic Random Access Memory）は、ＤＤＲ（Double Data Rate）型と呼ばれるタイプが主流である。ＤＤＲ型のＤＲＡＭは、クロック信号の立ち上がりエッジ及び立ち下がりエッジの両方に同期してデータを入出力することから、クロック信号のデューティ比を正確に５０％に維持する必要があり、このためにデューティ調整回路が用いられることが多い（特許文献１参照）。

デューティ調整回路は、クロック信号の位相を制御するＤＬＬ（Delay Locked Loop）回路に組み込まれることが一般的である。ＤＬＬ回路にはクロック信号を遅延させるディレイラインが含まれており、ディレイラインを通過したクロック信号のデューティ比をデューティ検知回路によって検知し、その結果をデューティ調整回路にフィードバックすることによってクロック信号のデューティ比が調整される。

特開２００８−２１０４３６号公報

しかしながら、ディレイラインはある程度大きな固有遅延を有しているため、デューティ調整回路とデューティ検知回路からなるフィードバックループのループ長が比較的長くなる。このため、デューティ制御におけるフィードバック応答性が低くなり、所望のデューティ比に到達するまでに長い時間がかかるという問題があった。

本発明の一側面による半導体装置は、デューティ制御信号に基づいて第１のクロック信号のデューティ比を調整することにより第２のクロック信号を生成するデューティ調整回路と、前記第２のクロック信号を遅延させることによって第３のクロック信号を生成するディレイラインと、第１のモードにおいては前記第２のクロック信号のデューティ比を検出することによって前記デューティ制御信号を生成し、第２のモードにおいては前記第３のクロック信号のデューティ比を検出することによって前記デューティ制御信号を生成するデューティ検知回路と、を備えることを特徴とする。

本発明の他の側面による半導体装置は、クロック信号の伝搬パスに挿入され、デューティ制御信号に基づいて前記クロック信号のデューティ比を調整するデューティ調整回路と、前記デューティ調整回路から出力される前記クロック信号のデューティ比を検出することにより前記デューティ制御信号を生成するデューティ検知回路と、を備え、第１のモードにおいては、前記デューティ調整回路及び前記デューティ検知回路を含むフィードバックループが第１のループ長となるよう、前記伝搬パスの第１のノードに現れる前記クロック信号のデューティ比を前記デューティ検知回路によって検知し、第２のモードにおいては、前記フィードバックループが前記第１のループ長よりも長い第２のループ長となるよう、前記伝搬パスの前記第１のノードとは異なる第２のノードに現れる前記クロック信号のデューティ比を前記デューティ検知回路によって検知することを特徴とする。

本発明によれば、モードによってフィードバックループの構成を切り替えることができることから、デューティ制御におけるフィードバック応答性を高めることが可能となる。

本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。 ＤＬＬ回路１００の構成を示すブロック図である。 デューティ調整回路１５０及びＤＣＣ制御回路１７０の構成を説明するためのブロック図である。 ＤＬＬ回路１００のデューティ調整動作を説明するためのタイミング図である。 ＤＬＬ回路１００のデューティ調整動作を説明するための別のタイミング図である。 デューティ調整回路１５０の構成を示すブロック図である。 デューティ調整部１５１の回路図である。 変形例によるクロックトインバータＣＶ１の回路図である。 ヒューズ信号ＦＰ，ＦＮを生成するための回路を示すブロック図である。 合成回路１５５の回路図である。 ＤＣＣ制御回路１７０の構成を模式的に示すブロック図である。 デューティ検知信号Ｄ１のビットｂ６〜ｂ２の値と駆動能力との関係を説明するための模式図であり、デューティ比が５０％未満である場合を示している。 デューティ検知信号Ｄ１のビットｂ６〜ｂ２の値と駆動能力との関係を説明するための模式図であり、デューティ比が５０％超である場合を示している。 デューティ調整部１５１〜１５４による調整量を説明するための模式図であり、デューティ比が５０％未満である場合を示している。 デューティ比が５０％未満である場合における内部クロック信号のデューティ比の変化を示す波形図である。 デューティ調整部１５１〜１５４による調整量を説明するための模式図であり、デューティ比が５０％超である場合を示している。 デューティ比が５０％超である場合における内部クロック信号のデューティ比の変化を示す波形図である。 合成回路１５５の動作を説明するための波形図であり、（ａ）はデューティ比が５０％未満である場合の波形を示し、（ｂ）はデューティ比が５０％超である場合の波形を示している。 第１の変形例によるデューティ調整回路１５０Ａの構成を示すブロック図である。 第２の変形例によるデューティ調整回路１５０Ｂの構成を示すブロック図である。 第３の変形例によるデューティ調整回路１５０Ｃの構成を示すブロック図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。

本実施形態による半導体装置１０はＤＲＡＭであり、図１に示すようにメモリセルアレイ１１を備えている。メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、それらの交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してアンプ回路１５に接続される。

ロウデコーダ１２、カラムデコーダ１３、センス回路１４及びアンプ回路１５の動作は、アクセス制御回路２０によって制御される。アクセス制御回路２０には、外部端子２１〜２４を介してアドレス信号ＡＤＤ、コマンド信号ＣＭＤ、外部クロック信号ＣＫ，ＣＫＢなどが供給される。外部クロック信号ＣＫ，ＣＫＢは、互いに相補の信号である。アクセス制御回路２０は、これらの信号に基づいてロウデコーダ１２、カラムデコーダ１３、センス回路１４、アンプ回路１５及びデータ入出力回路３０を制御する。

具体的には、コマンド信号ＣＭＤがアクティブコマンドを示している場合、アドレス信号ＡＤＤはロウデコーダ１２に供給される。これに応答して、ロウデコーダ１２はアドレス信号ＡＤＤが示すワード線ＷＬを選択し、これにより対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。その後、アクセス制御回路２０は、所定のタイミングでセンス回路１４を活性化させる。

一方、コマンド信号ＣＭＤがリードコマンド又はライトコマンドを示している場合、アドレス信号ＡＤＤはカラムデコーダ１３に供給される。これに応答して、カラムデコーダ１３はアドレス信号ＡＤＤが示すビット線ＢＬをアンプ回路１５に接続する。これにより、リード動作時においては、センスアンプＳＡを介してメモリセルアレイ１１から読み出されたリードデータＤＱがアンプ回路１５及びデータ入出力回路３０を介してデータ端子３１から外部に出力される。また、ライト動作時においては、データ端子３１及びデータ入出力回路３０を介して外部から供給されたライトデータＤＱが、アンプ回路１５及びセンスアンプＳＡを介してメモリセルＭＣに書き込まれる。

図１に示すように、アクセス制御回路２０にはＤＬＬ回路１００が含まれている。ＤＬＬ回路１００は、外部クロック信号ＣＫ，ＣＫＢを受け、これに基づいて位相制御された内部クロック信号ＬＣＬＫを生成する回路である。ＤＬＬ回路１００には、内部クロック信号ＬＣＬＫを遅延させるディレイライン（ＤＬ）１１０と、内部クロック信号ＬＣＬＫのデューティ比を５０％に調整するデューティ調整回路（ＤＣＣ）１５０が含まれている。ＤＬＬ回路１００の詳細については後述する。内部クロック信号ＬＣＬＫは、データ入出力回路３０に含まれる出力回路３０ａに供給される。これにより、リードデータＤＱ及びデータストローブ信号ＤＱＳは、内部クロック信号ＬＣＬＫに同期してデータ端子３１及びデータストローブ端子３２からそれぞれ出力される。

これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図１に示す電源回路４０によって生成される。電源回路４０は、電源端子４１，４２を介してそれぞれ供給される外部電位ＶＤＤ及び接地電位ＶＳＳを受け、これらに基づいて内部電圧ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹなどを生成する。内部電位ＶＰＰは外部電位ＶＤＤを昇圧することによって生成され、内部電位ＶＰＥＲＩ，ＶＡＲＹは外部電位ＶＤＤを降圧することによって生成される。

内部電圧ＶＰＰは、主にロウデコーダ１２において用いられる電圧である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電圧ＶＡＲＹは、主にセンス回路１４において用いられる電圧である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧ＶＰＥＲＩは、アクセス制御回路２０などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電圧ＶＤＤよりも電圧の低い内部電圧ＶＰＥＲＩを用いることにより、半導体装置１０の低消費電力化が図られている。

図２は、ＤＬＬ回路１００の構成を示すブロック図である。

図２に示すＤＬＬ回路１００は、内部クロック信号ＰＣＬＫ１を遅延させることによって内部クロック信号ＬＣＬＫを生成するディレイライン１１０を備えている。内部クロック信号ＰＣＬＫ１は、外部クロック信号ＣＫ，ＣＫＢを受けるクロックレシーバ２５から出力される内部クロック信号ＰＣＬＫ０がデューティ調整回路１５０を通過した信号である。ディレイライン１１０は、遅延量の調整ピッチが粗いコースディレイライン（ＣＤＬ）１１１と遅延量の調整ピッチが細かいファインディレイライン（ＦＤＬ）１１２が直列接続された構成を有している。ディレイライン１１０から出力される内部クロック信号ＬＣＬＫは、バッファ１１３及びクロックツリー１１４を介して出力回路３０ａに供給され、上述の通り、リードデータＤＱやデータストローブ信号ＤＱＳの出力タイミングを規定するタイミング信号として用いられる。

内部クロック信号ＬＣＬＫは、レプリカ回路１２０にも供給される。レプリカ回路１２０は、バッファ１１３、クロックツリー１１４及び出力回路３０ａからなる回路群と実質的に同じ遅延時間を有する回路であり、内部クロック信号ＬＣＬＫを受けてレプリカクロック信号ＲＣＬＫを出力する。ここで、出力回路３０ａは内部クロック信号ＬＣＬＫに同期してリードデータＤＱやデータストローブ信号ＤＱＳを出力するものであることから、レプリカ回路１２０から出力されるレプリカクロック信号ＲＣＬＫは、リードデータＤＱやデータストローブ信号ＤＱＳと正確に同期する。ＤＲＡＭにおいては、リードデータＤＱやデータストローブ信号ＤＱＳが外部クロック信号ＣＫ，ＣＫＢに対して正確に同期している必要があり、両者の位相にずれが生じている場合にはこれを検出し、補正する必要がある。かかる検出は、位相判定回路１３０によって行われ、判定の結果は位相判定信号ＰＤとして出力される。

位相判定信号ＰＤは、ディレイライン制御回路１４０に供給される。ディレイライン制御回路１４０は、位相判定信号ＰＤに基づいてカウント値ＣＮＴをカウントアップ又はカウントダウンし、これによってディレイライン１１０の遅延量を制御する回路である。具体的には、内部クロック信号ＰＣＬＫ０よりもレプリカクロック信号ＲＣＬＫの位相が遅れていることを位相判定信号ＰＤが示している場合、ディレイライン制御回路１４０はカウント値ＣＮＴをカウントダウンし、ディレイライン１１０の遅延量を減少させる。逆に、内部クロック信号ＰＣＬＫ０よりもレプリカクロック信号ＲＣＬＫの位相が進んでいることを位相判定信号ＰＤが示している場合、ディレイライン制御回路１４０はカウント値ＣＮＴをカウントアップし、ディレイライン１１０の遅延量を増大させる。このような動作により、レプリカクロック信号ＲＣＬＫの位相が内部クロック信号ＰＣＬＫ０と一致するよう、ディレイライン１１０の遅延量が調整される。レプリカクロック信号ＲＣＬＫの位相が内部クロック信号ＰＣＬＫ０と一致している場合、リードデータＤＱやデータストローブ信号ＤＱＳが外部クロック信号ＣＫ，ＣＫＢに対して正確に同期した状態が得られる。

図２に示すように、ＤＬＬ回路１００にはデューティ比を調整するデューティ調整回路１５０が含まれている。本実施形態ではディレイライン１１０の前段にデューティ調整回路１５０が挿入されており、クロックレシーバ２５から出力される内部クロック信号ＰＣＬＫ０のデューティ比を調整することにより、内部クロック信号ＰＣＬＫ１を生成する。

本実施形態においては、セレクタ１８０によって内部クロック信号ＰＣＬＫ１又はＬＣＬＫのいずれか一方が選択され、選択された内部クロック信号ＰＣＬＫ１又はＬＣＬＫのデューティ比がデューティ検知回路（ＤＣＤ）１６０によって検出され、これに応じてデューティ検知信号Ｄ１が生成される。デューティ検知回路１６０による内部クロック信号ＬＣＬＫの検出位置は、出力回路３０ａにより近いことが好ましく、本実施形態ではクロックツリー１１４を通過した内部クロック信号ＬＣＬＫのデューティ比を検出している。但し、本発明がこれに限定されるものではなく、図２において破線で示すように、クロックツリー１１４を通過する前の内部クロック信号ＬＣＬＫのデューティ比を検出しても構わない。

セレクタ１８０による選択は、リセット信号ＲＳＴ及び切替信号ＳＥＬに基づいて行われる。詳細については後述するが、リセット信号ＲＳＴが活性化すると内部クロック信号ＰＣＬＫ１が選択され、その後、切替信号ＳＥＬが活性化すると内部クロック信号ＬＣＬＫが選択される。内部クロック信号ＰＣＬＫ１が選択される状態は「第１のモード」であり、内部クロック信号ＬＣＬＫが選択される状態は「第２のモード」である。リセット信号ＲＳＴは、ＤＬＬ回路１００を初期化する際などに活性化される信号であり、図１に示したアクセス制御回路２０の内部で生成される。また、切替信号ＳＥＬはデューティ検知回路１６０によってデューティ比が所定値を超えたことに応答して活性化される。具体的には、デューティ比が５０％未満から５０％超に変化した際、或いは、デューティ比が５０％超から５０％未満に変化した際に切替信号ＳＥＬが活性化する。

リセット信号ＲＳＴは、デューティ検知回路１６０にも供給される。詳細については後述するが、リセット信号ＲＳＴの活性化により第１のモードが選択されると、デューティ検知回路１６０は第１の周期でデューティ検知信号Ｄ１を更新する。その後、切替信号ＳＥＬの活性化により第２のモードに移行すると、デューティ検知回路１６０は第１の周期よりも長い第２の周期でデューティ検知信号Ｄ１を更新する。

デューティ検知回路１６０によって検出されたデューティ検知信号Ｄ１は、ＤＣＣ制御回路１７０に供給される。ＤＣＣ制御回路１７０はデューティ検知信号Ｄ１を受け、これに基づいてデューティ制御信号Ｄ２を生成し、これをデューティ調整回路１５０に供給する。デューティ調整回路１５０は、デューティ制御信号Ｄ２に基づいて内部クロック信号ＰＣＬＫ０のデューティ比を変化させ、これを内部クロック信号ＰＣＬＫ１として出力する。

図３は、デューティ調整回路１５０及びＤＣＣ制御回路１７０の構成を説明するためのブロック図である。

図３に示すように、デューティ調整回路１５０は粗調整回路１５０Ｘ及び微調整回路１５０Ｙが直列に接続された構成を有している。粗調整回路１５０Ｘは、内部クロック信号ＰＣＬＫ０のデューティ比を相対的に粗いピッチで調整する回路であり、ＤＣＣ制御回路１７０に含まれるカウンタ１７０Ｘのカウント値ＣＮＴＸによって制御される。一方、微調整回路１５０Ｙは、内部クロック信号ＰＣＬＫ０のデューティ比を相対的に細かいピッチで調整する回路であり、ＤＣＣ制御回路１７０に含まれるカウンタ１７０Ｙのカウント値ＣＮＴＹによって制御される。

ＤＣＣ制御回路１７０は、リセット信号ＲＳＴの活性化によって第１のモードが選択されると、デューティ検知信号Ｄ１に基づいてカウンタ１７０Ｘのカウント値ＣＮＴＸを更新する。これにより、第１のモードにおいては、粗調整回路１５０Ｘを用いたデューティ比の調整が行われる。その後、切替信号ＳＥＬの活性化によって第２のモードに移行すると、デューティ検知信号Ｄ１に基づいてカウンタ１７０Ｙのカウント値ＣＮＴＹを更新する。これにより、第２のモードにおいては、微調整回路１５０Ｙを用いたデューティ比の調整が行われる。

図４は、ＤＬＬ回路１００のデューティ調整動作を説明するためのタイミング図である。

図４に示す例では、時刻ｔ１にリセット信号ＲＳＴが活性化しており、これにより第１のモードが選択される。また、図４に示す例では、時刻ｔ１における内部クロック信号ＰＣＬＫ１のデューティ比が５０％未満であり、したがって、デューティ調整回路１５０はデューティ比を増大させる方向に制御を行う。第１のモードにおいては、デューティ調整回路１５０によるデューティ比の調整が第１の周期Ｔ１ごとに実行される。第１の周期Ｔ１は、例えば１６クロックサイクル（１６ｔＣＫ）である。

これにより、第１の周期Ｔ１ごとに内部クロック信号ＰＣＬＫ１のデューティ比が高められ、その値は徐々に５０％に近づく。第１のモードにおいては、図３に示した粗調整回路１５０Ｘを用いたデューティ調整が行われるため、第１の周期Ｔ１ごとのデューティ調整量はＰＴ１である。そして、時刻ｔ２において内部クロック信号ＰＣＬＫ１のデューティ比が５０％を超えると、切替信号ＳＥＬが活性化し、第２のモードに移行する。

第２のモードに移行すると、セレクタ１８０によって内部クロック信号ＬＣＬＫが選択されるため、デューティ検知回路１６０は内部クロック信号ＰＣＬＫ１に変えて、内部クロック信号ＬＣＬＫのデューティ比を検知する。ここで、第２のモードにおいては、デューティ調整回路１５０によるデューティ比の調整が第２の周期Ｔ２（＞Ｔ１）ごとに実行される。第２の周期Ｔ２は、例えば３２クロックサイクル（３２ｔＣＫ）である。第２のモードにおける周期Ｔ２を第１のモードにおける周期Ｔ１よりも長く設定しているのは、第１のモードにおけるフィードバックループ（１５０→１８０→１６０→１７０→１５０）よりも、第２のモードにおけるフィードバックループ（１５０→１１０→１１３→１１４→１８０→１６０→１７０→１５０）の方がループ長が長く、このため固有遅延が大きいためである。

第２のモードにおいては、図３に示した微調整回路１５０Ｙを用いたデューティ調整が行われるため、第２の周期Ｔ２ごとのデューティ調整量はＰＴ２（＜ＰＴ１）である。これにより、第２の周期Ｔ２ごとに内部クロック信号ＬＣＬＫのデューティ比が調整量Ｐ２ずつ５０％に近づき、最終的には５０％近傍で安定する。

このように、本実施形態においては、デューティ制御の初期においては第１のモードで動作を行い、内部クロック信号ＰＣＬＫ１のデューティ比が５０％を超えたことに応答して第２のモードに移行している。このため、デューティ比が５０％から大きく乖離している可能性のある初期においては速やかにデューティ比を変化させることが可能となる。しかも、デューティ比が５０％近傍である内部クロック信号ＰＣＬＫ１をディレイライン１１０に入力することができるため、ディレイライン１１０の通過に伴ってパルスが消失するといった問題を解消することができる。そして、第２のモードに移行した後は、ＤＬＬ回路１００の出力信号である内部クロック信号ＬＣＬＫのデューティ比を正確に５０％近傍に制御することが可能となる。

尚、第１のモードから第２のモードに切り替わると、デューティ比の検知対象が内部クロック信号ＰＣＬＫ１から内部クロック信号ＬＣＬＫに切り替わるため、図５に示すように、第２のモードに移行した直後は、検知されるデューティ比の連続性が失われる場合がある。しかしながら、第１のモードから第２のモードに切り替わる時点においては、ディレイライン１１０に入力される内部クロック信号ＰＣＬＫ１のデューティ比がほぼ５０％となっていることから、第２のモードに移行した直後における内部クロック信号ＬＣＬＫのデューティ比も５０％近傍であることが期待される。但し、第２のモードに移行した直後における内部クロック信号ＬＣＬＫのデューティ比が５０％から乖離している場合には、まず粗調整回路１５０Ｘを動作させた後、微調整回路１５０Ｙを動作させても構わない。

以下、デューティ調整回路１５０のより具体的な回路例について説明する。但し、本発明において使用するデューティ調整回路１５０の回路構成がこれに限定されるものではない。

図６は、デューティ調整回路１５０の構成を示すブロック図である。

図６に示すように、デューティ調整回路１５０は、４つのデューティ調整部１５１〜１５４及び合成回路１５５によって構成されている。デューティ調整部１５１，１５２は直列接続されており、伝搬パスＡを構成する。デューティ調整部１５３，１５４も直列接続されており、伝搬パスＢを構成する。伝搬パスＡと伝搬パスＢは並列である。そして、伝搬パスＡから出力される内部クロック信号ＰＣＬＫＡ１と、伝搬パスＢから出力される内部クロック信号ＰＣＬＫＢ１が合成回路１５５に入力され、内部クロック信号ＰＣＬＫ１として出力される。デューティ調整部１５１〜１５４は図３に示した粗調整回路１５０Ｘに相当し、合成回路１５５は図３に示した微調整回路１５０Ｙに相当する。

デューティ調整部１５１〜１５４は互いに同じ回路構成を有しており、それぞれ内部クロック信号の立ち上がりエッジ及び立ち下がりエッジの一方のスルーレートを変化させる役割を果たす。デューティ調整部１５１〜１５４によるスルーレートの調整には互いに異なる制御信号が用いられる。具体的には、デューティ調整部１５１には制御信号Ｐ１，Ｎ１が用いられ、デューティ調整部１５２には制御信号Ｐ２，Ｎ２が用いられ、デューティ調整部１５３には制御信号Ｐ３，Ｎ３が用いられ、デューティ調整部１５４には制御信号Ｐ４，Ｎ４が用いられる。これら制御信号Ｐ１〜Ｐ４，Ｎ１〜Ｎ４は、上述したデューティ制御信号Ｄ２を構成する信号の一部（例えばカウント値ＣＮＴＸ）である。

図７は、デューティ調整部１５１の回路図である。

図７に示すように、デューティ調整部１５１は、並列接続された６つのクロックトインバータＣＶ１，ＣＶ２，ＣＶ４，ＣＶ８，ＣＶ２Ｆ，ＣＶ４Ｆを備え、内部クロック信号ＰＣＬＫ０を受けて内部クロック信号ＰＣＬＫＡ０を生成する。これらクロックトインバータは互いに同じ回路構成を有しているため、ここでは代表してクロックトインバータＣＶ１の構成について説明する。クロックトインバータＣＶ１は、内部電位ＶＰＥＲＩが供給される電源配線ＶＬと接地電位ＶＳＳが供給される電源配線ＳＬとの間にこの順に直列接続されたＰチャンネル型ＭＯＳトランジスタＭＰ１１，ＭＰ１２と、Ｎチャンネル型ＭＯＳトランジスタＭＮ１２，ＭＮ１１によって構成されている。

トランジスタＭＰ１２，ＭＮ１２のゲート電極は共通接続され、内部クロック信号ＰＣＬＫ０が供給される入力ノードｎ１を構成する。また、トランジスタＭＰ１２，ＭＮ１２のドレインは共通接続され、内部クロック信号ＰＣＬＫ１が出力される出力ノードｎ２を構成する。

一方、トランジスタＭＰ１１のゲート電極には制御信号Ｐ１の一部である制御信号Ｐ１１が供給される。これにより、制御信号Ｐ１１がローレベルに活性化している場合、クロックトインバータＣＶ１は、入力ノードｎ１のレベルに基づいて出力ノードｎ２をプルアップすることが可能となる。逆に、制御信号Ｐ１１がハイレベルに非活性化している場合、クロックトインバータＣＶ１は出力ノードｎ２をプルアップできない状態となる。このように、直列接続されたトランジスタＭＰ１１，ＭＰ１２は、制御信号Ｐ１１によって選択的に活性化されるプルアップ回路ＵＰを構成する。

同様に、トランジスタＭＮ１１のゲート電極には制御信号Ｎ１の一部である制御信号Ｎ１１が供給される。これにより、制御信号Ｎ１１がハイレベルに活性化している場合、クロックトインバータＣＶ１は、入力ノードｎ１のレベルに基づいて出力ノードｎ２をプルダウンすることが可能となる。逆に、制御信号Ｎ１１がローレベルに非活性化している場合、クロックトインバータＣＶ１は出力ノードｎ２をプルダウンできない状態となる。このように、直列接続されたトランジスタＭＮ１１，ＭＮ１２は、制御信号Ｎ１１によって選択的に活性化されるプルダウン回路ＤＮを構成する。

このように、クロックトインバータＣＶ１は、プルアップ回路ＵＰとプルダウン回路ＤＮを互いに独立して制御することができる。この点、一般的なクロックトインバータと相違している。

他のクロックトインバータＣＶ２，ＣＶ４，ＣＶ８，ＣＶ２Ｆ，ＣＶ４Ｆについても、それぞれ対応する制御信号が入力される他は、上述したクロックトインバータＣＶ１と同じ回路構成を有している。

ここで、クロックトインバータＣＶ１，ＣＶ２，ＣＶ４，ＣＶ８の駆動能力には２のべき乗の重み付けがされている。具体的には、クロックトインバータＣＶ１の駆動能力を１ＤＣとすると、クロックトインバータＣＶ２，ＣＶ４，ＣＶ８の駆動能力は、それぞれ２ＤＣ，４ＤＣ，８ＤＣである。したがって、制御信号Ｐ１を構成する制御信号Ｐ１１，Ｐ１２，Ｐ１４，Ｐ１８に基づいてプルアップ能力を１６段階（０ＤＣ〜１５ＤＣ）に制御することができ、さらに、制御信号Ｎ１を構成する制御信号Ｎ１１，Ｎ１２，Ｎ１４，Ｎ１８に基づいてプルダウン能力を１６段階（０ＤＣ〜１５ＤＣ）に制御することができる。これら制御信号Ｐ１，Ｎ１は、デューティ検知回路１６０の出力であるデューティ検知信号Ｄ１に基づき、ＤＣＣ制御回路１７０によって生成される。

尚、プロセス上の制約によって、駆動能力が２ＤＣ未満のトランジスタを作成することが困難である場合には、図８に示すように、トランジスタＭＰ１１，ＭＮ１１をそれぞれ直列接続された２つのトランジスタによって構成すればよい。図８に示す例では、トランジスタＭＰ１１を構成する２つのＰチャンネル型ＭＯＳトランジスタＭＰ１１ａ，ＭＰ１１ｂの駆動能力がいずれも２ＤＣであり、これが直列接続されていることから、１ＤＣの駆動能力を得ることができる。同様に、トランジスタＭＮ１１を構成する２つのＮチャンネル型ＭＯＳトランジスタＭＮ１１ａ，ＭＮ１１ｂの駆動能力がいずれも２ＤＣであり、これが直列接続されていることから、１ＤＣの駆動能力を得ることができる。

一方、クロックトインバータＣＶ２Ｆ，ＣＶ４Ｆは、デューティ調整部１５１に固定的な駆動能力を与えるための回路であり、それぞれ２ＤＣ，４ＤＣの駆動能力を有している。クロックトインバータＣＶ２Ｆ，ＣＶ４Ｆを活性化させるか否かは、ヒューズ信号ＦＰ，ＦＮによって選択することができる。例えば、クロックトインバータＣＶ２Ｆのみを活性化させる場合には、ヒューズ信号ＦＰ１２，ＦＮ１２を活性化させればよい。また、クロックトインバータＣＶ４Ｆのみを活性化させる場合には、ヒューズ信号ＦＰ１４，ＦＮ１４を活性化させればよい。

クロックトインバータＣＶ２Ｆ，ＣＶ４Ｆについては、プルアップ回路ＵＰとプルダウン回路ＤＮを独立に制御する必要はなく、一般的なクロックトインバータと同様、共通に制御しても構わない。この場合、活性化されているクロックトインバータＣＶ２Ｆ，ＣＶ４Ｆについては、プルアップ及びプルダウンともに可能となり、非活性化されているクロックトインバータＣＶ２Ｆ，ＣＶ４Ｆについては出力がハイインピーダンス状態となる。

図９は、ヒューズ信号ＦＰ，ＦＮを生成するための回路を示すブロック図である。

図９に示すように、ヒューズ信号ＦＰ，ＦＮはヒューズ回路１８１に記憶されている。ヒューズ回路１８１は、光学ヒューズ素子や電気ヒューズ素子（アンチヒューズ素子）などを含む不揮発性記憶回路であり、製造段階においてヒューズ信号ＦＰ，ＦＮのプログラムが行われる。ヒューズ回路１８１から出力されるヒューズ信号ＦＰ，ＦＮは、セレクタ１８３を介してデューティ調整回路１５０に供給される。

一方、テスト動作時においてヒューズ信号ＦＰ，ＦＮを可変とすべく、テストモード回路１８２も設けられている、テストモード回路１８２は、任意のテストヒューズ信号ＴＦＰ，ＴＦＮを出力可能であり、テスト信号ＴＥＳＴを活性化させることにより、セレクタ１８３を介してデューティ調整回路１５０に供給することができる。

このように、クロックトインバータＣＶ２Ｆ，ＣＶ４Ｆを使用するか否かは、テスト動作時を除き固定的となる。したがって、デューティ調整部１５１によるプルアップ能力及びプルダウン能力の切り替えは、あくまでそれぞれ１６段階である。しかしながら、クロックトインバータＣＶ２Ｆ，ＣＶ４Ｆを用いることにより、デューティ調整部１５１のプルアップ能力及びプルダウン能力の調整比が変化する。例えば、クロックトインバータＣＶ２Ｆのみを使用する場合には、デューティ調整部１５１の駆動能力は２ＤＣ〜１７ＤＣの範囲で調整することができ、クロックトインバータＣＶ２Ｆ，ＣＶ４Ｆの両方を使用する場合には、デューティ調整部１５１の駆動能力は６ＤＣ〜２１ＤＣの範囲で調整することができる。この場合、前者では調整率、つまり最大駆動能力と最小駆動能力の比が８．５倍（＝１７／２）となるのに対し、後者では調整率が３．５倍（＝２１／６）となる。前者はデューティの調整可能範囲を大きく確保したい場合、例えば比較的低速な製品に対して好適であり、後者はデューティの最小調整ピッチを細かくしたい場合、例えば比較的高速な製品に対して好適である。このように、本実施形態では、デューティの調整可能範囲や最小調整ピッチを容易に変更することが可能である。

以上説明した構成により、デューティ調整部１５１から出力される内部クロック信号ＰＣＬＫＡ０の立ち上がり波形は制御信号Ｐ１，ＦＰに基づいて制御され、立ち下がり波形は制御信号Ｎ１，ＦＮに基づいて制御される。

他のデューティ調整部１５２〜１５４についても、それぞれ対応する制御信号が入力される他は、上述したデューティ調整部１５１と同じ回路構成を有している。デューティ調整部１５２は内部クロック信号ＰＣＬＫＡ０を受けて内部クロック信号ＰＣＬＫＡ１を生成し、デューティ調整部１５３は内部クロック信号ＰＣＬＫ０を受けて内部クロック信号ＰＣＬＫＢ０を生成し、デューティ調整部１５４は内部クロック信号ＰＣＬＫＢ０を受けて内部クロック信号ＰＣＬＫＢ１を生成する。そして、内部クロック信号ＰＣＬＫＡ１，ＰＣＬＫＢ１は、いずれも合成回路１５５に供給される。

図１０は、合成回路１５５の回路図である。

図１０に示すように、合成回路１５５は、内部クロック信号ＰＣＬＫＡ１が入力される４つのインバータ回路ＩＶＡ１〜ＩＶＡ４と、内部クロック信号ＰＣＬＫＢ１が入力される４つのインバータ回路ＩＶＢ１〜ＩＶＢ４を備えている。さらに、合成回路１５５は、それぞれ対応する制御信号ＩＭ１〜ＩＭ４によっていずれか一方が導通するトランスファゲート対ＴＧ１〜ＴＧ４を備えており、インバータ回路ＩＶＡ１〜ＩＶＡ４，ＩＶＢ１〜ＩＶＢ４の出力は、トランスファゲート対ＴＧ１〜ＴＧ４の導通側を介して合成される。

具体的に説明すると、インバータ回路ＩＶＡ１〜ＩＶＡ４の出力ノードは、それぞれトランスファゲートＴＧＡ１〜ＴＧＡ４を介して短絡され、インバータ回路ＩＶＢ１〜ＩＶＢ４の出力ノードは、それぞれトランスファゲートＴＧＢ１〜ＴＧＢ４を介して短絡される。そして、トランスファゲート対ＴＧ１〜ＴＧ４を構成する２つのトランスファゲート（例えばＴＧＡ１とＴＧＢ１）は、それぞれ対応する制御信号ＩＭ１〜ＩＭ４によっていずれか一方が導通することから、制御信号ＩＭ１〜ＩＭ４に応じて内部クロック信号ＰＣＬＫＡ１とＰＣＬＫＢ１の合成比を制御することができる。

例えば、トランスファゲートＴＧＡ１〜ＴＧＡ４のうち３つを導通状態とし、トランスファゲートＴＧＢ１〜ＴＧＢ４のうち１つを導通状態とすれば、３：１の合成比で内部クロック信号ＰＣＬＫＡ１，ＰＣＬＫＢ１を合成して内部クロック信号ＰＣＬＫ１を生成することができる。或いは、トランスファゲートＴＧＡ１〜ＴＧＡ４のうち２つを導通状態とし、トランスファゲートＴＧＢ１〜ＴＧＢ４のうち２つを導通状態とすれば、１：１の合成比で内部クロック信号ＰＣＬＫＡ１，ＰＣＬＫＢ１を合成して内部クロック信号ＰＣＬＫ１を生成することができる。

これら制御信号ＩＭ１〜ＩＭ４についても、上述したデューティ制御信号Ｄ２を構成する信号の一部（例えばカウント値ＣＮＴＹ）である。したがって、デューティ制御信号Ｄ２には、制御信号Ｐ１〜Ｐ４，Ｎ１〜Ｎ４，ＩＭ１〜ＩＭ４が含まれることになる。上述の通り、デューティ制御信号Ｄ２はＤＣＣ制御回路１７０によって生成される。

図１１は、ＤＣＣ制御回路１７０の構成を模式的に示すブロック図である。

ＤＣＣ制御回路１７０は、デューティ検知回路１６０から出力される例えば８ビットのデューティ検知信号Ｄ１を受け、これをデコード及び論理演算することによってデューティ制御信号Ｄ２を生成する。特に限定されるものではないが、本実施形態においてはデューティ検知信号Ｄ１が８ビットのバイナリ信号であり、このうち上位６ビットｂ７〜ｂ２は制御信号Ｐ１〜Ｐ４，Ｎ１〜Ｎ４を生成するために用いられ、下位２ビットｂ１，ｂ０は制御信号ＩＭ１〜ＩＭ４を生成するために用いられる。特に、最上位ビットｂ７はデューティ比が５０％未満であるか５０％超であるかを示す信号として用いられる。このことは、デューティ検知信号Ｄ１の値が「０１１１１１１１ｂ」以下であれば内部クロック信号ＬＣＬＫのデューティ比が５０％未満であり、デューティ検知信号Ｄ１の値が「１０００００００ｂ」以上であれば内部クロック信号ＬＣＬＫのデューティ比が５０％超であることを意味する。この場合、最上位ビットｂ７が反転したことに応答して、上述した切替信号ＳＥＬを活性化させればよい。

図１１に示すように、ＤＣＣ制御回路１７０は、デューティ検知信号Ｄ１のビットｂ６〜ｂ２をデコードするデコーダ１７１と、デューティ検知信号Ｄ１のビットｂ１，ｂ０をデコードするデコーダ１７２と、デコーダ１７１の出力信号とデューティ検知信号Ｄ１の最上位ビットｂ７に基づいて論理演算を行うロジック回路１７３とを備えている。ロジック回路１７３は、最上位ビットｂ７が０の場合、つまり、内部クロック信号ＬＣＬＫのデューティ比が５０％未満である場合には、ビットｂ６〜ｂ２の値が小さくなるほど、デューティ調整回路１５０の駆動能力が小さくなるよう制御信号Ｐ１〜Ｐ４，Ｎ１〜Ｎ４を生成する。逆に、最上位ビットｂ７が１の場合、つまり、内部クロック信号ＬＣＬＫのデューティ比が５０％超である場合には、ビットｂ６〜ｂ２の値が大きくなるほど、デューティ調整回路１５０の駆動能力が小さくなるよう制御信号Ｐ１〜Ｐ４，Ｎ１〜Ｎ４を生成する。一方、デコーダ１７２の出力は、制御信号ＩＭ１〜ＩＭ４として用いられる。

ここで、制御信号Ｐ１，Ｐ３，Ｎ２，Ｎ４は第１の制御信号を構成し、最上位ビットｂ７が０の場合、つまり、内部クロック信号ＬＣＬＫのデューティ比が５０％未満である場合において、実際のデューティ比に応じてその値が制御される。この場合、第２の制御信号を構成する制御信号Ｐ２，Ｐ４，Ｎ１，Ｎ３は最大値に固定される。これら制御信号Ｐ１，Ｐ３，Ｎ２，Ｎ４は互いに関連する値をとる。本実施形態では、Ｐ１＝Ｐ３，Ｎ２＝Ｎ４であり、且つ、Ｐ１，Ｐ３とＮ２，Ｎ４は互いに反転信号となるため、１種類の制御信号を派生させることによってこれら制御信号Ｐ１，Ｐ３，Ｎ２，Ｎ４を生成することができる。

同様に、制御信号Ｐ２，Ｐ４，Ｎ１，Ｎ３は第２の制御信号を構成し、最上位ビットｂ７が１の場合、つまり、内部クロック信号ＬＣＬＫのデューティ比が５０％超である場合において、実際のデューティ比に応じてその値が制御される。この場合、第１の制御信号を構成する制御信号Ｐ１，Ｐ３，Ｎ２，Ｎ４は最大値に固定される。後述するように、これら制御信号Ｐ２，Ｐ４，Ｎ１，Ｎ３は互いに関連する値をとる。本実施形態では、Ｐ２＝Ｐ４，Ｎ１＝Ｎ３であり、且つ、Ｐ２，Ｐ４とＮ１，Ｎ３は互いに反転信号となるため、１種類の制御信号を派生させることによってこれら制御信号Ｐ２，Ｐ４，Ｎ１，Ｎ３を生成することができる。

図１２及び図１３は、デューティ検知信号Ｄ１のビットｂ６〜ｂ２の値と駆動能力との関係を説明するための模式図であり、図１２はデューティ比が５０％未満である場合、図１３はデューティ比が５０％超である場合を示している。

図１２及び図１３に示す符号１９０は、デューティ検知信号Ｄ１のビットｂ６〜ｂ２の値であり、合計で３２種類の値を採りうる。デューティ比が５０％未満である場合には、ビットｂ６〜ｂ２の値が小さいほどデューティ比がより小さい状態であることを示し、デューティ比が５０％超である場合には、ビットｂ６〜ｂ２の値が大きいほどデューティ比がより大きい状態であることを示す。また、符号１９１は伝搬パスＡの調整量を示し、符号１９２は伝搬パスＢの調整量を示す。

ここで、調整量Ａ２〜Ａ１７及びＢ２〜Ｂ１７は、上述した駆動能力２ＤＣ〜１７ＤＣに相当する調整量である。但し、伝搬パスＡにおける調整量Ａ２〜Ａ１７は、伝搬パスＢにおける調整量Ｂ２〜Ｂ１７に対し、駆動能力が０．５ＤＣ分だけ小さく設計されている。

ビットｂ６〜ｂ２の値に応じた伝搬パスＡ，Ｂの調整量の設定は、次のように行われる。

まず、デューティ比が５０％未満である場合、ビットｂ６〜ｂ２の値が図１２の符号１９３で示す「１００００ｂ」であれば、伝搬パスＡの調整量はこれに対応するＡ１０に設定される。一方、伝搬パスＢについては、調整量Ａ１０よりも調整量が１ピッチ大きい調整量Ｂ９に設定される。ここで、デューティ比が５０％未満である場合には、必ず、デューティ調整部１５１，１５３についてはプルアップ回路ＵＰの駆動能力が制御信号Ｐ１，Ｐ３によって調整される一方、プルダウン回路ＤＮの駆動能力は最大値に固定され、デューティ調整部１５２，１５４についてはプルダウン回路ＤＮの駆動能力が制御信号Ｎ２，Ｎ４によって調整される一方、プルアップ回路ＵＰの駆動能力は最大値に固定される。

したがって、本例においては、模式図である図１４に示すように、デューティ調整部１５１，１５３に含まれるプルアップ回路ＵＰの駆動能力がそれぞれ１０ＤＣ及び９ＤＣに設定され、デューティ調整部１５２，１５４に含まれるプルダウン回路ＤＮの駆動能力がそれぞれ１０ＤＣ及び９ＤＣに設定される。他のプルアップ回路ＵＰ及びプルダウン回路ＤＮについては、最大の駆動能力（１７ＤＣ）に設定される。その結果、内部クロック信号ＰＣＬＫ０が入力されると、内部クロック信号ＰＣＬＫＡ０，ＰＣＬＫＢ０の立ち上がりエッジが鈍るとともに、内部クロック信号ＰＣＬＫＡ１，ＰＣＬＫＢ１の立ち下がりエッジが鈍ることになる。

図１５は、デューティ比が５０％未満である場合における内部クロック信号のデューティ比の変化を示す波形図である。図１５において、実線で示す波形は実際の波形であり、破線で示す波形はデューティ比が５０％である場合の波形である。この点は、後述する図１７においても同様である。

上述の通り、デューティ比が５０％未満である場合には、初段のデューティ調整部１５１，１５３においてプルアップ能力が小さくなるよう調整されるため、プルアップ能力に応じて内部クロック信号ＰＣＬＫＡ０，ＰＣＬＫＢ０の立ち上がりエッジが鈍る。ここで、次段のデューティ調整部１５２，１５４の論理しきい値は中間電位ＶＭに設定されていることから、デューティ調整部１５２，１５４において入力レベルがローレベルからハイレベルに切り替わるタイミングが遅れることになる。これは、内部クロック信号ＰＣＬＫ０の立ち下がりエッジが遅れたことと等価であることから、デューティ比が拡大する。

さらに、次段のデューティ調整部１５２，１５４においてプルダウン能力が小さくなるよう調整されるため、プルダウン能力に応じて内部クロック信号ＰＣＬＫＡ１，ＰＣＬＫＢ１の立ち下がりエッジが鈍る。ここで、次段の合成回路１５５の論理しきい値についても中間電位ＶＭに設定されていることから、合成回路１５５において入力レベルがハイレベルからローレベルに切り替わるタイミングが遅れることになる。これは、内部クロック信号ＰＣＬＫ０の立ち下がりエッジがさらに遅れたことと等価であることから、デューティ比がさらに拡大する。このような原理によりデューティ比が５０％近傍まで拡大される。

次に、デューティ比が５０％超である場合、ビットｂ６〜ｂ２の値が図１３の符号１９３で示す「１００００ｂ」であれば、伝搬パスＡの調整量はこれに対応するＡ９に設定される。一方、伝搬パスＢについては、調整量Ａ９よりも調整量が１ピッチ大きい調整量Ｂ９に設定される。ここで、デューティ比が５０％超である場合には、必ず、デューティ調整部１５１，１５３についてはプルダウン回路ＤＮの駆動能力が制御信号Ｎ１，Ｎ３によって調整される一方、プルアップ回路ＵＰの駆動能力は最大値に固定され、デューティ調整部１５２，１５４についてはプルアップ回路ＵＰの駆動能力が制御信号Ｐ２，Ｐ４によって調整される一方、プルダウン回路ＤＮの駆動能力は最大値に固定される。

したがって、本例においては、模式図である図１６に示すように、デューティ調整部１５１，１５３に含まれるプルダウン回路ＤＮの駆動能力がいずれも９ＤＣに設定され、デューティ調整部１５２，１５４に含まれるプルアップ回路ＵＰの駆動能力がいずれも９ＤＣに設定される。他のプルアップ回路ＵＰ及びプルダウン回路ＤＮについては、最大の駆動能力（１７ＤＣ）に設定される。その結果、内部クロック信号ＰＣＬＫ０が入力されると、内部クロック信号ＰＣＬＫＡ０，ＰＣＬＫＢ０の立ち下がりエッジが鈍るとともに、内部クロック信号ＰＣＬＫＡ１，ＰＣＬＫＢ１の立ち上がりエッジが鈍ることになる。

図１７は、デューティ比が５０％超である場合における内部クロック信号のデューティ比の変化を示す波形図である。

上述の通り、デューティ比が５０％超である場合には、初段のデューティ調整部１５１，１５３においてプルダウン能力が小さくなるよう調整されるため、プルダウン能力に応じて内部クロック信号ＰＣＬＫＡ０，ＰＣＬＫＢ０の立ち下がりエッジが鈍る。ここで、次段のデューティ調整部１５２，１５４の論理しきい値は中間電位ＶＭに設定されていることから、デューティ調整部１５２，１５４において入力レベルがハイレベルからローレベルに切り替わるタイミングが遅れることになる。これは、内部クロック信号ＰＣＬＫ０の立ち上がりエッジが遅れたことと等価であることから、デューティ比が減少する。

さらに、次段のデューティ調整部１５２，１５４においてプルアップ能力が小さくなるよう調整されるため、プルアップ能力に応じて内部クロック信号ＰＣＬＫＡ１，ＰＣＬＫＢ１の立ち上がりエッジが鈍る。ここで、次段の合成回路１５５の論理しきい値についても中間電位ＶＭに設定されていることから、合成回路１５５において入力レベルがローレベルからハイレベルに切り替わるタイミングが遅れることになる。これは、内部クロック信号ＰＣＬＫ０の立ち上がりエッジがさらに遅れたことと等価であることから、デューティ比がさらに減少する。このような原理によりデューティ比が５０％近傍まで減少される。

このように、ＤＣＣ制御回路１７０に含まれるロジック回路１７３は、デューティ検知信号Ｄ１のビットｂ７〜ｂ２の値に基づいて制御信号Ｐ１〜Ｐ４，Ｎ１〜Ｎ４を生成し、これによりデューティ調整部１５１〜１５４の駆動能力を制御することによって、２つの内部クロック信号ＰＣＬＫＡ１，ＰＣＬＫＢ１を生成する。上述の通り、伝搬パスＡの調整量と伝搬パスＢの調整量は、駆動能力０．５ＤＣ分だけ異なっているため、内部クロック信号ＰＣＬＫＡ１，ＰＣＬＫＢ１のデューティ比の差は、駆動能力０．５ＤＣに相当する最小ピッチとなる。このようなデューティ差を持った内部クロック信号ＰＣＬＫＡ１，ＰＣＬＫＢ１は、合成回路１５５に入力される。

図１８は合成回路１５５の動作を説明するための波形図であり、（ａ）はデューティ比が５０％未満である場合の波形を示し、（ｂ）はデューティ比が５０％超である場合の波形を示している。

デューティ比が５０％未満である場合には、内部クロック信号ＰＣＬＫ０に対して内部クロック信号ＰＣＬＫＡ１，ＰＣＬＫＢ１の立ち下がりエッジが遅れる。そして、図１８（ａ）に示すように、内部クロック信号ＰＣＬＫＡ１の立ち下がりエッジは、内部クロック信号ＰＣＬＫＢ１の立ち下がりエッジに対して駆動能力０．５ＤＣに相当する遅れを有している。このような２つの内部クロック信号ＰＣＬＫＡ１，ＰＣＬＫＢ１を合成回路１５５によって合成すれば、制御信号ＩＭ１〜ＩＭ４の値に応じて３つの中間位相Ｍ１，Ｍ２，Ｍ３のいずれかを得ることができる。

一方、デューティ比が５０％超である場合には、内部クロック信号ＰＣＬＫ０に対して内部クロック信号ＰＣＬＫＡ１，ＰＣＬＫＢ１の立ち上がりエッジが遅れる。そして、図１８（ｂ）に示すように、内部クロック信号ＰＣＬＫＡ１の立ち上がりエッジは、内部クロック信号ＰＣＬＫＢ１の立ち上がりエッジに対して駆動能力０．５ＤＣに相当する遅れを有している。このような２つの内部クロック信号ＰＣＬＫＡ１，ＰＣＬＫＢ１を合成回路１５５によって合成すれば、制御信号ＩＭ１〜ＩＭ４の値に応じて３つの中間位相Ｍ１，Ｍ２，Ｍ３を得ることができる。

図１８（ａ）に示す中間位相Ｍ１〜Ｍ３は、それぞれ３：１、１：１、１：３の合成比で内部クロック信号ＰＣＬＫＡ１，ＰＣＬＫＢ１を合成した場合に得られる内部クロック信号ＰＣＬＫ１の立ち下がりエッジを示している。また、図１８（ｂ）に示す中間位相Ｍ１〜Ｍ３は、それぞれ３：１、１：１、１：３の合成比で内部クロック信号ＰＣＬＫＡ１，ＰＣＬＫＢ１を合成した場合に得られる内部クロック信号ＰＣＬＫ１の立ち上がりエッジを示している。合成比の選択は、デューティ検知信号Ｄ１のビットｂ１，ｂ０に基づき、制御信号ＩＭ１〜ＩＭ４によって行うことができる。

尚、合成比を１：０にした場合には、内部クロック信号ＰＣＬＫＡ１のみによって内部クロック信号ＰＣＬＫ１の波形が決まり、合成比を０：１にした場合には、内部クロック信号ＰＣＬＫＢ１のみによって内部クロック信号ＰＣＬＫ１の波形が決まる。このように、合成回路１５５は、中間値ではない波形をそのまま出力することもできるため、デューティ比の調整ピッチを１／４（分解能を４倍）に高精度化できることになる。

そして、デューティ調整部１５１〜１５４を用いたデューティ比の調整は３２段階であり、且つ、合成回路１５５によって分解能が４倍とされることから、本実施形態によるデューティ調整回路１５０は、合計で１２８段階の調整ピッチを確保することが可能となる。ここで、仮にトランジスタのバイアスレベルを微調整するタイプのデューティ調整回路を用いた場合には、１２８階調のバイアス電位を高精度に生成する必要が生じ、わずかなノイズによってデューティ比に大きな誤差が生じてしまう。これに対し、本実施形態においては、バイアス電位を用いることなく、完全なデジタル制御によってデューティ比を変化させていることから、ノイズ耐性が高く、安定したデューティ調整動作を行うことが可能となる。

しかも、本実施形態においては、初段のデューティ調整部１５１，１５３においてはＰチャンネル型及びＮチャンネル型のＭＯＳトランジスタの一方の駆動能力を制御することによってデューティ比を調整し、次段のデューティ調整部１５２，１５４においてはＰチャンネル型及びＮチャンネル型のＭＯＳトランジスタの他方の駆動能力を制御することによってデューティ比を調整していることから、プロセス条件などによってＰチャンネル型ＭＯＳトランジスタのしきい値とＮチャンネル型ＭＯＳトランジスタのしきい値にずれが生じている場合であっても、デューティ比の調整ズレを相殺することができる。

図１９は、第１の変形例によるデューティ調整回路１５０Ａの構成を示すブロック図である。

第１の変形例によるデューティ調整回路１５０Ａは、伝搬パスＡのみを使用している点において、図６に示したデューティ調整回路１５０と相違している。これに関連し、合成回路１５５も用いられない。かかる構成によれば、図６に示したデューティ調整回路１５０に比べると調整ピッチが粗くなるが、占有面積を削減することができる。また、図６に示したデューティ調整回路１５０と同様、しきい値のずれに起因するデューティ比の調整ズレを相殺することができる。第１の変形例によるデューティ調整回路１５０Ａを用いた場合、第１のモードにおける最小調整ピッチと第２のモードにおける最小調整ピッチは同じとなる。つまり、本発明はこのような態様も含まれる。

図２０は、第２の変形例によるデューティ調整回路１５０Ｂの構成を示すブロック図である。

第２の変形例によるデューティ調整回路１５０Ｂは、デューティ調整部１５２，１５４を省略している点において、図６に示したデューティ調整回路１５０と相違している。かかる構成によれば、しきい値のずれに起因するデューティ比の調整ズレは相殺することはできないものの、占有面積を削減しつつ、図６に示したデューティ調整回路１５０と同様の微細な調整ピッチを得ることができる。

図２１は、第３の変形例によるデューティ調整回路１５０Ｃの構成を示すブロック図である。

第３の変形例によるデューティ調整回路１５０Ｃは、デューティ調整部１５１のみを用いている点において、図６に示したデューティ調整回路１５０と相違している。かかる構成によれば、回路構成を大幅に簡素化することが可能となる。第３の変形例によるデューティ調整回路１５０Ｃを用いた場合も、第１のモードにおける最小調整ピッチと第２のモードにおける最小調整ピッチは同じとなる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態では、図６〜図２１を用いてデューティ調整回路のいくつかの具体例について説明したが、本発明においてデューティ調整回路の構成が特に限定されるものではない。したがって、クロックトインバータからなるデューティ調整回路を用いる代わりに、位相補間器（インターポレータ）からなるデューティ調整回路を用いても構わない。

また、クロックトインバータからなるデューティ調整回路を用いる場合であっても、その具体的構成は上記実施形態に限定されるものではない。例えば、上記実施形態では、デューティ検知信号Ｄ１のビットｂ７〜ｂ２の値に基づいて制御信号Ｐ１〜Ｐ４，Ｎ１〜Ｎ４を生成し、ビットｂ１，ｂ０の値に基づいて制御信号ＩＭ１〜ＩＭ４を生成しているが、これら制御信号Ｐ１〜Ｐ４，Ｎ１〜Ｎ４，ＩＭ１〜ＩＭ４を生成するために用いるビットがこれに限定されるものではない。

また、上記実施形態では、各デューティ調整部１５１〜１５４に含まれる複数のクロックトインバータの駆動能力に２のべき乗の重み付けを持たせているが、この点は本発明において必須ではない。したがって、互いに同じ駆動能力を有する複数のクロックトインバータを並列接続することによってデューティ調整部を構成することも可能である。

さらに、上記実施形態では、合成回路１５５に含まれる複数のインバータ回路の駆動能力に差を設けていないが、これらの駆動能力に２のべき乗の重み付けを持たせることも可能である。

また、上記実施形態では、内部クロック信号のデューティ比を増大又は減少させることによって５０％に調整しているが、目標となるデューティ比は５０％に限定されるものではない。さらに、内部クロック信号のデューティ比を増大及び減少の両方が可能であることは必須でなく、例えば入力される内部クロック信号のデューティ比が目標値よりもあらかじめ小さいことが判明していれば、デューティ比の減少機能は不要であり、増大機能のみを有していれば足りる。この場合、デューティ調整部１５１，１５３に含まれるプルダウン回路ＤＮ及びデューティ調整部１５２，１５４に含まれるプルアップ回路ＵＰについては、駆動能力が調整可能である必要はなく、固定的であっても構わない。

１０ 半導体装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ センス回路
１５ アンプ回路
２０ アクセス制御回路
２１〜２４ 外部端子
２５ クロックレシーバ
３０ データ入出力回路
３０ａ 出力回路
３１ データ端子
３２ データストローブ端子
４０ 電源回路
４１，４２ 電源端子
１００ ＤＬＬ回路
１１０ ディレイライン
１１１ コースディレイライン
１１２ ファインディレイライン
１１３ バッファ
１１４ クロックツリー
１２０ レプリカ回路
１３０ 位相判定回路
１４０ ディレイライン制御回路
１５０，１５０Ａ，１５０Ｂ，１５０Ｃ デューティ調整回路
１５０Ｘ 粗調整回路
１５０Ｙ 微調整回路
１５１〜１５４ デューティ調整部
１５５ 合成回路
１６０ デューティ検知回路
１７０ ＤＣＣ制御回路
１７０Ｘ，１７０Ｙ カウンタ
１７１，１７２ デコーダ
１７３ ロジック回路
１８０ セレクタ
１８１ ヒューズ回路
１８２ テストモード回路
１８３ セレクタ
Ａ，Ｂ 伝搬パス
ＢＬ ビット線
ＣＶ１，ＣＶ２，ＣＶ４，ＣＶ８，ＣＶ２Ｆ，ＣＶ４Ｆ クロックトインバータ
ＤＮ プルダウン回路
ＩＶＡ１〜ＩＶＡ４，ＩＶＢ１〜ＩＶＢ４ インバータ回路
ＭＣ メモリセル
ＭＮ１１，ＭＮ１１ａ，ＭＮ１１ｂ，ＭＮ１２ Ｎチャンネル型ＭＯＳトランジスタ
ＭＰ１１，ＭＰ１１ａ，ＭＰ１１ｂ，ＭＰ１２ Ｐチャンネル型ＭＯＳトランジスタ
ｎ１ 入力ノード
ｎ２ 出力ノード
ＳＡ センスアンプ
ＳＬ，ＶＬ 電源配線
ＴＧ１〜ＴＧ４ トランスファゲート対
ＴＧＡ１〜ＴＧＡ４，ＴＧＢ１-ＴＧＢ４ トランスファゲート
ＵＰ プルアップ回路
ＷＬ ワード線

Claims (12)

1. デューティ制御信号に基づいて第１のクロック信号のデューティ比を調整することにより第２のクロック信号を生成するデューティ調整回路と、
   前記第２のクロック信号を遅延させることによって第３のクロック信号を生成するディレイラインと、
   第１のモードにおいては前記第２のクロック信号のデューティ比を検出することによって前記デューティ制御信号を生成し、第２のモードにおいては前記第３のクロック信号のデューティ比を検出することによって前記デューティ制御信号を生成するデューティ検知回路と、を備えることを特徴とする半導体装置。
2. 前記デューティ検知回路は、リセット信号に応答して前記第１のモードで動作し、その後、前記第２のモードに移行することを特徴とすることを特徴とする請求項１に記載の半導体装置。
3. 前記デューティ検知回路は、前記第２のクロック信号のデューティ比が所定値に達したことに応答して、前記第１のモードから前記第２のモードに移行することを特徴とする請求項２に記載の半導体装置。
4. 前記所定値は５０％であることを特徴とする請求項３に記載の半導体装置。
5. 前記デューティ検知回路は、前記第１のモードにおいては第１の周期で前記デューティ制御信号を更新し、前記第２のモードにおいては前記第１の周期よりも長い第２の周期で前記デューティ制御信号を更新することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
6. 前記デューティ調整回路は、前記デューティ検知回路が前記第１のモードで動作している場合にはデューティ比の調整ピッチを第１のピッチとし、前記デューティ検知回路が前記第２のモードで動作している場合にはデューティ比の調整ピッチを前記第１のピッチよりも小さい第２のピッチとすることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
7. 前記第３のクロック信号を遅延させることによって第４のクロック信号を生成するレプリカ回路と、
   前記第１のクロック信号と前記第４のクロック信号の位相を比較することによって位相判定信号を生成する位相判定回路と、
   前記位相判定信号に応じてカウント値を更新するディレイライン制御回路と、をさらに備え、
   前記ディレイラインは、前記カウント値に応じて遅延量を制御することを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
8. 外部端子と、
   前記第３のクロック信号に同期して前記外部端子を駆動する出力回路と、をさらに備え、
   前記外部端子に現れる信号波形は、前記第４のクロック信号の信号波形と一致することを特徴とする請求項７に記載の半導体装置。
9. 前記デューティ制御信号は複数の制御信号からなり、
   前記デューティ調整回路は、互いに並列接続された複数のクロックトインバータを有し、
   前記複数のクロックトインバータは、前記複数の制御信号によってそれぞれ独立に制御されることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
10. 前記複数のクロックトインバータは、それぞれ入力ノードと、出力ノードと、前記入力ノードのレベルに基づいて前記出力ノードをプルアップするプルアップ回路と、前記入力ノードのレベルに基づいて前記出力ノードをプルダウンするプルダウン回路とを含み、
    前記プルアップ回路及び前記プルダウン回路の少なくとも一方は、対応する前記複数の制御信号のいずれかによって選択的に活性化されることを特徴とする請求項９に記載の半導体装置。
11. クロック信号の伝搬パスに挿入され、デューティ制御信号に基づいて前記クロック信号のデューティ比を調整するデューティ調整回路と、
    前記デューティ調整回路から出力される前記クロック信号のデューティ比を検出することにより前記デューティ制御信号を生成するデューティ検知回路と、を備え、
    第１のモードにおいては、前記デューティ調整回路及び前記デューティ検知回路を含むフィードバックループが第１のループ長となるよう、前記伝搬パスの第１のノードに現れる前記クロック信号のデューティ比を前記デューティ検知回路によって検知し、
    第２のモードにおいては、前記フィードバックループが前記第１のループ長よりも長い第２のループ長となるよう、前記伝搬パスの前記第１のノードとは異なる第２のノードに現れる前記クロック信号のデューティ比を前記デューティ検知回路によって検知することを特徴とする半導体装置。
12. 前記伝搬パスの前記第１のノードと前記第２のノードとの間に挿入され、前記クロック信号を遅延させるディレイラインをさらに備えることを特徴とする請求項１１に記載の半導体装置。

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