TW201401783A - 延遲電路與包括該延遲電路之半導體設備 - Google Patents

Abstract

一延遲電路包括：一時脈延遲線、一命令延遲線、一延遲線控制區塊以及一共享位移暫存器區塊。該時脈延遲線延遲一輸入時脈並產生一延遲時脈。該命令延遲線延遲一命令訊號並產生一延遲命令訊號。該延遲線控制區塊產生一控制訊號，該控制訊號是依據當藉由一模型化延遲值而延遲該延遲時脈時產生的回饋時脈之相位與輸入時脈之相位的比較結果所產生。該共享位移暫存器區塊設定該時脈延遲線之延遲量及該命令延遲線之延遲量彼此大致相同以回應該控制訊號。

Description

延遲電路與包括該延遲電路之半導體設備

本發明一般係關於一半導體設備，尤指用來延遲時脈及命令訊號之一延遲電路與包括該延遲電路之半導體設備

一般而言，半導體設備包括與一時脈同步執行一操作之一存儲器。因此，在一同步類型之半導體設備中之輸入資料與輸出資料應與一外部時脈精確地同步。該半導體設備接收該外部時脈，轉換該外部時脈為一內部時脈，並使用該轉換之內部時脈。然而，當該內部時脈藉由一時脈緩衝器及一傳輸線來傳輸時，在該內部時脈及該外部時脈間出現一相位差。因此，為了補償該相位差，該半導體設備一般會包括一鎖相迴路或是一延遲鎖定迴路。

另外，隨著該內部時脈，該半導體設備藉由同步輸入至與該外部時脈同步之一命令而執行一內部資料處理操作。因此，與該外部時脈一起之域交叉操作為同步與該內部時脈一起同步之命令而被執行。

第1圖為傳統之半導體設備10的配置之方塊圖。於第1圖中，該半導體設備10包括一時脈延遲線11，一第一位移暫存器12，一延遲模型化區塊40，一相位偵測區塊30，以及一延遲線控制區塊20。該時脈延遲線11接收一輸入時脈CLKI，藉由一預定延遲值來延遲該輸入時脈CLKI，並產生一延遲時脈CLKD。該延遲模型化區塊40藉由一模型化延遲值來延遲該延遲時脈並 且產生一回饋時脈CLKF。

該相位偵測區塊30比較該輸入時脈CLKI之相位與該回饋時脈CLKF之相位。根據該相位偵測區塊30之一相位比較結果，該延遲線控制區塊20為控制該第一位移暫存器12而產生一控制訊號CTRL。該第一位移暫存器12接收該控制訊號CTRL並且可設定該時脈延遲線11之延遲值。

此外，該半導體設備10更包括一命令延遲線51，一第二位移暫存器52，一時脈驅動器60，以及一輸出致能訊號產生區塊70。該第二位移暫存器52設定該命令延遲線51之延遲值以回應該控制訊號CTRL。該命令延遲線51藉由一預定延遲值來延遲一命令訊號CMD並產生一延遲命令訊號CMDD。該命令延遲線51可具有如該時脈延遲線11相同之配置。該時脈驅動器60接收該延遲時脈CLKD並且產生一資料時脈CLKDQS。該輸出致能訊號產生區塊70根據該延遲時脈CLKD、該延遲命令訊號CMDD以及CAS潛在資訊CL來產生一輸出致能訊號OUTEN。

如第1圖所示，該時脈延遲線11及該命令延遲線51具有相同配置且由相同之控制訊號CTRL來控制。這代表說，用於設定該時脈延遲線11之延遲量的第一位移暫存器12以及用於設定該命令延遲線51之延遲量的第二位移暫存器52共同地接收由該延遲線控制區塊20所輸出之控制訊號CTRL。由此方法，於傳統之半導體設備中，具有相同延遲值的複數個延遲線分別具有位移暫存器。

在此描述具有複數個延遲線共享一位移暫存器區塊之一半導體設備。

於一實施例中，一延遲電路包括：一時脈延遲線，係配置來延遲一輸入時脈以及產生一延遲時脈；一命令延遲線，係配置來延遲一命令訊號以及產生一延遲命令訊號；一延遲線控制區塊，係配置來產生一控制訊號，該控制訊號是依據當藉由一模型化延遲值而延遲該延遲時脈時產生的一回饋時脈之相位與輸入時脈之相位的比較結果所產生；以及一共享位移暫存器區塊，係配置來設定該時脈延遲線之延遲量及該命令延遲線之延遲量彼此大致相同以回應該控制訊號。

於一實施例中，一延遲電路包括：一時脈延遲線，係配置來延遲一輸入時脈以回應複數延遲控制訊號以及產生一延遲時脈；一命令延遲線，係配置來延遲一命令訊號以回應該等延遲控制訊號以及產生一延遲命令訊號；一延遲線控制區塊，係配置成產生一控制訊號，該控制訊號是依據當藉由一模型化延遲值而延遲該延遲時脈時產生的一回饋時脈之相位與輸入時脈之相位的比較結果所產生；以及一共享位移暫存器區塊，係配置來產生該等延遲控制訊號以回應該控制訊號以及共同地提供該等延遲控制訊號至該時脈延遲線和該命令延遲線。

於一實施例中，一種半導體設備包括：一時脈延遲線，係配置來延遲一輸入時脈以及產生一延遲時脈；一命令延遲線，係配置來延遲一命令訊號以及產生一延遲命令訊號；一延遲線控制區塊，係配置成產生一控制訊號，該控制訊號是依據當藉由一模型化延遲值而延遲該延遲時脈時產生的一回饋時脈之相位與輸入時脈之相位的比較結果所產生；一共享位移暫存器區塊，係配置來設定該時脈延遲線之延遲量及該命令延遲線之延遲量彼此大致相同以回應該控制訊號；以及一輸出致能訊號產生區塊，係配置來根據該延遲訊號、該延 遲命令訊號及CAS潛在資訊，為一資料輸出操作而產生一輸出致能訊號。

1‧‧‧半導體設備

10‧‧‧半導體設備

11‧‧‧時脈延遲線

12‧‧‧第一位移暫存器

20‧‧‧延遲線控制區塊

30‧‧‧相位偵測區塊

40‧‧‧延遲模型化區塊

51‧‧‧命令延遲線

52‧‧‧第二位移暫存器

60‧‧‧時脈驅動器

70‧‧‧輸出致能訊號產生區塊

110‧‧‧時脈延遲線

120‧‧‧命令延遲線

200‧‧‧共享位移暫存器區塊

210‧‧‧位移暫存器

211‧‧‧第一下沉驅動器

211-1‧‧‧第一下沉部

211-2‧‧‧第二下沉部

212‧‧‧第一控制鎖存區

220‧‧‧位移暫存器

221‧‧‧第二下沉驅動器

221-1‧‧‧第三下沉部

221-2‧‧‧第四下沉部

222‧‧‧第二控制鎖存區

230‧‧‧位移暫存器

231‧‧‧第三下沉驅動器

231-1‧‧‧第五下沉部

231-2‧‧‧第六下沉部

232‧‧‧第三控制鎖存區

CIV1‧‧‧第一控制反向器

CIV2‧‧‧第二控制反向器

CIV3‧‧‧第三控制反向器

CLKF‧‧‧回饋時脈

CLKI‧‧‧輸入時脈

CLKD‧‧‧延遲時脈

CLKDQS‧‧‧資料時脈

CMD‧‧‧命令訊號

CMDD‧‧‧延遲命令訊號

CND1‧‧‧第一控制NAND閘極

CND2‧‧‧第二控制NAND閘極

CND3‧‧‧第三控制NAND閘極

CTRL‧‧‧控制訊號

CUD‧‧‧單元延遲胞

N1~N12‧‧‧第一電晶體~第十二電晶體

OUTEN‧‧‧輸出致能訊號

RSTB‧‧‧重置訊號

SLE‧‧‧第一偶控制訊號

SLO‧‧‧第一奇控制訊號

SR<0：4>‧‧‧延遲控制訊號

SRB<0：4>‧‧‧延遲控制訊號的反向訊號

SRE‧‧‧第二偶控制訊號

SRO‧‧‧第二奇控制訊號

VDD‧‧‧外部電壓

VSS‧‧‧接地電壓

特徵、態樣及實施例係與所附圖式連結而描述，其中：

第1圖係為一傳統半導體設備的配置之方塊圖。

第2圖係為根據本發明一實施例之半導體設備的配置之方塊圖。

第3圖係為第2圖之時脈延遲線、命令延遲線以及共享位移暫存器區塊的各式實施例的配置之方塊圖。

第4圖係為根據本發明於半導體設備之實施例中共享位移暫存器區塊的實施例之配置示意圖。

在下文中，將依所附圖式描述一延遲電路以及包含該延遲電路的一半導體設備之各實施態樣。

第2圖為根據本發明一實施例之半導體設備1的配置之方塊圖。在第2圖中，半導體設備1可包括一時脈延遲線110、一命令延遲線120、一延遲線控制區塊20以及一共享位移暫存器區塊200。時脈延遲線110可配置來接收一輸入時脈CLKI、延遲該輸入時脈CLKI並且產生一延遲時脈CLKD。時脈延遲線110之延遲量係根據共享位移暫存器區塊200所產生之延遲控制訊號SR<0：4>來設定。

命令延遲線120可配置來接收一命令訊號CMD、延遲該命令訊號CMD並且產生一延遲命令訊號CMDD。命令延遲線120之延遲量係根據共享位移暫存器區塊200所產生之延遲控制訊號SR<0：4>來設定。

延遲線控制區塊20可配置來產生一控制訊號CTRL，控制訊號 CTRL係基於輸入時脈CLKI之相位與藉由一模型化延遲值延遲之延遲時脈CLKD所取得的一回饋時脈CLKF之相位的比較結果所產生。換句話說，延遲線控制區塊20可根據回饋時脈CLKF之相位落後或是領先輸入時脈CLKI之相位而產生控制訊號CTRL。舉例而言，在回饋時脈CLKF之相位早於輸入時脈CLKI之相位的情況下，為減少時脈延遲線110之延遲量的控制訊號CTRL可被產生。相反的，在回饋時脈CLKF之相位晚於輸入時脈CLKI之相位的情況下，為增加時脈延遲線110之延遲量的控制訊號CTRL可被產生。

共享位移暫存器區塊200可配置來設定時脈延遲線110之延遲量以及命令延遲線120之延遲量。共享位移暫存器區塊200可產生延遲控制訊號SR<0：4>來改變時脈延遲線110之延遲量以及命令延遲線120之延遲量以回應控制訊號CTRL。共享位移暫存器區塊200藉由時脈延遲線110以及命令延遲線120來共享。即，共享位移暫存器區塊200共同地提供延遲控制訊號SR<0：4>至時脈延遲線110以及命令延遲線120。因此，共享位移暫存器區塊200可設定時脈延遲線110之延遲量以及命令延遲線120之延遲量大致上彼此相同。根據本實施例於半導體設備1中，由於共享位移暫存器區塊200共同和時脈延遲線110及命令延遲線120相連接，讓使用一個位移暫存器區塊即可能控制複數個延遲線。

共享位移暫存器區塊200於控制訊號CTRL致能時可改變延遲訊號SR<0：4>之位準，並且於控制訊號CTRL關閉時可保持延遲訊號SR<0：4>之位準。共享位移暫存器區塊200為保持延遲訊號SR<0：4>之位準可執行一鎖存操作，並且當控制訊號CTRL致能而延遲訊號SR<0：4>之位準改變時不予執行鎖存操作。共享位移暫存器區塊200可執行鎖存操作以回應該控制訊號CTRL，而 當根據該控制訊號CTRL改變延遲訊號SR<0：4>之位準完成時，控制訊號CTRL被關閉。共享位移暫存器區塊200根據控制訊號CTRL致能或是關閉而可選擇性的執行鎖存操作。因此，共享位移暫存器區塊200可充分地驅動被提供至時脈延遲線110及命令延遲線120之延遲訊號SR<0：4>。

於第2圖中，半導體設備1可更包括一相位偵測區塊30、一延遲模型化區塊40、一時脈驅動60，以及一輸出致能訊號產生區塊70。相位偵測區塊30可配置來比較回饋時脈CLKF之相位和輸入時脈CLKI之相位。相位偵測區塊30可提供回饋時脈CLKF之相位和輸入時脈CLKI之相位的比較結果至延遲線控制區塊20。

延遲模型化區塊40可具有延遲量，此延遲量是藉由模型化半導體設備1的內部電路中之輸入時脈CLKI所延遲的量來取得。延遲模型化區塊40可配置來藉由模型化延遲量來延遲該延遲時脈CLKD，並且產生回饋時脈CLKF。

時脈驅動器60可配置來緩衝延遲時脈CLKD並且產生一資料時脈CLKDQS。資料時脈CLKDQS大致與延遲時脈CLKD有相同之時脈。

輸出致能訊號產生單元70可接收延遲時脈CLKD、延遲命令訊號CMDD以及CAS潛在資訊CL。CAS潛在資訊CL具有資訊，該資訊從一讀取命令施加至半導體設備1後直到資料實際從半導體設備1輸出至一外部。輸出致能訊號產生單元70可配置來根據延遲時脈CLKD、延遲命令訊號CMDD及CAS潛在資訊CL而產生一輸出致能訊號OUTEN。半導體設備1可與資料時脈CLKDQS及輸出致能訊號OUTEN同步輸出資料。

第3圖為第2圖之時脈延遲線110、命令延遲線120以及共享位 移暫存器區塊200的各式實施例的配置之方塊圖。每一時脈延遲線110及命令延遲線120皆可包括依串聯方式依序地連接之複數個單元延遲胞CUD。每一時脈延遲線110的延遲量及每一命令延遲線120的延遲量可根據複數個單元延遲胞CUD中被致能的單元延遲胞CUD之數量來改變。舉例而言，當被致能的單元延遲胞CUD之數量增加時，每一時脈延遲線110的延遲量及每一命令延遲線120的延遲量會增加，而當被致能的單元延遲胞CUD之數量減少時，每一時脈延遲線110的延遲量及每一命令延遲線120的延遲量則會減少。若被致能的單元延遲胞CUD之數量增加，因每一輸入時脈CLKI和命令訊號CMD係由配置在前方位置之單元延遲胞CUD而開始依序延遲，其可增加延遲。相反的，若被致能的單元延遲胞CUD之數量減少，因每一輸入時脈CLKI和命令訊號CMD係由配置在後方位置之單元延遲胞CUD而開始依序延遲，其可減少延遲。

共享位移暫存器區塊200可藉由產生延遲控制訊號SR<0：4>來致能由每一時脈延遲線110及命令延遲線120所構成之單元延遲胞CUD。舉例而言，共享位移暫存器區塊200可一個接一個的增加或是減少單元延遲胞CUD之致能數量。

於第3圖中，共享位移暫存器區塊200可包括複數個位移暫存器210、220及230。複數個位移暫存器210、220及230可具有大致上相同之配置。複數個位移暫存器210、220及230中的每一個皆共同地連接至對應的時脈延遲線110之單元延遲胞CUD及命令延遲線120之單元延遲胞CUD。複數個位移暫存器210、220及230可產生延遲控制訊號SR<0：4>來確認是否致能相對應之單元延遲胞CUD以回應控制訊號CTRL。

位移暫存器210、220及230當控制訊號CTRL被致能時可改變 延遲控制訊號SR<0：4>之位準，而當控制訊號CTRL被關閉時可保持延遲控制訊號SR<0：4>之位準。位移暫存器210、220及230為延遲控制訊號SR<0：4>可選擇性地執行鎖存操作以回應控制訊號CTRL。換句話說，位移暫存器210、220及230被配置來當因控制訊號CTRL被致能而改變延遲控制訊號SR<0：4>之位準時不予執行鎖存操作。因為位移暫存器210、220及230可根據控制訊號CTRL來選擇性地執行鎖存操作，其可充分地驅動延遲控制訊號SR<0：4>。因此，位移暫存器210、220及230可各別地與對應的時脈延遲線110的單位延遲胞CUD及命令延遲線120的單位延遲胞CUD共同地連結。

在第3圖中，控制訊號CTRL可包括第一奇控制訊號SLO、第二奇控制訊號SRO、第一偶控制訊號SLE及第二偶控制訊號SRE。複數之位移暫存器210、220及230交替地接收第一奇控制訊號SLO、第二奇控制訊號SRO、第一偶控制訊號SLE及第二偶控制訊號SRE。換言之，第一位移暫存器210及第三位移暫存器230接收第一奇控制訊號SLO及第二奇控制訊號SRO，而第二位移暫存器220接收第一偶控制訊號SLE及第二偶控制訊號SRE。為何複數之位移暫存器210、220及230交替地接收控制訊號CTRL的理由是為了相繼地改變藉由共享位移暫存器區塊200而產生之延遲控制訊號SR<0：4>的邏輯值。

第4圖為根據本發明於半導體設備之實施例中共享位移暫存器區塊的實施例之配置示意圖。在第4圖中，第一位移暫存器210可包括一第一下沉驅動器211及一第一控制鎖存區212。第一下沉驅動器211接收第一奇控制訊號SLO及第二奇控制訊號SRO，並且可改變延遲控制訊號SR<0>之位準和延遲控制訊號SR<0>之反向訊號SRB<0>之位準。

第一控制鎖存區212可選擇地執行一驅動器之功能和一鎖存器 之功能以回應第一奇控制訊號SLO及第二奇控制訊號SRO。第一控制鎖存區212當第一奇控制訊號SLO及第二奇控制訊號SRO被致能時，可改變延遲控制訊號SR<0>之位準及延遲控制訊號SR<0>的反向訊號SRB<0>之位準，而當第一奇控制訊號SLO及第二奇控制訊號SRO被關閉時，可保持延遲控制訊號SR<0>之位準及延遲控制訊號SR<0>的反向訊號SRB<0>之位準。由於第一控制鎖存區212在當延遲控制訊號SR<0>之位準及延遲控制訊號SR<0>的反向訊號SRB<0>之位準被改變時不予執行鎖存操作，延遲控制訊號SR<0>之位準及延遲控制訊號SR<0>的反向訊號SRB<0>之位準可容易地被改變。

第一下沉驅動器211可包括一第一下沉部211-1及一第二下沉部211-2。第一下沉部211-1可包括第一電晶體N1及第二電晶體N2。第一電晶體N1經由閘極接收第一奇控制訊號SLO，而由源極和汲極中任一極與延遲控制訊號SR<0>連接。第二電晶體N2具有接收由第二位移暫存器220所產生之延遲控制訊號SR<1>的反向訊號SRB<1>之閘極、與第一電晶體N1之源極和汲極中之另一個相連接的汲極、以及與接地電壓VSS相連接之源極。因此，第一下沉部211-1在第一奇控制訊號SLO被致能及有高位準之延遲控制訊號SR<1>的反向訊號SRB<1>被接收的情況下，可改變延遲控制訊號SR<0>至低位準。

第二下沉部211-2可包括第三電晶體N3及第四電晶體N4。第三電晶體N3經由閘極接收第二奇控制訊號SRO，而由源極和汲極中任一極與延遲控制訊號SR<0>之反向訊號SRB<0>連接。第四電晶體N4具有接收外部電壓VDD之閘極、與第三電晶體N3之源極和汲極中之另一個相連接的汲極、以及與接地電壓VSS連接之源極。因此，第二下沉部211-2在第二奇控制訊號SRO被致能的情況下，可改變延遲控制訊號SR<0>之反向訊號SRB<0>至低位準。

第一控制鎖存區212可包括一第一控制NAND閘極CND1及一第一控制反向器CIV1。決定第一控制NAND閘極CND1操作與否係回應於第二奇控制訊號SRO。第一控制NAND閘極CND1當第二奇控制訊號SRO致能時可不操作，而當第二奇控制訊號SRO關閉時可操作。第一控制NAND閘極CND1可接收一重置訊號RSTB及延遲控制訊號SR<0>的反向訊號SRB<0>並且產生延遲控制訊號SR<0>。重置訊號RSTB為被致能至低位準的一訊號。決定第一控制反向器CIV1操作與否係回應於第一奇控制訊號SLO。第一控制反向器CIV1當第一奇控制訊號SLO致能時可不操作，而當第一奇控制訊號SLO關閉時可操作。第一控制反向器CIV1可反向延遲控制訊號SR<0>並產生延遲控制訊號SR<0>的反向訊號SRB<0>。

第一控制鎖存區212在只有第一奇控制訊號SLO及第二奇控制訊號SRO其中之一致能的情況下，可執行一驅動器之功能。若為第一奇控制訊號SLO致能時，第一控制反向器CIV1不予操作而操作第一控制NAND閘極CND1。即，若為第一奇控制訊號SLO致能時，因為延遲控制訊號SR<0>之位準改變，則第一控制NAND閘極CND1執行改變延遲控制訊號SR<0>之位準的驅動器之功能。同樣地，若第二奇控制訊號SRO致能時，第一控制NAND閘極CND1不予操作而操作第一控制反向器CIV1。即，若第二奇控制訊號SRO致能時，因為延遲控制訊號SR<0>的反向訊號SRB<0>之位準改變，第一控制反向器CIV1執行改變延遲控制訊號SR<0>的反向訊號SRB<0>之位準的驅動器之功能。

若延遲控制訊號SR<0>之位準或是延遲控制訊號SR<0>的反向訊號SRB<0>之位準的改變被完成以及第一奇控制訊號SLO或是第二奇控制訊 號SRO被關閉，第一控制NAND閘極CND1及第一控制反向器CIV1皆操作。因此，第一控制NAND閘極CND1及第一控制反向器CIV1可形成鎖存結構並且可保持延遲控制訊號SR<0>之位準以及延遲控制訊號SR<0>的反向訊號SRB<0>之位準。

在第4圖中，第二位移暫存器220可包括一第二下沉驅動器221及第二控制鎖存區222。第二下沉驅動器221接收第一偶控制訊號SLE及第二偶控制訊號SRE，並且可改變延遲控制訊號SR<1>之位準和延遲控制訊號SR<1>之反向訊號SRB<1>之位準。

第二控制鎖存區222可選擇地執行驅動器之功能和鎖存器之功能以回應第一偶控制訊號SLE及第二偶控制訊號SRE。第二控制鎖存區222當第一偶控制訊號SLE及第二偶控制訊號SRE被致能時，可改變延遲控制訊號SR<1>之位準及延遲控制訊號SR<1>的反向訊號SRB<1>之位準，而當第一偶控制訊號SLE及第二偶控制訊號SRE被關閉時，可保持延遲控制訊號SR<1>之位準及延遲控制訊號SR<1>的反向訊號SRB<1>之位準。由於第二控制鎖存區222在當延遲控制訊號SR<1>之位準及延遲控制訊號SR<1>的反向訊號SRB<1>之位準改變時不予執行鎖存操作，延遲控制訊號SR<1>之位準及延遲控制訊號SR<1>的反向訊號SRB<1>之位準可容易地被改變。

第二下沉驅動器221可包括一第三下沉部221-1及一第四下沉部221-2。第三下沉部221-1可包括第五電晶體N5及第六電晶體N6。第五電晶體N5經由閘極接收第一偶控制訊號SLE，而由源極和汲極中任一極與延遲控制訊號SR<1>連接。第六電晶體N6具有接收由下一級之位移暫存器所產生的延遲控制訊號SR<2>之反向訊號SRB<2>的閘極、與第五電晶體N5之源極和汲極中之 另一個相連接的汲極、以及與接地電壓VSS相連接之源極。因此，第三下沉部221-1在第一偶控制訊號SLE被致能及有高位準之延遲控制訊號SR<2>的反向訊號SRB<2>被接收的情況下，可改變延遲控制訊號SR<1>至低位準。

第四下沉部221-2可包括第七電晶體N7及第八電晶體N8。第七電晶體N7經由閘極接收第二偶控制訊號SRE，而由源極和汲極中任一極與延遲控制訊號SR<1>之反向訊號SRB<1>連接。第八電晶體N8具有接收由第一位移暫存器210所產生的延遲控制訊號SR<0>的閘極、與第七電晶體N7之源極和汲極中之另一個相連接的汲極、以及與接地電壓VSS連接之源極。因此，第四下沉部221-2在第二偶控制訊號SRE被致能及延遲控制訊號SR<0>被接收的情況下，可改變延遲控制訊號SR<1>之反向訊號SRB<1>至低位準。

第二控制鎖存區222可包括一第二控制NAND閘極CND2及一第二控制反向器CIV2。決定第二控制NAND閘極CND2操作與否係回應於第二偶控制訊號SRE。第二控制NAND閘極CND2當第二偶控制訊號SRE致能時可不操作，而當第二偶控制訊號SRE關閉時可操作。第二控制NAND閘極CND2可接收重置訊號RSTB及延遲控制訊號SR<1>的反向訊號SRB<1>並且可產生延遲控制訊號SR<1>。決定第二控制反向器CIV2操作與否係回應於第一偶控制訊號SLE。第二控制反向器CIV2當第一偶控制訊號SLE致能時可不操作，而當第一偶控制訊號SLE關閉時可操作。第二控制反向器CIV2可反向該延遲控制訊號SR<1>並產生該延遲控制訊號SR<1>的反向訊號SRB<1>。

第二控制鎖存區222在只有第一偶控制訊號SLE及第二偶控制訊號SRE其中之一致能的情況下，可執行一驅動器之功能。若第一偶控制訊號SLE致能時，第二控制反向器CIV2不予操作而操作第二控制NAND閘極 CND2。即，若第一偶控制訊號SLE致能時，因為延遲控制訊號SR<1>之位準改變，則第二控制NAND閘極CND2執行改變延遲控制訊號SR<1>之位準的驅動器之功能。同樣地，若第二偶控制訊號SRE致能時，第二控制NAND閘極CND2不予操作而操作第二控制反向器CIV2。即，若第二偶控制訊號SRE致能時，因為延遲控制訊號SR<1>的反向訊號SRB<1>之位準改變，第二控制反向器CIV2執行改變延遲控制訊號SR<1>的反向訊號SRB<1>之位準的驅動器之功能。

若延遲控制訊號SR<1>之位準或是延遲控制訊號SR<1>的反向訊號SRB<1>之位準的改變被完成以及第一偶控制訊號SLE或是第二偶控制訊號SRE被關閉，第二控制NAND閘極CND2及第二控制反向器CIV2皆操作。因此，第二控制NAND閘極CND2及第二控制反向器CIV2可形成鎖存結構並且可保持延遲控制訊號SR<1>之位準或是延遲控制訊號SR<1>的反向訊號SRB<1>之位準。

第三位移暫存器230可包括一第三下沉驅動器231及一第三控制鎖存區232。第三下沉驅動器231可包括一第五下沉部231-1和一第六下沉部231-2，且第三控制鎖存區232可包括一第三控制NAND閘極CND3和一第三控制反向器CIV3。第三位移暫存器230具有如第一位移暫存器210相同配置，且可被配置以使組成第五下沉部231-1的一第十電晶體N10接收外部電壓VDD，而非接收下一級之延遲訊號的反向訊號。並且，組成第六下沉部231-2之一第十二電晶體N12經由閘極接收前一級之位移暫存器的延遲控制訊號SR<3>，而非接收外部電壓VDD。位於第三處之圖未示的位移暫存器接收第一奇控制訊號SLO及第二奇控制訊號SRO，並且產生延遲控制訊號SR<2>及延遲控制訊號 SR<2>的反向訊號SRB<2>，以及位於第四處之圖未示的位移暫存器接收第一偶控制訊號SLE及第二偶控制訊號SRE，並且產生延遲控制訊號SR<3>及延遲控制訊號SR<3>的反向訊號SRB<3>。

以下，將對操作該共享位移暫存器區塊200之一實施例作描述。舉例而言，假設共享位移暫存器區塊200可包括五個位移暫存器。也就是說，第一暫存器對應至第一位移暫存器210、第二暫存器對應至第二位移暫存器220、以及一第五暫存器對應至第三位移暫存器230。然而，其需被注意到根據一實施例暫存器之數目可增加或是減少。首先，重置訊號RSTB致能至一低位準，延遲控制訊號SR<0：4>具有1的位準，以及延遲控制訊號SR<0：4>的反向訊號SRB<0：4>具有0的位準。然後，藉由共享位移暫存器區塊200產生之延遲控制訊號SR<0：4>被設定至11111。若第一奇控制訊號SLO致能，下沉驅動器和第五位移暫存器之控制NAND閘極驅動延遲控制訊號SR<4>至0。因為第五位移暫存器之下沉驅動器及第三位移暫存器之下沉驅動器各別接收具有0位準的第二位移暫存器之延遲控制訊號SR<1>的反向訊號SRB<1>及具有0位準的第四位移暫存器之延遲控制訊號SR<3>的反向訊號SRB<3>，它們無法驅動延遲控制訊號SR<0>及延遲控制訊號SR<2>至0。若第一奇控制訊號SLO關閉，延遲控制訊號SR<4>藉由控制鎖存區保持0位準，並且延遲控制訊號SR<4>的反向訊號SRB<4>保持1位準。因此，延遲控制訊號SR<0：4>可被設定至11110。

接著，若第一偶控制訊號SLE致能，下沉驅動器和第四位移暫存器之控制NAND閘極驅動延遲控制訊號SR<3>至0。若第一偶控制訊號SLE關閉，延遲控制訊號SR<3>藉由控制鎖存區而保持0位準，並且延遲控制訊號SR<3>的反向訊號SRB<3>保持1位準。因此，延遲控制訊號SR<0：4>可被設定 至11100。

再者，若第二偶控制訊號SRE致能，下沉驅動器和第四位移暫存器之控制NAND閘極驅動延遲控制訊號SR<4>的反向訊號SRB<4>至0。因為第二位移暫存器之下沉驅動器接收第一位移暫存器之延遲控制訊號SR<0>的位準，即為1，其驅動延遲控制訊號SR<1>的反向訊號SRB<1>至0。若第二偶控制訊號SRE致能，延遲控制訊號SR<0：4>可被設定至11110。如上所述，根據一實施例之共享位移暫存器區塊200可依序地增加或是減少延遲控制訊號SR<0：4>之邏輯值。

根據實施例中之共享位移暫存器區塊於延遲控制訊號之位準改變時不予執行鎖存操作但是提供作為驅動器，而當延遲控制訊號之位準改變完成時執行鎖存操作。因此，即使透過共享位移暫存器區塊與複數個延遲線共同地連接，其可能提供一足夠之驅動力用來改變延遲控制訊號之位準。

雖然複數個單元延遲胞以串聯方式連接之延遲線結構已示例性於上文中描述，但其需被注意到共享位移暫存器區塊之配置及控制方案是可被修改及改變以符合不同之延遲線結構。

雖然上文中以描述各種之實施態樣，但本技術領域者將可理解上述之實施態樣僅作為示例。因此在此描述之延遲電路與使用該延遲電路之半導體設備不應被上述的實施態樣所限制。

1‧‧‧半導體設備

20‧‧‧延遲線控制區塊

30‧‧‧相位偵測區塊

40‧‧‧延遲模型化區塊

60‧‧‧時脈驅動器

70‧‧‧輸出致能訊號產生區塊

110‧‧‧時脈延遲線

120‧‧‧命令延遲線

200‧‧‧共享位移暫存器區塊

CLKF‧‧‧回饋時脈

CLKI‧‧‧輸入時脈

CLKD‧‧‧延遲時脈

CLKDQS‧‧‧資料時脈

CMD‧‧‧命令訊號

CMDD‧‧‧延遲命令訊號

CTRL‧‧‧控制訊號

OUTEN‧‧‧輸出致能訊號

SR<0：4>‧‧‧延遲控制訊號

Claims (20)

1. 一種延遲電路，包括：一時脈延遲線，係配置來延遲一輸入時脈及產生一延遲時脈；一命令延遲線，係配置來延遲一命令訊號及產生一延遲命令訊號；一延遲線控制區塊，係配置來產生一控制訊號，該控制訊號是依據當藉由一模型化延遲值而延遲該延遲時脈時產生的一回饋時脈之相位與輸入時脈之相位的比較結果所產生；及一共享位移暫存器區塊，係配置來設定該時脈延遲線之延遲量及該命令延遲線之延遲量彼此大致相同以回應該控制訊號。
2. 如申請專利範圍第1項所述之延遲電路，其中每一時脈延遲線及命令延遲線包括複數個單元延遲胞，及每一輸入時脈和命令訊號根據複數單元延遲胞中被致能之單元延遲胞之數量來設置。
3. 如申請專利範圍第2項所述之延遲電路，其中該共享位移暫存器區塊產生複數延遲控制訊號來控制是否致能該等單元延遲胞以回應該控制訊號。
4. 如申請專利範圍第2項所述之延遲電路，其中該共享位移暫存器區塊一個接一個的增加或是減少被致能之單元延遲胞的數量來回應該控制訊號。
5. 如申請專利範圍第1項所述之延遲電路，其中該共享位移暫存器區塊包括複數個位移暫存器，其中該等位移暫存器產生該等延遲控制訊號來設置該時脈延遲線及該命令延遲線之延遲量以回應該控制訊號，以及其中該位移暫存器當該控制訊號致能時改變該等延遲控制訊號之邏輯值，以及當該控制訊號關閉時保持該等延遲控制訊號之邏輯值。
6. 如申請專利範圍第5項所述之延遲電路，其中該等位移暫存器包括：複數下沉驅動器，係配置來各自地改變延遲控制訊號之位準以回應該控制訊號；以及複數控制鎖存部，係配置來改變或是保持延遲控制訊號之位準以回應控制訊號。
7. 如申請專利範圍第6項所述之延遲電路，其中當該等延遲控制訊號之位準改變時，該等控制鎖存部不予執行以回應該控制訊號。
8. 如申請專利範圍第6項所述之延遲電路，其中該等位移暫存器分別與相對應之時脈延遲線的單元延遲胞及命令延遲線共同連接。
9. 如申請專利範圍第5項所述之延遲電路，其中該控制訊號包括：一第一奇控制訊號；一第二奇控制訊號；一第一偶控制訊號；一第二偶控制訊號；以及其中該等位移暫存器交替接收該第一奇控制訊號和該第二奇控制訊號，以及該第一偶控制訊號和該第二偶控制訊號用以依序改變該等延遲控制訊號之邏輯值。
10. 一種延遲電路係包括：一時脈延遲線，係配置來延遲一輸入時脈以回應該等延遲控制訊號以及產生一延遲時脈；一命令延遲線，係配置來延遲一命令訊號以回應該等延遲控制訊號以及產生一延遲命令訊號； 一延遲線控制區塊，係配置成產生一控制訊號，該控制訊號是依據當藉由一模型化延遲值而延遲該延遲時脈時產生的一回饋時脈之相位與輸入時脈之相位的比較結果所產生；及一共享位移暫存器區塊，係配置來產生該等延遲控制訊號以回應該控制訊號以及共同地提供該等延遲控制訊號至該時脈延遲線和該命令延遲線。
11. 如申請專利範圍第10項所述之延遲電路，其中每一時脈延遲線和命令延遲線包括複數個單元延遲胞，以及該等延遲控制訊號控制在該等單元延遲胞中被致能之單元延遲胞之數量。
12. 如申請專利範圍第11項所述之延遲電路，其中該共享位移暫存器區塊一個接一個的增加或是減少被致能之單元延遲胞的數量來回應該控制訊號。
13. 如申請專利範圍第10項所述之延遲電路，其中該共享位移暫存器區塊包括複數個位移暫存器，以及其中該等位移暫存器產生該等延遲訊號以回應該控制訊號，並且當該控制訊號致能時改變該等延遲控制訊號之邏輯值，以及當該控制訊號關閉時保持該等延遲訊號之邏輯值。
14. 如申請專利範圍第10項所述之延遲電路，其中該共享位移暫存器區塊包括複數個位移暫存器，以及其中該等位移暫存器包括：複數下沉驅動器，係配置來各自地改變該等延遲控制訊號之位準以回應該控制訊號；以及複數控制鎖存部，係配置來改變或是保持該等延遲控制訊號之位準以回應該控制訊號。
15. 如申請專利範圍第14項所述之延遲電路，其中當該等延遲控制訊號之位準改變時，該等控制鎖存部不予執行一鎖存操作以回應該控之訊號。
16. 一種半導體設備包括：一時脈延遲線，係配置來延遲一輸入時脈以及產生一延遲時脈；一命令延遲線，係配置來延遲一命令訊號以及產生一延遲命令訊號；一延遲線控制區塊，係配置成產生一控制訊號，該控制訊號是依據當藉由一模型化延遲值而延遲該延遲時脈時產生的一回饋時脈之相位與輸入時脈之相位的比較結果所產生；一共享位移暫存器區塊，係配置來設定該時脈延遲線之延遲量及該命令延遲線之延遲量彼此大致相同以回應該控制訊號；以及一輸出致能訊號產生區塊，係配置來根據該延遲訊號、該延遲命令訊號及CAS潛在資訊，為一資料輸出操作而產生一輸出致能訊號。
17. 如申請專利範圍第16項所述之半導體設備，其中該共享位移暫存器區塊包括複數個位移暫存器，其中該等位移暫存器產生複數延遲控制訊號來設置該時脈延遲線之延遲量和該命令延遲線之延遲量以回應該控制訊號，以及其中該位移暫存器於該控制訊號致能時改變該等延遲控制訊號之邏輯值，而於該控制訊號關閉時保持該等延遲控制訊號之邏輯值。
18. 如申請專利範圍第16項所述之半導體設備，其中該共享位移暫存器區塊包括複數個位移暫存器，以及其中該等位移暫存器包括：複數下沉驅動器，係配置來為設定該時脈延遲線之延遲量和該命令 延遲線之延遲量而各別改變延遲控制訊號之位準以回應該控制訊號；以及複數控制鎖存部，係配置來改變或是保持該等延遲控制訊號之位準以回應該控制訊號。
19. 如申請專利範圍第18項所述之半導體設備，其中該等控制鎖存部於該等延遲控制訊號之位準改變時不予執行一鎖存操作以回應該控之訊號。
20. 如申請專利範圍第16項所述之半導體設備，其中該半導體裝置隨著該輸出致能訊號和該延遲時脈同步地輸出資料。