KR101309465B1 - 듀티 사이클 보정장치 - Google Patents

Abstract

듀티 사이클 보정장치가 개시된다. 부정확한 듀티 비율을 가지는 입력신호의 듀티 비율을 보정하기 위한, 본 발명의 듀티 사이클 보정장치는, 비교부로부터 수신되는 신호에 의해, 상기 입력신호의 신호폭을 조정하는 조정부와, 상기 조정부의 출력신호의 폭을 평균화하기 위한 제1평균화부와, 상기 조정부의 출력신호를 반전하기 위한 인버터부와, 상기 인버터부의 출력신호의 폭을 평균화하기 위한 제2평균화부와, 상기 제1 및 제2평균화부의 출력신호를 비교하고 그 차이를 출력하여, 이를 상기 조정부에 제공하기 위한 상기 비교부를 포함한다.

Description

듀티 사이클 보정장치{APPARATUS FOR CORRECTING DUTY CYCLE}

본 발명은 듀티 사이클 보정장치에 관한 것으로서, 보다 상세하게는 신호 동기 시스템의 지연동기루프(Delay Locked Loop; DLL) 등에서 사용하기 위한 듀티 사이클 보정장치에 관한 것이다.

일반적으로, 듀티 사이클 보정기는, 디지털 시스템의 보정회로, 전원회로에 사용되는 스위칭 레귤레이터(Switching Regulator) 또는 신호동기 시스템의 지연동기루프 등에서 가장 널리 사용되는 회로 중 하나로서, 내부 또는 외부 클럭신호의 듀티 사이클을 보정하여, 정확한 데이터가 전달되도록 에러율을 감소시키는 역할을 하는 것이다.

디지털 시스템에서는, 경로(path)지연과 반사경로에 의해 발생된 듀티 비율의 변화를 50%로 보정하여, 시스템의 샘플링(sampling) 신호가 정확하게 데이터를 검출할 수 있게 한다. 전원회로에 사용되는 스위칭 레귤레이터에서는, 스위치의 정확한 듀티 비율을 조절하여 성능을 향상시킨다. 또한, 지연동기루프에서는, 수신신호 데이터의 듀티 비율을 정확하게 조정 및 동기화하여 수신감도를 향상시킨다.

그러나, 종래의 듀티 사이클 보정기는, 펄스 발생기를 반드시 필요로 하므로, 정확한 펄스폭을 유지하기 위해 복잡한 회로가 요구되고, 듀티 사이클을 보정할 수 있는 범위가 제한적인 문제점이 있다. 또한, 종래의 듀티 사이클 보정기에서 사용되는 지연기는, 자체 고유의 지연오차를 가지고, 이러한 오차는 듀티 비율을 더욱 부정확하게 하는 문제점이 있다.

본 발명은 상기한 바와 같은 문제점을 해결하기 위하여 제안된 것으로, 펄스 발생기와 지연기를 사용하지 않아, 자체 오차를 최소화하는, 듀티 사이클 보정장치를 제공하는데 그 목적이 있다.

또한, 본 발명은, 공정변화와 온도변화에 둔감하게 설계하여, 입력신호의 듀티 비율 변동에 따른 시스템 성능 저하를 최소화하는, 듀티 사이클 보정장치를 제공하는데 또 다른 목적이 있다.

상기와 같은 목적을 달성하기 위해, 부정확한 듀티 비율을 가지는 입력신호의 듀티 비율을 보정하기 위한, 본 발명의 듀티 사이클 보정장치는, 비교부로부터 수신되는 신호에 의해, 상기 입력신호의 신호폭을 조정하는 조정부; 상기 조정부의 출력신호의 폭을 평균화하기 위한 제1평균화부; 상기 조정부의 출력신호를 반전하기 위한 인버터부; 상기 인버터부의 출력신호의 폭을 평균화하기 위한 제2평균화부; 상기 제1 및 제2평균화부의 출력신호를 비교하고 그 차이를 출력하여, 이를 상기 조정부에 제공하기 위한 상기 비교부를 포함한다.

삭제

본 발명의 일실시예에서, 상기 비교부의 출력이 0이 될때까지, 상기 비교부의 출력이 상기 조정부로 입력되는 것이 바람직하다.

도 1은 종래의 듀티 사이클 보정기의 구성도이다.
도 2는 도 1의 각 노드에서의 신호 사이클을 설명하기 위한 도면이다.
도 3은 본 발명에 따른 듀티 사이클 보정장치의 일실시예 구성도이다.
도 4a는 도 3의 듀티 조정기의 일실시예 상세 구성도이다.
도 4b는 도 4a를 실제로 구현한 일실시예 회로도이다.
도 5a는 도 3의 듀티 조정기의 다른 실시예 상세 구성도이다.
도 5b는 도 5a를 실제로 구현한 일실시예 회로도이다.
도 6 및 도 7은 도 3의 평균값 검출기의 일실시예 상세 구성도이다.
도 8은 도 6 및 도 7의 평균값 검출기의 입력파형을 나타내는 일예시도이다.
도 9는 본 발명에 따른 듀티 사이클 보정장치의 제2실시예 구성도이다.

어떤 구성요소가 다른 구성요소에 '연결되어' 있다거나, 또는 '접속되어' 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 '직접 연결되어' 있다거나, '직접 접속되어' 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, '포함한다' 또는 '가지다' 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

이하, 첨부된 도면을 참조하여, 종래의 듀티 사이클 보정기를 설명한 후, 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.

도 1은 종래의 듀티 사이클 보정기의 구성도이고, 도 2는 도 1의 각 노드에서의 신호 사이클을 설명하기 위한 도면이다.

도면에 도시된 바와 같이, 종래의 듀티 사이클 보정기는, 펄스 발생기(100), 반주기 시간 지연기(110), 매칭 지연기(120) 및 SR 래치(Latch)(130)로 구성된다.

도 1 및 도 2를 참조로 설명하면, 부정확한 듀티 비율을 가지는 입력신호 CK_in에 대해, 펄스 발생기(100)는 CK_in의 상승에지에서 펄스를 발생시킨다.

반주기 시간 지연기(110)는 펄스 발생기(100)의 반주기의 지연시간을 두어 반전신호를 발생시킨다.

매칭 지연기(120)는 반주기 시간 지연기(110)의 고유한(intrinsic) 지연에 의해 발생된 오차를 보정하며, 펄스 발생기(100)에 대해 반전신호를 발생한다.

SR 래치(130)는 반주기 시간 지연기(110)와 매칭 지연기(120)의 출력신호의 상승(rising) 또는 하강(falling) 순간에, 상승(rising) 또는 하강(falling)을 반복하여, 부정확한 듀티 비율을 가지는 신호 CK_in에 대하여 정확한 듀티 비율을 가지는 출력신호 CK_out을 출력한다.

위와 같은 종래의 듀티 사이클 보정기는, 펄스 발생기(100)가 필요하므로, 정확한 펄스폭을 유지하기 위하여 회로가 복잡해지는 문제점이 있다. 또한, 입력신호 CK_in의 듀티 비율이 낮을 경우, 펄스 발생기(100)의 폭이 더욱 부정확하게 되어, 듀티 비율의 오차가 시간에 따라 변동하게 되어, 듀티 사이클을 보정할 수 있는 범위가 제한적인 문제점이 있다.

또한, 종래의 듀티 사이클 보정기는, 반주기 시간 지연기(110) 및 매칭 지연기(120)와 같은 지연기가 자체의 고유 지연오차를 가지고, 이러한 오차는 듀티 비율을 더욱 부정확하게 하는 문제점이 있다.

본 발명은 위와 같은 종래기술의 문제점을 해결하기 위하여, 듀티 사이클 보정장치의 설계에 있어, 펄스 발생기를 사용하지 않고, 또한 지연기에서 발생하는 고유의 지연오차를 최소화하기 위하여 지연기를 사용하지 않는다.

또한, 본 발명은, 공정변화와 온도변화에 둔감하도록 설계되었으며, 입력신호의 듀티 비율의 변동에 따른 시스템의 성능저하를 최소화한다. 또한, 최저 전력소모를 가능하게 하여, 본 발명의 듀티 사이클 보정장치를 더욱 다양한 분야에 적용할 수 있다. 이하, 본 발명의 듀티 사이클 보정장치를 상세하게 설명한다.

도 3은 본 발명에 따른 듀티 사이클 보정장치의 일실시예 구성도이다.

도면에 도시된 바와 같이, 본 발명의 보정장치는, 듀티 조정기(Duty-Alert Clock)(10), 버퍼(Buffer)1(20), 버퍼2(30), 인버터(Inverter)(40), 평균값 검출기(Average Value Detector)1(50), 평균값 검출기2(60) 및 비교기(Comparator)(70)를 포함하여 구성된다.

듀티 조정기(10)는, 부정확한 듀티 비율을 가지는 입력신호 CK가 입력되면, 비교기(70)에서 검출된 출력신호 Verr의 크기에 의해 신호폭을 조정한다.

버퍼1(20) 및 버퍼2(30)는 듀티 조정기(10)의 출력을 일시로 저장하였다가 출력한다.

평균값 검출기1(50)는 듀티 조정기(10)의 출력 VCA의 폭을 평균화한다.

인버터(40)는 듀티 조정기(10)의 출력을 반전하여 VCB를 출력한다.

평균값 검출기2(60)는, 인버터(40)의 출력 VCB의 폭를 평균화한다.

평균값 검출기1(50)과 평균값 검출기2(60)의 출력 VoutA, VoutB는 다시 비교기(70)가 비교하여, 비교한 출력을 듀티 조정기(10)에 제공한다.

이를 신호의 흐름으로 설명하면, 듀티 조정기(10)에 부정확한 듀티 비율을 가지는 입력신호 CK가 입력되면, 비교기(70)에서 검출된 출력 Verr의 크기에 의해 입력신호의 폭이 조절되고, 그 출력 VCA는 평균값 검출기1(50)에 의해 평균화되고, 인버터(40)에 의해 반전된 신호 VCB는 평균값 검출기2(60)에서 평균화되어, 다시 비교기(70)에서 재비교된다.

이러한 과정은, VCA와 VCB의 듀티 비율이 완전히 일치되는 50% 듀티 비율의 시스템에서는, 비교기(70)에서 검출된 출력신호 Verr가 영(zero)이 될 때까지 반복된다. 이러한 과정을 통해 본 발명의 듀티 사이클 보정장치는, 펄스 발생기나 지연기 등을 사용하지 않아도, 정확하게 듀티 비율을 조절할 수 있다.

도 4a 및 도 5a는 각각 도 3의 듀티 조정기의 일실시예 상세 구성도이며, 도 4b는 도 4a를, 도 5b는 도 5a를 실제로 구현한 일실시예 회로도이다.

도 4a 및 도 5a에 도시된 바와 같이, 본 발명의 듀티 사이클 보정장치의 듀티 조정기(10)는, 스위치(SW)(11)와 전압 또는 전류를 조절하는 조절기(12)를 포함한다. 도 4a 및 도 5a에서는, 그 구성은 동일하지만, 그 배치가 다른 예가 도시되어 있는 것이다.

조절기(12)는 각각, 입력신호 CK의 폭을, 비교기 출력 Verr에 의해 조절하는 기능을 담당한다.

도 4a 및 도 5a의 실제 구현예는, 각각 도 4b 및 도 5b와 같으며, 트랜지스터 Mp는 스위치(11)로, 트랜지스터 Mn은 조절기(12)로 각각 사용되었다.

도 6 및 도 7은 도 3의 평균값 검출기의 일실시예 상세 구성도로서, 도 3의 평균값 검출기1(50) 및 평균값 검출기2(60) 모두 동일하게 구성될 수 있을 것이다. 설명의 편의를 위하여, 평균값 검출기1(50)의 경우를 예를 들어 설명하기로 하겠으나, 평균값 검출기2(60)를 본 발명의 설명에서 배제하는 것은 아니다.

도 6 및 도 7에 도시된 바와 같이, 본 발명의 보정장치의 평균값 검출기1(50)은, 전류원(51), 저대역 통과 필터(Low Pass Filter; 이하, 'LPF'라 함)(52) 및 스위치(53)를 포함한다. 도 6과 도 7에서는, 구성은 동일하지만, 그 배치가 다른 예가 도시되어 있다. LPF(52)는 캐패시터(capacitor)로 대체될 수 있음은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명하다.

도 8은 도 6 및 도 7의 평균값 검출기1(50)의 입력파형을 나타내는 일예시도이다. 도면에 도시된 바와 같이, VCA 또는 VCB의 출력신호의 폭만큼, 스위치(53)는 온(ON)과 오프(OFF)를 반복한다.

도 6의 평균값 검출기1(50)에서는, 온(ON)인 경우에 충전되고, 오프(OFF)인 경우에 방전된다. 도 7의 경우에는 위와 반대이다.

도 6 및 도 7의 LFP(52)(또는 캐패시터)는 VCA 또는 VCB의 폭을 평균화하여 출력하여, 이를 도 3의 비교기(70)로 전달하며, 비교기(70)는 VCA와 VCB의 차를 듀티 조정기(10)에 전달한다.

이와 같은 과정을, 비교기(70)의 출력이 0이 될 때까지 반복수행하여, 안정적인 듀티 비율을 발생하도록 하는 것임은, 이미 설명한 바와 같다.

즉, 도 6에서, VCA가 하이(HIGH)이면 스위치(53)는 온(ON)이고, 전류원(51)의 전류는 접지(GND)로 흐르고, LPF(52)의 내부 캐패시터(또는 캐패시터)의 전하는 방전된다. 반대로, VCA가 로우(LOW)이면, 스위치(53)는 오프(OFF)이고, 전류원(51)의 전류 I는 LPF(52)의 내부 캐패시터(또는 캐패시터)에 전하 Q를 Q=C×VoutA 만큼 오프(OFF)시간동안 충전한다(C는 LPF(52)의 내부 캐패시터(또는 캐패시터)의 캐패시턴스임). 이는 Q=I×Toff로 표현될 수 있다. 따라서, VoutA=(I×Toff/C)가 된다.

도 7과 같은 구성에서는 도 6과 온(ON)/오프(OFF) 동작이 반대가 되고, VoutB=(I×Ton/C)로 표현될 수 있다.

50%의 듀티 비율을 가지는 시스템에서는 VoutA=VoutB이다.

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본 발명에 의하면, 종래의 듀티 사이클 보정장치에서 사용하던 펄스 발생기를 사용하지 않아, 시스템의 소형화가 가능하게 하는 효과가 있으며, 전력소모를 줄일 수 있도록 하는 효과가 있다.

또한, 본 발명은 고유의 지연오차를 발생하는 지연기를 사용하지 않아, 정밀도를 한층 높일 수 있어, 디지털 및 아날로그 시스템, 전원회로, 동기회로뿐 아니라, 높은 집적도가 요구되고 저전력 소모가 요구되는 센서나 무선인식(RFID) 태그 등에도 사용될 수 있을 것이다.

이상에서 본 발명에 따른 실시예들이 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 범위의 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 다음의 특허청구범위에 의해서 정해져야 할 것이다.

10: 듀티 조정기 20, 30: 버퍼
40: 인버터 50, 60: 평균값 검출기
70: 비교기

Claims (3)

1. 부정확한 듀티 비율을 가지는 입력신호의 듀티 비율을 보정하기 위한, 듀티 사이클 보정장치에 있어서,
   비교부로부터 수신되는 신호에 의해, 상기 입력신호의 신호폭을 조정하는 조정부;
   상기 조정부의 출력신호의 폭을 평균화하기 위한 제1평균화부;
   상기 조정부의 출력신호를 반전하기 위한 인버터부;
   상기 인버터부의 출력신호의 폭을 평균화하기 위한 제2평균화부;
   상기 제1 및 제2평균화부의 출력신호를 비교하고 그 차이를 출력하여, 이를 상기 조정부에 제공하기 위한 상기 비교부를 포함하는 듀티 사이클 보정장치.
   
2. 삭제
3. 제1항에 있어서,
   상기 비교부의 출력이 0이 될때까지, 상기 비교부의 출력이 상기 조정부로 입력되는, 듀티 사이클 보정장치.
   

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