KR20150068718A - 듀티 싸이클 보정 회로 - Google Patents

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Abstract

듀티 싸이클 보정 회로는, 입력 클럭의 듀티 에러를 증폭하는 에러 부스터; 상기 입력 클럭에 응답해 출력 클럭을 구동하는 드라이버; 및 상기 에러 부스터에 의해 증폭된 듀티 에러에 응답해 상기 출력 클럭의 듀티를 보정하는 듀티 보정기를 포함할 수 있다.

Description

듀티 싸이클 보정 회로 {DUTY CYCLE CORRECTION CIRCUIT}
본 발명은 듀티 싸이클 보정(DCC: Duty Cycle Correction) 회로에 관한 것이다.
CPU와 메모리 등 클럭에 기반하여 동작하는 집적회로 칩들에 있어서, 클럭(clock)의 듀티(duty)가 정확히 제어되는 것은 매우 중요하다. 예를 들어, 클럭의 라이징 에지와 폴링 에지에서 데이터가 입/출력되는 메모리에서, 클럭의 듀티가 정확히 50%가 되지 못하면 라이징 에지와 폴링 에지간의 타이밍이 틀어져 데이터가 정확한 타이밍에 입/출력되지 못한다. 따라서, 클럭에 기반하여 동작하는 다양한 집적회로 칩들에서 클럭의 듀티를 보정해주기 위한 듀티 싸이클 보정 회로가 사용된다. 참고로, 클럭의 듀티가 50%라 함은 클럭의 '하이'레벨 구간과 '로우'레벨 구간의 길이가 동일하다는 것을 의미한다.
도 1은 종래의 듀티 싸이클 보정 회로의 도면이다.
도 1을 참조하면, 듀티 싸이클 보정 회로는, 수신기(110), 드라이버(120), 듀티 감지기(130) 및 듀티 보정기(140)를 포함한다.
수신기(110)는 듀티 싸이클 보정 회로로 입력되는 클럭(CLK, CLKB)을 수신한다. 드라이버(120)는 입력 클럭(CLK_IN, CLK_INB)에 응답해 출력 클럭(CLK_OUT, CLK_OUTB)을 구동한다. 듀티 감지기(130)는 출력 클럭(CLK_OUT, CLK_OUTB)의 듀티를 감지한다. 여기서, 듀티를 감지한다 함은 출력 클럭(CLK_OUT, CLK_OUTB)의 '하이'레벨 구간과 '로우'레벨 구간 중 어느 구간이 더 긴지를 알아낸다는 것을 의미한다. 그리고, 듀티 보정기(140)는 듀티 감지기(130)의 감지 결과에 따라 입력 클럭(CLK_IN, CLK_INB)의 듀티를 보정한다. 듀티 감지기(130)에 의해 출력 클럭(CLK_OUT, CLK_OUTB)의 '하이'레벨 구간이 길다고 판단된 경우에 듀티 보정기(140)는 입력 클럭(CLK_IN, CLK_INB)의 '로우' 레벨 구간을 늘리고, 반대의 경우 입력 클럭(CLK_IN, CLK_INB)의 '하이'레벨 구간을 늘린다. 드라이버(120)는 수신기(110)에 의해 수신된 클럭과 듀티 보정기(140)에 의한 듀티 보정값을 입력으로 하므로, 드라이버(120)로부터는 듀티가 보정된 클럭(CLK_OUT, CLK_OUTB)이 출력된다.
도 1과 같은 피드백(feedback) 타입의 듀티 싸이클 보정 회로는 피드백된 감지 결과를 이용해 입력 클럭(CLK_IN, CLK_INB)의 '하이'펄스 폭을 조금씩 늘리거나 줄이고, 듀티가 틀어진 정도가 일정 마진 이하로 줄어들면 락(lock)이되는 방식으로 동작한다. 즉, 듀티 싸이클 보정 회로가 지연 고정 루프(DLL: Delay Locked Loop)와 유사하게 동작하며, 지연 고정 루프와 마찬가지로 듀티가 보정되기까지의 락킹 타임(locking time)을 필요로 한다.
듀티의 보정 전까지 락킹 타임이 필요한 경우에, 아이들(idle) 모드와 액티브(active) 모드가 반복되는 디바이스의 경우 아이들 모드에서 액티브 모드로 모드가 변환되는 웨이크 업(wake-up)시에 듀티의 보정을 위해 락킹 타임만큼을 기다려야 하는 문제가 있을 수 있다.
본 발명의 실시예들은, 락킹 타임 없이 실시간으로 듀티의 보정이 가능한 듀티 싸이클 보정 회로를 제공한다.
본 발명의 일실시예에 따른 듀티 싸이클 보정 회로는, 입력 클럭의 듀티 에러를 증폭하는 에러 부스터; 상기 입력 클럭에 응답해 출력 클럭을 구동하는 드라이버; 및 상기 에러 부스터에 의해 증폭된 듀티 에러에 응답해 상기 출력 클럭의 듀티를 보정하는 듀티 보정기를 포함할 수 있다.
본 발명의 실시예들에 따르면, 락킹 타밍 없이 실시간으로 듀티를 보정하는 것이 가능해진다.
도 1은 종래의 듀티 싸이클 보정 회로의 도면.
도 2는 본 발명의 일실시예에 따른 듀티 싸이클 보정 회로의 구성도.
도 3은 도 2의 동작을 나타내는 타이밍도.
도 4는 도 2의 에러 부스터(230)의 일실시예 구성도이다
도 5는 도 2의 드라이버(220)의 일실시예 구성도.
도 6는 도 2의 듀티 보정기(240)의 일실시예 구성도.
도 7은 도 2의 드라이버(220)와 듀티 보정기(240)의 다른 실시예 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2는 본 발명의 일실시예에 따른 듀티 싸이클 보정 회로의 구성도이다.
도 2를 참조하면, 듀티 싸이클 보정 회로는, 수신기(210), 드라이버(220), 에러 부스터(230) 및 듀티 보정기(240)를 포함할 수 있다.
수신기(210)는 듀티 싸이클 보정 회로로 입력되는 클럭(CLK, CLKB)을 수신할 수 있다. 드라이버(220)는 입력 클럭(CLK_IN, CLK_INB)에 응답해 출력 클럭(CLK_OUT, CLK_OUTB)을 구동할 수 있다.
에러 부스터(230)는 입력 클럭(CLK_IN, CLK_INB)의 듀티 에러를 증폭해 증폭된 듀티 에러(ERR_BOOST, ERR_BOOSTB)를 출력할 수 있다. 듀티 에러를 증폭한다는 것은, 증폭된 듀티 에러가 입력 클럭보다 더 큰 듀티 에러를 갖는다는 것을 의미할 수 있다. 예를 들어, 입력 클럭(CLK_IN, CLK_INB)의 하이 펄스 : 로우 펄스 = 55 : 45라면, 증폭된 듀티 에러(ERR_BOOST, ERR_BOOSTB)의 하이 펄스 : 로우 펄스 = 65 : 35일 수 있다.
듀티 보정기(240)는 증폭된 듀티 에러(ERR_BOOST, ERR_BOOSTB)에 응답해 출력 클럭(CLK_OUT, CLK_OUTB)의 듀티를 보정할 수 있다. 상세하게, 듀티 보정기(240)는 증폭된 듀티 에러 신호(ERR_BOOST, ERR_BOOSTB)를 반전해 출력 클럭(CLK_OUT, CLK_OUTB)으로 구동하는 방법으로, 즉 정증폭된 듀티 에러 신호(ERR_BOOST)에 따라 부출력 클럭 신호(CLK_OUTB)를 구동하고 부증폭된 듀티 에러 신호(ERR_BOOSTB)에 따라 정출력 클럭 신호(CLK_OUT)를 구동하는 방법으로, 출력 클럭(CLK_OUT, CLK_OUTB)의 듀티를 보정할 수 있다.
도 3은 도 2의 동작을 나타내는 타이밍도이다. 도 3을 참조하면, 입력 클럭(CLK_IN, CLK_INB)은 정신호(CLK_IN)를 기준으로 '로우'펄스 폭(Ta)이 하이펄스 폭(Tb)보다 길게 듀티가 틀어져 있는 것을 확인할 수 있다. 증폭된 듀티 에러(ERR_BOOST, ERR_BOOSTB)는 입력 클럭(CLK_IN, CLK_INB)의 듀티 에러를 증폭해 생성되므로, 증폭된 듀티 에러(ERR_BOOST, ERR_BOOSTB)는 입력 클럭(CLK_IN, CLK_INB)보다 더 틀어진 듀티 비를 갖는다. 드라이버(220)는 입력 클럭(CLK_IN, CLK_INB)을 그대로 출력 클럭(CLK_OUT, CLK_OUTB)으로 구동하고, 듀티 보정기(240)는 증폭된 듀티 에러(ERR_BOOST, ERR_BOOSTB)를 반전하여 출력 클럭(CLK_OUT, CLK_OUTB)으로 구동한다. 따라서, 출력 클럭(CLK_OUT, CLK_OUTB)은 정신호(CLK_OUT)를 기준으로 '로우'펄스 폭(Ta)과 '하이'펄스 폭(Tb)이 동일하게 듀티가 보정될 수 있다.
도 2의 실시예에 따르면, 입력 클럭(CLK_IN, CLK_INB)의 듀티 에러가 증폭되고, 증폭된 듀티 에러(ERR_BOOST, ERR_BOOSTB)를 이용해, 피드 포워드(feed-forward) 방식으로 출력 클럭(CLK_OUT, CLK_OUTB)의 듀티 에러가 보정된다. 따라서, 락킹 타임 없이 실시간으로 출력 클럭(CLK_OUT, CLK_OUTB)의 듀티 에러를 보정하는 것이 가능해진다.
도 4는 도 2의 에러 부스터(230)의 일실시예 구성도이다.
도 4를 참조하면, 에러 부스터(230)는 차동 증폭기(410), 제1캐패시터(420), 및 제2캐패시터(430)를 포함할 수 있다.
차동 증폭기(410)는 정입력단(A)에 정입력 클럭 신호(CLK_IN)를 입력받고 부입력단(B)에 부입력 클럭 신호(CLK_INB)를 입력받아, 정출력단(C)에 정증폭된 듀티 에러 신호(ERR_BOOST)를 출력하고 부출력단(D)에 부증폭된 듀티 에러 신호(ERR_BOOSTB)를 출력할 수 있다.
제1캐패시터(420)는 정출력단(C)에 연결되고, 제2캐패시터(430)는 부출력단에 연결될 수 있다. 캐패시터들(420, 430)은 정증폭된 듀티 에러 신호(ERR_BOOST)와 부증폭된 듀티 에러 신호(ERR_BOOSTB)의 듀티 에러를 더욱 증폭시키기 위해 사용될 수 있다. 예를 들어, 정증폭된 듀티 에러 신호(ERR_BOOST)의 '하이'펄스 폭이 '로우'펄스 폭보다 긴 경우에, 제1캐패시터(420)에는 높은 전압 레벨이 누적되고, 그 결과 정증폭된 듀티 에러 신호(ERR_BOOST)의 '하이'펄스 폭은 더 길어지고 '로우'펄스 폭은 더 짧아질 수 있다. 마찬가지로, 정증폭된 듀티 에러 신호(ERR_BOOST)의 '로우'펄스 폭이 '하이'펄스 폭보다 긴 경우에, 제1캐패시터(420)에 의해 정증폭된 듀티 에러 신호(ERR_BOOSt)의 '로우'펄스 폭은 더 길어지고 '하이'펄스 폭은 더 짧아질 수 있다.
도 4는 듀티 에러를 증폭하는 에러 부스터(230)의 일예일뿐이며 다양한 방식으로 에러 부스터(230)를 설계할 수 있음은 당연하다.
도 5는 도 2의 드라이버(220)의 일실시예 구성도이다.
도 5를 참조하면, 드라이버(220)는 제1차동 비교부(510)와 제2차동 비교부(520)를 포함할 수 있다.
제1차동 비교부(510)는 정입력 클럭 신호(CLK_IN)와 부입력 클럭 신호(CLK_INB)를 입력받아 비교할 수 있다. 제1차동 비교부(510)는 정입력 클럭 신호(CLK_IN)의 전압 레벨이 부입력 클럭 신호(CLK_INB)의 전압 레벨보다 높은 레벨이면 정출력 클럭 신호(CLK_OUT)를 '하이'레벨로 구동하고, 부입력 클럭 신호(CLK_INB)의 전압 레벨이 정입력 클럭 신호(CLK_IN)의 전압 레벨보다 높은 레벨이면 정출력 클럭 신호(CLK_OUT)를 '로우'레벨로 구동할 수 있다.
제2차동 비교부(520)는 정입력 클럭 신호(CLK_IN)와 부입력 클럭 신호(CLK_INB)를 입력받아 비교할 수 있다. 제2차동 비교부(520)는 정입력 클럭 신호(CLK_IN)의 전압 레벨이 부입력 클럭 신호(CLK_INB)의 전압 레벨보다 높은 레벨이면 부출력 클럭 신호(CLK_OUTB)를 '로우'레벨로 구동하고, 부입력 클럭 신호(CLK_INB)의 전압 레벨이 정입력 클럭 신호(CLK_IN)의 전압 레벨보다 높은 레벨이면 부출력 클럭 신호(CLK_OUTB)를 '하이'레벨로 구동할 수 있다.
활성화 신호(ENB)는 드라이버(220)를 활성화/비활성화하기 위한 신호로, 드라이버(220)는 활성화 신호(ENB)가 '로우'레벨인 경우에 활성화되어 동작할 수 있다.
도 5는 입력 클럭(CLK_IN, CLK_INB))에 응답해 출력 클럭(CLK_OUT, CLK_OUTB)을 구동하는 드라이버(220)의 일예일 뿐이며 다양한 방식으로 드라이버(220)를 설계할 수 있음은 당연하다.
도 6은 도 2의 듀티 보정기(240)의 일실시예 구성도이다.
도 6을 참조하면, 듀티 보정기(240)는 제3차동 비교부(610)와 제4차동 비교부(620)를 포함할 수 있다.
제3차동 비교부(610)는 정증폭된 듀티 에러 신호(ERR_BOOST)와 부증폭된 듀티 에러 신호(ERR_BOOSTB)를 입력받아 비교할 수 있다. 제3차동 비교부(610)는 부증폭된 듀티 에러 신호(ERR_BOOSTB)의 전압 레벨이 정증폭된 듀티 에러 신호(ERR_BOOST)의 전압 레벨보다 높은 레벨이면 정출력 클럭 신호(CLK_OUT)를 '하이'레벨로 구동하고, 정증폭된 듀티 에러 신호(ERR_BOOST)의 전압 레벨이 부증폭된 듀티 에러 신호(ERR_BOOSTB)의 전압 레벨보다 높은 레벨이면 정출력 클럭 신호(CLK_OUT)를 '로우'레벨로 구동할 수 있다.
제4차동 비교부(620)는 정증폭된 듀티 에러 신호(ERR_BOOST)와 부증폭된 듀티 에러 신호(ERR_BOOSTB)를 입력받아 비교할 수 있다. 제4차동 비교부(620)는 부증폭된 듀티 에러 신호(ERR_BOOSTB)의 전압 레벨이 정증폭된 듀티 에러 신호(ERR_BOOST)의 전압 레벨보다 높은 레벨이면 부출력 클럭 신호(CLK_OUTB)를 '로우'레벨로 구동하고, 정증폭된 듀티 에러 신호(ERR_BOOST)의 전압 레벨이 부증폭된 듀티 에러 신호(ERR_BOOSTB)의 전압 레벨보다 높은 레벨이면 부출력 클럭 신호(CLK_OUTB)를 '하이'레벨로 구동할 수 있다.
활성화 신호(ENB)는 듀티 보정기(240)를 활성화/비활성화하기 위한 신호로, 듀티 보정기(240)는 활성화 신호(ENB)가 '로우'레벨인 경우에 활성화되어 동작할 수 있다. 듀티 보정기(240)의 차동 비교부들(610, 620)은 드라이버(220)의 차동 비교부들(510, 520)보다 구동력이 약하게 설계될 수 있다. 예를 들어, 차동 비교부들(510, 520)에 흐르는 전류량은 차동 비교부들(420, 420)에 흐르는 전류량보다 적을 수 있다.
도 6은 증폭된 듀티 에러(ERR_BOOST, ERR_BOOSTB)를 반전해 출력 클럭(CLK_OUT, CLK_OUTB)으로 구동하는 듀티 보정기(240)의 일예일 뿐이며, 다양한 방식으로 듀티 보정기(240)를 설계할 수 있음은 당연하다.
도 7은 도 2의 드라이버(220)와 듀티 보정기(240)의 다른 실시예 구성도이다. 도 7에서는 드라이버(220)와 듀티 보정기(240)가 통합된 실시예에 대해 알아보기로 한다.
도 7을 참조하면, 드라이버(220)와 듀티 보정기(240)는, 제5차동 비교부(710)와 제6차동 비교부(720)를 포함할 수 있다.
제5차동 비교부(710)는 [정입력 클럭 신호(CLK_IN)와 부증폭된 듀티 에러 신호(ERR_BOOSTB)] 대 [부입력 클럭 신호(CLK_INB)와 정증폭된 듀티 에러 신호(ERR_BOOST)]를 비교할 수 있다. 제5차동 비교부(710)는 정입력 클럭 신호(CLK_IN)와 부증폭된 듀티 에러 신호(ERR_BOOSTB)의 전압 레벨이 부입력 클럭 신호(CLK_INB)와 정증폭된 듀티 에러 신호(ERR_BOOST)의 전압 레벨보다 높을수록 정출력 클럭 신호(CLK_OUT)를 '하이'레벨로 구동할 수 있다. 제5차동 비교부(710)에서 정입력 클럭 신호(CLK_IN)와 부입력 클럭 신호(CLK_INB)를 비교하기 위한 부분은 드라이버(220)에 해당하고, 부증폭된 듀티 에러 신호(ERR_BOOSTB)와 정증폭된 듀티 에러 신호(ERR_BOOST)를 비교하기 위한 부분은 듀티 보정기(240)에 해당할 수 있다. 듀티 보정기(240)는 드라이버(220)보다 구동력이 약하므로, 부증폭된 듀티 에러 신호(ERR_BOOSTB)와 정증폭된 듀티 에러 신호(ERR_BOOST)를 입력받는 트랜지스터들의 구동력이 정입력 클럭 신호(CLK_IN)와 부입력 클럭 신호(CLK_INB)를 입력받는 트랜지스터들의 구동력보다 약하게 설계될 수 있다.
제6차동 비교부(720)는 [정입력 클럭 신호(CLK_IN)와 부증폭된 듀티 에러 신호(ERR_BOOSTB)] 대 [부입력 클럭 신호(CLK_INB)와 정증폭된 듀티 에러 신호(ERR_BOOST)]를 비교할 수 있다. 제6차동 비교부(720)는 정입력 클럭 신호(CLK_IN)와 부증폭된 듀티 에러 신호(ERR_BOOSTB)의 전압 레벨이 부입력 클럭 신호(CLK_INB)와 정증폭된 듀티 에러 신호(ERR_BOOST)의 전압 레벨보다 높을수록 부출력 클럭 신호(CLK_OUTB)를 '로우'레벨로 구동할 수 있다. 제6차동 비교부(620)에서 정입력 클럭 신호(CLK_IN)와 부입력 클럭 신호(CLK_INB)를 비교하기 위한 부분은 드라이버(220)에 해당하고, 부증폭된 듀티 에러 신호(ERR_BOOSTB)와 정증폭된 듀티 에러 신호(ERR_BOOST)를 비교하기 위한 부분은 듀티 보정기(240)에 해당할 수 있다. 듀티 보정기(240)는 드라이버(220)보다 구동력이 약하므로, 부증폭된 듀티 에러 신호(ERR_BOOSTB)와 정증폭된 듀티 에러 신호(ERR_BOOST)를 입력받는 트랜지스터들의 구동력이 정입력 클럭 신호(CLK_IN)와 부입력 클럭 신호(CLK_INB)를 입력받는 트랜지스터들의 구동력보다 약하게 설계될 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
210: 수신기 220: 드라이버
230: 에러 부스터 240: 듀티 보정기

Claims (8)

  1. 입력 클럭의 듀티 에러를 증폭하는 에러 부스터;
    상기 입력 클럭에 응답해 출력 클럭을 구동하는 드라이버; 및
    상기 에러 부스터에 의해 증폭된 듀티 에러에 응답해 상기 출력 클럭의 듀티를 보정하는 듀티 보정기
    를 포함하는 듀티 싸이클 보정 회로.
  2. 제 1항에 있어서,
    상기 입력 클럭은 정입력 클럭 신호와 부입력 클럭 신호를 포함하고,
    상기 증폭된 듀티 에러는 정증폭된 듀티 에러 신호와 부증폭된 듀티 에러 신호를 포함하고,
    상기 출력 클럭은 정출력 클럭 신호와 부출력 클럭 신호를 포함하는
    듀티 싸이클 보정 회로.
  3. 제 2항에 있어서,
    상기 듀티 보정기는
    상기 증폭된 듀티 에러를 반전해 상기 출력 클럭으로 구동하는
    듀티 싸이클 보정 회로.
  4. 제 3항에 있어서,
    상기 듀티 보정기의 구동력은 상기 드라이버의 구동력보다 약한
    듀티 싸이클 보정 회로.
  5. 제 2항에 있어서,
    상기 에러 부스터는
    정입력단에 상기 정입력 클럭 신호를 입력받고 부입력단에 상기 부입력 클럭 신호를 입력받아, 정출력단에 상기 정증폭된 듀티 에러 신호를 출력하고 부출력단에 상기 부증폭된 듀티 에러 신호를 출력하기 위한 차동 증폭기;
    상기 정출력단에 연결된 제1캐패시터; 및
    상기 부출력단에 연결된 제2캐패시터를 포함하는
    듀티 싸이클 보정 회로.
  6. 제 2항에 있어서,
    상기 드라이버는
    상기 정입력 클럭 신호와 상기 부입력 클럭 신호를 비교해, 상기 정입력 클럭 신호가 상기 부입력 클럭 신호보다 높은 레벨이면 상기 정출력 클럭 신호를 하이 레벨로 구동하고, 상기 부입력 클럭 신호가 상기 정입력 클럭 신호보다 높은 레벨이면 상기 정출력 클럭 신호를 로우 레벨로 구동하는 제1차동 비교부; 및
    상기 정입력 클럭 신호와 상기 부입력 클럭 신호를 비교해, 상기 정입력 클럭 신호가 상기 부입력 클럭 신호보다 높은 레벨이면 상기 부출력 클럭 신호를 로우 레벨로 구동하고, 상기 부입력 클럭 신호가 상기 정입력 클럭 신호보다 높은 레벨이면 상기 부출력 클럭 신호를 하이 레벨로 구동하는 제2차동 비교부를 포함하는
    듀티 싸이클 보정 회로.
  7. 제 6항에 있어서,
    상기 듀티 보정기는
    상기 정증폭된 듀티 에러 신호와 상기 부증폭된 듀티 에러 신호를 비교해, 상기 부증폭된 듀티 에러 신호가 상기 정증폭된 듀티 에러 신호보다 높은 레벨이면 상기 정출력 클럭 신호를 하이 레벨로 구동하고, 상기 정증폭된 듀티 에러 신호가 상기 부증폭된 듀티 에러 신호보다 높은 레벨이면 상기 정출력 클럭 신호를 로우 레벨로 구동하는 제3차동 비교부; 및
    상기 정증폭된 듀티 에러 신호와 상기 부증폭된 듀티 에러 신호를 비교해, 상기 부증폭된 듀티 에러 신호가 상기 정증폭된 듀티 에러 신호보다 높은 레벨이면 상기 부출력 클럭 신호를 로우 레벨로 구동하고, 상기 정증폭된 듀티 에러 신호가 상기 부증폭된 듀티 에러 신호보다 높은 레벨이면 상기 부출력 클럭 신호를 하이 레벨로 구동하는 제4차동 비교부를 포함하는
    듀티 싸이클 보정 회로.
  8. 제 2항에 있어서,
    상기 드라이버와 상기 듀티 보정기는
    [상기 정입력 클럭 신호와 상기 부증폭된 듀티 에러 신호] 대 [상기 부입력 클럭 신호와 상기 정증폭된 듀티 에러 신호]를 비교해, 그 비교 결과를 상기 정출력 클럭 신호로 출력하는 제5차동 비교부; 및
    [상기 정입력 클럭 신호와 상기 부증폭된 듀티 에러 신호] 대 [상기 부입력 클럭 신호와 상기 정증폭된 듀티 에러 신호]를 비교해, 그 비교 결과를 상기 부출력 클럭 신호로 출력하는 제6차동 비교부를 포함하는
    듀티 싸이클 보정 회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9667252B1 (en) 2015-12-16 2017-05-30 SK Hynix Inc. Duty cycle correction circuit and duty cycle correction method

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10365833B2 (en) 2016-01-22 2019-07-30 Micron Technology, Inc. Apparatuses and methods for encoding and decoding of signal lines for multi-level communication architectures
KR102625821B1 (ko) * 2016-09-05 2024-01-16 에스케이하이닉스 주식회사 듀티 보정장치 및 이를 포함하는 반도체 장치
KR102665713B1 (ko) * 2016-12-21 2024-05-14 에스케이하이닉스 주식회사 듀티 보정 회로 및 듀티 보정 방법
US10283187B2 (en) * 2017-07-19 2019-05-07 Micron Technology, Inc. Apparatuses and methods for providing additional drive to multilevel signals representing data
US10218343B1 (en) * 2017-10-31 2019-02-26 Sandisk Technologies Llc Duty cycle correction scheme
US10270429B1 (en) 2017-12-20 2019-04-23 Micron Technology, Inc. Internal clock distortion calibration using DC component offset of clock signal
US10833656B2 (en) 2018-04-30 2020-11-10 Micron Technology, Inc. Autonomous duty cycle calibration
US10892742B2 (en) * 2019-01-07 2021-01-12 Texas Instruments Incorporated Duty-cycle calibration based on differential clock sensing
US11121851B2 (en) 2019-12-28 2021-09-14 Texas Instruments Incorporated Differential sensing circuit for clock skew calibration relative to reference clock
CN114420187B (zh) * 2020-10-28 2023-09-08 长鑫存储技术有限公司 校准电路、存储器以及校准方法
US11424745B2 (en) 2020-10-28 2022-08-23 Changxin Memory Technologies, Inc. Oscillation circuit and clock generation circuit
CN114499506A (zh) 2020-10-28 2022-05-13 长鑫存储技术有限公司 振荡器及时钟产生电路
KR102666336B1 (ko) 2020-10-28 2024-05-17 창신 메모리 테크놀로지즈 아이엔씨 클록 생성 회로, 메모리 및 클록 듀티 사이클 교정 방법
EP4044187B1 (en) 2020-10-28 2024-01-24 Changxin Memory Technologies, Inc. Memory
EP4033662B1 (en) 2020-10-28 2024-01-10 Changxin Memory Technologies, Inc. Calibration circuit, memory, and calibration method
KR20230163767A (ko) * 2022-05-24 2023-12-01 에스케이하이닉스 주식회사 클럭 전송 회로

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020044191A (ko) * 2000-12-05 2002-06-15 박종섭 클럭 동기화 장치의 듀티 보정 회로
KR20060123953A (ko) * 2005-05-30 2006-12-05 주식회사 하이닉스반도체 Ｄｌｌ 회로의 듀티 사이클 보정회로
US20120086489A1 (en) * 2010-10-08 2012-04-12 Texas Instruments Incorporated Adaptive quadrature correction for quadrature clock path deskew

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4015937B2 (ja) * 2002-12-06 2007-11-28 松下電器産業株式会社 デューティ比補正回路
KR100534211B1 (ko) * 2004-06-23 2005-12-08 삼성전자주식회사 반도체 장치에 있어서의 듀티 사이클 보정회로
US7839192B1 (en) 2005-10-26 2010-11-23 Altera Corporation Duty cycle correction methods and circuits
US20070159224A1 (en) * 2005-12-21 2007-07-12 Amar Dwarka Duty-cycle correction circuit for differential clocking
KR100771887B1 (ko) 2006-10-17 2007-11-01 삼성전자주식회사 듀티 검출기 및 이를 구비하는 듀티 검출/보정 회로

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020044191A (ko) * 2000-12-05 2002-06-15 박종섭 클럭 동기화 장치의 듀티 보정 회로
KR20060123953A (ko) * 2005-05-30 2006-12-05 주식회사 하이닉스반도체 Ｄｌｌ 회로의 듀티 사이클 보정회로
US20120086489A1 (en) * 2010-10-08 2012-04-12 Texas Instruments Incorporated Adaptive quadrature correction for quadrature clock path deskew

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9667252B1 (en) 2015-12-16 2017-05-30 SK Hynix Inc. Duty cycle correction circuit and duty cycle correction method

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Publication number Publication date
CN104716929B (zh) 2019-04-16
US20150171836A1 (en) 2015-06-18
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US9270256B2 (en) 2016-02-23

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