KR101737069B1 - 듀티 싸이클 검출 회로 - Google Patents

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Abstract

듀티 싸이클 검출 회로는 스트로브 신호에 응답하여 제 1 클럭 신호와 제 2 클럭 신호의 듀티 차이에 따라 제 1 출력 신호 및 제 2 출력 신호를 생성하도록 구성된 코어 블록, 및 코어 블록의 출력 신호에 응답하여 생성한 예비 스트로브 신호의 활성화 타이밍을 제 1 클럭 신호 또는 상기 제 2 클럭 신호에 따라 보정하여 상기 스트로브 신호로서 생성하도록 구성된 제어 블록을 포함한다.

Description

듀티 싸이클 검출 회로{DUTY CYCLE DETECTION CIRCUIT}
본 발명은, 반도체 회로에 관한 것으로서, 특히 듀티 싸이클 검출 회로에 관한 것이다.
반도체 회로 예를 들어, 동기식 반도체 메모리는 클럭 신호(CLK)를 기반으로 동작이 이루어진다.
따라서 클럭 신호(CLK)의 타이밍은 물론이고, 클럭 신호(CLK)의 듀티 싸이클(Duty Cycle) 또한 반도체 메모리의 동작 특성을 결정하는 중요한 요소 중의 하나이다.
클럭 신호(CLK)의 듀티 싸이클은 50%가 되는 것이 이상적이다. 즉, 클럭 신호(CLK)의 하이 듀티와 로우 듀티가 일치하는 것이 이상적이다.
그러나 클럭 신호(CLK)는 PVT(PVT)와 같은 각종 환경 요인의 변동에 따라 이상적인 듀티 싸이클을 갖는 것이 어렵다.
따라서 반도체 회로에는 듀티 싸이클을 검출하기 위한 회로 구성을 포함하고 있다.
도 1에 도시된 바와 같이, 종래의 기술에 따른 듀티 싸이클 검출 회로(10)는 코어 블록(11) 및 제어 블록(20)을 포함한다.
코어 블록(11)은 스트로브 신호(STROBE)에 응답하여 제 1 클럭 신호(RCLK)의 하이 레벨 구간과 제 2 클럭 신호(FCLK)의 듀티 차이에 따라 제 1 출력 신호(OUTP) 및 제 2 출력 신호(OUTN)를 생성한다.
이때 제 1 클럭 신호(RCLK)와 제 2 클럭 신호(FCLK)는 외부에서 제공된 클럭 신호(CLK)를 소스로 하여 생성된 신호로서, 제 1 클럭 신호(RCLK)는 클럭 신호(CLK)와 동일한 위상을 가지며, 제 2 클럭 신호(FCLK)는 제 1 클럭 신호(RCLK)와 반대의 위상을 갖는다.
제 1 클럭 신호(RCLK)의 하이 레벨 구간은 클럭 신호(CLK)의 하이 듀티에 해당하며, 제 2 클럭 신호(FCLK)의 하이 레벨 구간은 클럭 신호(CLK)의 로우 듀티에 해당한다.
따라서 제 1 출력 신호(OUTP)와 제 2 출력 신호(OUTN)의 레벨에 따라 클럭 신호(CLK)의 하이 듀티와 로우 듀티 중에서 어느 것이 더 큰지 알 수 있다.
제어 블록(20)은 출력부(21) 및 스트로브 생성부(22)를 포함한다.
출력부(21)는 제 1 출력 신호(OUTP) 및 제 2 출력 신호(OUTN)의 차이를 증폭하여 듀티 싸이클 검출 신호(DCDOUT)를 생성하고, 제 1 출력 신호(OUTP)와 제 2 출력 신호(OUTN)가 서로 반대의 논리 레벨을 갖는 것을 인식함을 알리기 위한 유효 신호(VALID)를 생성한다. 즉, 유효 신호(VALID)는 듀티 싸이클 검출 신호(DCDOUT)가 유효한 신호임을 알리기 위한 신호이다.
스트로브 생성부(22)는 유효 신호(VALID)에 응답하여 스트로브 신호(STROBE)를 생성한다.
이때 스트로브 신호(STROBE)는 유효 신호(VALID)에 응답하여 생성되는 것으로서, 제 1 클럭 신호(RCLK) 또는 제 2 클럭 신호(FCLK)와 동기 되지 않으므로 도 2의 타이밍들(A ~ E) 중 어디에서도 활성화될 수 있다.
스트로브 신호(STROBE)가 타이밍(A)에서 활성화되는 경우, 코어 블록(11)은 도 2와 같이, 제 1 클럭 신호(RCLK)의 첫 번째 클럭 펄스의 하이 레벨 전 구간 동안 방전 동작을 수행하고, 그에 따라 제 2 출력 신호(OUTN)의 노드를 완전히 방전시키게 된다.
이때 실제로는 제 2 클럭 신호(FCLK)의 듀티가 제 1 클럭 신호(RCLK)의 듀티에 비해 크지만 그 차이가 크지 않다면 제 1 출력 신호(OUTP)의 레벨은 계속해서 제 2 출력 신호(OUTN)의 레벨 보다 낮아지지 못하게 된다. 결국, 제 2 출력 신호(OUTN)가 제 1 출력 신호(OUTP) 보다 먼저 접지 전압 레벨이 된다.
따라서, 듀티 검출 결과는 제 1 클럭 신호(RCLK)의 듀티가 큰 것으로 인식 되는 동작 오류를 초래하며, 듀티 싸이클 검출 회로(10)의 오프셋(offset)(VOUT)이 최대가 된다.
한편, 스트로브 신호(STROBE)가 타이밍(E)에서 활성화되는 경우에도 타이밍(A)과 같이, 듀티 싸이클 검출 회로(10)의 오프셋(offset)(VOUT)이 최대가 된다.
상술한 바와 같이, 종래의 기술에 따른 듀티 싸이클 검출 회로(10)는 스트로브 신호(STROBE)의 활성화 타이밍에 따라 오프셋이 증가하는 문제가 있다. 또한 듀티 싸이클 검출 회로(10)의 미스매치(mismatch) 또한 그 요인이 될 수 있다.
본 발명의 실시예는 오프셋을 줄일 수 있도록 한 듀티 싸이클 검출 회로를 제공하고자 한다.
본 발명의 실시예는 스트로브 신호에 응답하여 제 1 클럭 신호와 제 2 클럭 신호의 듀티 차이에 따라 제 1 출력 신호 및 제 2 출력 신호를 생성하도록 구성된 코어 블록, 및 코어 블록의 출력 신호에 응답하여 생성한 예비 스트로브 신호의 활성화 타이밍을 제 1 클럭 신호 또는 상기 제 2 클럭 신호에 따라 보정하여 상기 스트로브 신호로서 생성하도록 구성된 제어 블록을 포함함을 특징으로 한다.
본 발명의 실시예는 클럭 신호를 이용하여 스트로브 신호를 생성하므로 안정적인 듀티 싸이클 검출 동작이 가능하도록 하여 오프셋을 감소시킬 수 있다.
도 1은 종래의 기술에 따른 듀티 싸이클 검출 회로(10)의 블록도,
도 2는 스트로브 신호에 따른 듀티 검출 동작의 변화를 나타내는 타이밍도,
도 3은 본 발명의 실시예에 따른 듀티 싸이클 검출 회로(100)의 블록도,
도 4는 도 3의 코어 블록(300)의 회로도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 듀티 싸이클 검출 회로(100)는 코어 블록(300) 및 제어 블록(200)을 포함한다.
코어 블록(300)은 스트로브 신호(STROBE)에 응답하여 제 1 클럭 신호(RCLK)와 제 2 클럭 신호(FCLK)의 듀티 싸이클을 검출하도록 구성된다.
코어 블록(300)은 스트로브 신호(STROBE)에 응답하여 제 1 클럭 신호(RCLK)의 하이 레벨 구간과 제 2 클럭 신호(FCLK)의 듀티 차이에 따라 제 1 출력 신호(OUTP) 및 제 2 출력 신호(OUTN)를 생성하도록 구성된다.
제 1 클럭 신호(RCLK)와 제 2 클럭 신호(FCLK) 중에서 하이 레벨 구간이 긴 신호에 의해 제 1 출력 신호(OUTP) 또는 제 2 출력 신호(OUTN) 중에서 어느 하나는 로우 레벨로 출력되고, 다른 하나는 하이 레벨로 출력된다.
이때 제 1 클럭 신호(RCLK)와 제 2 클럭 신호(FCLK)는 외부에서 제공된 클럭 신호(CLK)를 소스로 하여 생성된 신호로서, 제 1 클럭 신호(RCLK)는 클럭 신호(CLK)와 동일한 위상을 가지며, 제 2 클럭 신호(FCLK)는 제 1 클럭 신호(RCLK)와 반대의 위상을 갖는다.
제 1 클럭 신호(RCLK)의 하이 레벨 구간은 클럭 신호(CLK)의 하이 듀티에 해당하며, 제 2 클럭 신호(FCLK)의 하이 레벨 구간은 클럭 신호(CLK)의 로우 듀티에 해당한다.
따라서 제 1 출력 신호(OUTP)와 제 2 출력 신호(OUTN)의 레벨에 따라 클럭 신호(CLK)의 하이 듀티와 로우 듀티 중에서 어느 것이 더 큰지 알 수 있다.
제어 블록(200)은 코어 블록(300)의 출력 신호 즉, 제 1 출력 신호(OUTP) 및 제 2 출력 신호(OUTN)에 응답하여 생성한 예비 스트로브 신호(STROBE_PRE)의 활성화 타이밍을 제 1 클럭 신호(RCLK) 또는 제 2 클럭 신호(FCLK)에 따라 보정하여 스트로브 신호(STROBE)를 생성하도록 구성된다.
이때 본 발명의 실시예에 따른 제어 블록(200)을 구성함에 있어, 예비 스트로브 신호(STROBE_PRE)의 활성화 타이밍을 보정하기 위해 제 1 클럭 신호(RCLK)와 제 2 클럭 신호(FCLK) 중에서 어느 것을 이용하여도 본 발명의 목적 및 효과의 달성이 가능하다.
그러나 도 3은 제어 블록(200)이 예비 스트로브 신호(STROBE_PRE)의 활성화 타이밍을 제 1 클럭 신호(RCLK)에 따라 보정하여 스트로브 신호(STROBE)를 생성하도록 구성한 예를 든 것이다.
제어 블록(200)은 출력부(21), 스트로브 생성부(22) 및 타이밍 보정부(210)를 포함한다.
출력부(21)는 제 1 출력 신호(OUTP) 및 제 2 출력 신호(OUTN)의 전압 레벨 차이를 증폭하여 듀티 싸이클 검출 신호(DCDOUT)를 생성하고, 제 1 출력 신호(OUTP)와 제 2 출력 신호(OUTN)가 서로 반대의 논리 레벨을 갖는 것을 인식함을 알리기 위한 유효 신호(VALID)를 생성한다. 즉, 유효 신호(VALID)는 듀티 싸이클 검출 신호(DCDOUT)가 유효한 신호임을 알리기 위한 신호이다.
스트로브 생성부(22)는 유효 신호(VALID)에 응답하여 예비 스트로브 신호(STROBE_PRE)를 생성한다.
이때 예비 스트로브 신호(STROBE_PRE)는 도 1의 스트로브 신호(STROBE)와 동일한 타이밍을 갖는다.
타이밍 보정부(210)는 예비 스트로브 신호(STROBE_PRE)를 제 1 클럭 신호(RCLK)에 따라 래치하여 스트로브 신호(STROBE)를 생성하도록 구성된다.
타이밍 보정부(210)는 클럭 단자에 제 1 클럭 신호(RCLK)를 입력 받고, 입력 단자에 예비 스트로브 신호(STROBE_PRE)를 입력 받아, 출력 단자를 통해 스트로브 신호(STROBE)를 출력하도록 구성된 플립 플롭(D-Flip Flop)을 포함한다.
이때 타이밍 보정부(210)에는 기 설정된 지연시간 즉, 내부 신호처리를 위한 지연시간이 존재한다.
따라서 스트로브 신호(STROBE)는 예비 스트로브 신호(STROBE_PRE)가 제 1 클럭 신호(RCLK)에 의해 래치된 타이밍부터 소정 시간 지연된 후 출력된다.
타이밍 보정부(210)의 내부 신호처리를 위한 지연시간은 실질적으로 제 1 클럭 신호(RCLK)의 하이 레벨 구간의 폭의 절반을 넘지 않도록 정해진다.
도 4에 도시된 바와 같이, 코어 블록(300)은 복수의 트랜지스터와 커패시터의 조합으로 구성된다.
이때 포지티브 피드백을 구성하는 커패시터(C1, C2)는 각각 복수개의 커패시터로 구성되며, 코드 신호(CCODE<3:0>)에 따라 방전 시간을 조정할 수 있도록 구성된다.
또한 트랜지스터(M6, M7)는 각각 복수개의 트랜지스터로 구성되며, 코드 신호(PCODE<2:0>, NCODE<2:0>)에 따라 서로 대칭되는 제 1 클럭 신호(RCLK) 관련 회로 구성 및 제 2 클럭 신호(FCLK) 관련 회로 구성의 미스매치를 보정하도록 구성된다.
코어 블록(300)은 스트로브 신호(STROBE)가 로우 레벨인 경우에는 트랜지스터(M1, M2)가 턴 온 상태이므로 제 1 노드(N1) 및 제 2 노드(N2)가 전원 전압 레벨로 프리차지(Precharge) 된다.
이후에, 스트로브 신호(STROBE)가 로우 레벨에서 하이 레벨로 천이됨에 따라 트랜지스터(M3)가 턴 온 됨으로써 전류 패스가 열려, 제 1 클럭 신호(RCLK)의 하이 레벨 구간과 제 2 클럭 신호(FCLK)의 하이 레벨 구간 동안 제 1 노드(N1) 및 제 2 노드(N2)를 방전시킴으로써 제 1 출력 신호(OUTP)와 제 2 출력 신호(OUTN)의 레벨이 낮아지게 된다.
이때 제 1 클럭 신호(RCLK)와 제 2 클럭 신호(FCLK)의 듀티 차이 즉, 제 1 클럭 신호(RCLK)의 하이 레벨 구간과 제 2 클럭 신호(FCLK)의 하이 레벨 구간의 차이가 있다.
따라서 제 1 출력 신호(OUTP)와 제 2 출력 신호(OUTN) 중에서 어느 하나의 레벨이 부하(Load) 트랜지스터(M4, M5)의 문턱 전압에 도달하게 되고, 포지티브 피드백(Positive Feedback)에 의해 제 1 출력 신호(OUTP)와 제 2 출력 신호(OUTN) 중에서 어느 하나는 접지 전압 레벨이 되며, 다른 하나는 전원 전압 레벨이 된다.
이와 같이 구성된 본 발명의 실시예에 따른 듀티 싸이클 검출 회로(100)의 동작을 설명하면 다음과 같다.
시스템 초기화에 따라 출력부(21)에서 출력된 유효 신호(VALID)에 응답하여 스트로브 생성부(22)가 예비 스트로브 신호(STROBE_PRE)를 생성한다.
타이밍 보정부(210)는 예비 스트로브 신호(STROBE_PRE)를 제 1 클럭 신호(RCLK)의 라이징 에지(Rising Edge)에 래치하여 스트로브 신호(STROBE)로서 출력한다.
본 발명의 실시예는 타이밍 보정부(210)를 이용하여, 스트로브 신호(STROBE)가 제 1 클럭 신호(RCLK)와 동기 된 후, 지연되어 출력되도록 함으로써 코어 블록(300)의 안정적인 동작을 위한 타이밍 마진을 확보한 것이다.
즉, 도 2를 참조하면, 코어 블록(300)이 안정적으로 동작하기 위해서는, 스트로브 신호(STROBE)의 활성화가 타이밍들(B ~ D) 중 어느 하나에 이루어져야 한다.
다시 말해, 스트로브 신호(STROBE)가 타이밍(A, E)에 활성화되는 것을 방지해야 한다.
이때 상술한 바와 같이, 스트로브 신호(STROBE)는 예비 스트로브 신호(STROBE_PRE)를 제 1 클럭 신호(RCLK)로 래치 한 후, 제 1 클럭 신호(RCLK)의 하이 레벨 구간의 폭의 절반을 넘지 않도록 정해진 지연시간만큼 지연된 신호이므로 타이밍들(B ~ D) 중 어느 하나에 활성화된다.
따라서 코어 블록(300)은 스트로브 신호(STROBE)에 따라 정상적인 제 1 출력 신호(OUTP) 및 제 2 출력 신호(OUTN)를 생성한다.
즉, 코어 블록(300)은 스트로브 신호(STROBE)가 타이밍들(B ~ D) 중 어느 하나에 활성화되므로 제 1 클럭 신호(RCLK)의 첫 번째 클럭 펄스에 의해 제 2 출력 신호(OUTN)의 노드(N2)가 완전히 방전되는 것을 방지한다.
따라서 제 1 출력 신호(OUTP)와 제 2 출력 신호(OUTN)의 듀티 차이가 크지 않더라도 제 1 출력 신호(OUTP)의 레벨과 제 2 출력 신호(OUTN)의 레벨이 서로 번갈아 가며 낮아지게 되고, 결국, 제 1 클럭 신호(RCLK)와 제 2 클럭 신호(FCLK)의 듀티 차이에 맞도록 제 1 출력 신호(OUTP)와 제 2 출력 신호(OUTN)의 레벨이 정해진다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (5)

  1. 스트로브 신호에 응답하여 제 1 클럭 신호와 제 2 클럭 신호의 듀티 차이에 따라 제 1 출력 신호 및 제 2 출력 신호를 생성하도록 구성된 코어 블록;
    상기 제 1 출력 신호 및 상기 제 2 출력 신호에 응답하여 생성한 예비 스트로브 신호의 활성화 타이밍을 상기 제 1 클럭 신호 또는 상기 제 2 클럭 신호에 따라 보정하여 상기 스트로브 신호로서 생성하도록 구성된 제어 블록을 포함하는 듀티 싸이클 검출 회로.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제 1 클럭 신호는 외부 클럭 신호와 동기된 클럭 신호이며,
    상기 제 2 클럭 신호는 상기 제 1 클럭 신호와 반대의 위상을 갖는 클럭 신호인 듀티 싸이클 검출 회로.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제어 블록은
    상기 제 1 출력 신호 및 상기 제 2 출력 신호에 따라 듀티 싸이클 검출 신호 및 상기 듀티 싸이클 검출 신호가 유효한 신호임을 정의하는 유효 신호를 생성하도록 구성된 출력부,
    상기 유효 신호에 응답하여 상기 예비 스트로브 신호를 생성하도록 구성된 스트로브 생성부, 및
    상기 예비 스트로브 신호를 상기 제 1 클럭 신호 또는 상기 제 2 클럭 신호에 따라 래치하여 상기 스트로브 신호를 생성하도록 구성된 타이밍 보정부를 포함하는 듀티 싸이클 검출 회로.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 3 항에 있어서,
    상기 타이밍 보정부는
    상기 예비 스트로브 신호를 상기 제 1 클럭 신호 또는 상기 제 2 클럭 신호에 따라 래치한 후, 기 설정된 지연시간 만큼 지연시켜 상기 스트로브 신호로서 출력하도록 구성된 듀티 싸이클 검출 회로.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 3 항에 있어서,
    상기 타이밍 보정부는
    클럭 단자에 상기 제 1 클럭 신호 또는 상기 제 2 클럭 신호를 입력 받고, 입력 단자에 상기 예비 스트로브 신호를 입력 받아, 출력 단자를 통해 상기 스트로브 신호를 출력하도록 구성된 플립 플롭을 포함하는 듀티 싸이클 검출 회로.
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