CN101079627B - 一种工作周期的修正电路 - Google Patents

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Abstract

本发明为一种工作周期的修正电路，其主要结构包括有：一调谐电路、一延迟电路与一锁相回路；其中调谐电路，接收一输入频率，可依输入频率产生一周期性脉冲，可根据一参考电压调谐周期性脉冲，而输出一输出频率；一延迟电路，接收输出频率，以产生一互补对讯号；一锁相回路，接收互补对讯号，以测量互补对讯号的高位准与低位准周期时间，并产生参考电压而反馈至调谐电路；如此使用本发明的技术，工作周期的修正电路可追踪输入频率与输出频率间的延迟时间，而所输出的输出频率的抖动情形将得以减少。

Description

一种工作周期的修正电路
技术领域
本发明涉及的是一种工作周期的修正电路，可追踪输入频率与输出频率间的延迟时间，而所输出的输出频率的抖动情形将得以减少。
背景技术
现今半导体记忆系统，其输入频率的工作周期总是不能改变的。当内存系统读取数据或是写入数据时，输入频率的上升延与下降延其时域有可能发生抖动往前或是往后的情况，因此导致数据的不确定性。
现有技术工作周期的修正电路的示意图，如图1所示。其主要结构是包括有一工作周期修正器11与一延迟锁定回路15。其中，工作周期修正器11接收一输入频率(Clk_in)，且修正输入频率(Clk_in)的工作周期，并产生一修正频率(Clk_dcc)。而延迟锁定回路15连接至工作周期修正器11，以接收所述的修正频率(Clk_dcc)，并产生一输出频率(Clk_out)。
延迟锁定回路15需要一第一锁定时间，致使所接收的修正频率(Clk_dcc)的相位相同在输出频率(Clk_out)的相位。
而工作周期修正器11需要一第二锁定时间，致使所接收的输入频率(Clk_in)的相位相同在修正频率(Clk_dcc)的相位。
由上述现有技术可知，虽然可改善工作周期的抖动情形。但，由图1可以观察出所述的工作周期的修正电路并无反馈的功效。因此，输入频率与输出频率间的延迟时间是无法追踪与重现的。
此外，现有技术的修正电路为使输入频率的相位与输出频率的相位相等，其整个电路锁定时间为串联连接的工作周期修正器11与延迟锁定回路15其第一与第二锁定时间的和。
此锁定时间过长使得电路执行时间过久将造成电路的不稳定。抖动与相位噪声仍存在于所述的工作周期的修正电路所产生的修正频率(Clk_dcc)与输出频率(Clk_out)中。
发明内容
为此，如何针对上述现有技术的缺点，设计一种可追踪和反馈校准工作周期修正电路的工作周期，以改善现有技术无法追踪输入频率与输出频率间延迟时间的缺点，此即为本发明的发明重点。
本发明的主要目的，在于提供一种工作周期的修正电路，可减少工作周期的抖动与锁定时间。
本发明的另一目的，在于提供一种工作周期的修正电路，可追踪输入频率与输出频率间的延迟时间。
本发明的次要目的，在于提供一种工作周期的修正电路，在工作周期的修正电路中产生一周期性低位准脉冲，并根据一参考电压调谐周期性低位准脉冲的低位准状态，以产生一工作周期为50％的输出频率。
本发明的又一目的，在于提供一种工作周期的修正电路，在工作周期的修正电路中产生一周期性高位准脉冲，并根据一参考电压调谐周期性高位准脉冲的高位准状态，如此产生一工作周期为50％的输出频率。
为此，为达成上述目的，本发明提供一种工作周期的修正电路，其主要结构包括有：一调谐电路，用以接收一输入频率与一参考电压，可依所述的输入频率产生一周期性低位准脉冲，并根据所述的参考电压调谐所述的周期性低位准脉冲，通过延长所述的周期性低位准脉冲的低位准状态而从所述的调谐电路的输出端产生一输出频率；一延迟电路，连接所述的调谐电路的输出端，以接收所述的输出频率，并产生一第一延迟频率与一第二延迟频率，所述的第一延迟频率与第二延迟频率为一互补对讯号；与一锁相回路，连接所述的延迟电路，用以接收所述的第一延迟频率与第二延迟频率，以测量所述的第一延迟频率与第二延迟频率的高位准与低位准时态，并产生所述的参考电压而反馈至所述的调谐电路。
为达成上述另一目的，本发明提供一种工作周期的修正电路，其主要结构包括有：一调谐电路，用以接收一输入频率与一参考电压，可依所述的输入频率产生一周期性高位准脉冲，并根据所述的参考电压调谐所述的周期性高位准脉冲，通过延长所述的周期性高位准脉冲的高位准状态而从所述的调谐电路的输出端产生一输出频率；一延迟电路，连接所述的调谐电路的输出端，接收所述的输出频率，并产生一第一延迟频率与一第二延迟频率，所述的第一延迟频率与第二延迟频率为一互补对频率讯号；与一锁相回路，连接所述的延迟电路，用以接收所述的第一延迟频率与第二延迟频率，以测量所述的第一延迟频率与第二延迟频率的高位准与低位准时态，并产生所述的参考电压而反馈至所述的调谐电路。
附图说明
图1为现有技术工作周期的修正电路的示意图；
图2为本发明的一较佳实施例的示意图；
图3为本发明一较佳实施例的锁相回路的电路图；
图4为本发明一较佳实施例的调谐电路的示意图；
图5为本发明另一实施例的调谐电路的示意图；
图6为本发明一较佳实施例的调谐器的电路图；
图7为本发明一较佳实施例的延迟电路的电路图；
图8为本发明一较佳实施例工作周期的修正电路的一时序图；
图9为本发明另一实施例工作周期的修正电路的时序图。
附图标记说明：11-工作周期修正器；15-延迟锁定回路；20-锁相回路；21-偏压电路；211-第一偏压讯号；213-第二偏压讯号；23-运算放大器；25-相位比较器；251-第一电容器；253-第二电容器；27-低通滤波器；271-第三电容器；273-电阻器；40-调谐电路；41-脉冲产生器；42-脉冲产生器；43-调谐器；431-反相器；45-第一反相器；60-延迟电路；61-开关器；71、72、73、74、75、76-反相器。
具体实施方式
以下结合附图，对本发明上述的和另外的技术特征和优点作更详细的说明。
首先，请参阅图2，为本发明的一较佳实施例的示意图。其工作周期的修正电路的主要结构包括一锁相回路20、一调谐电路40与一延迟电路60。
其中调谐电路40，用以接收与调谐一输入频率(Clk_in)，并因而产生一输出频率(Clk_out)至延迟电路60。
延迟电路60，连接至调谐电路40，用以接收一输出频率(Clk_out)，并产生一第一延迟频率(CLKB_DCC)与一第二延迟频率(CLK_DCC)，第一延迟频率(CLKB_DCC)与第二延迟频率(CLK_DCC)为一对互补讯号，且传送至锁相回路20。其中一延迟时间存在于第二延迟频率(CLK_DCC)与输出频率(Clk_out)中，并且第二延迟频率(CLK_DCC)与输出频率(Clk_out)的波形是相同的。
锁相回路20，连接至延迟电路60，用以接收第一延迟频率(CLKB_DCC)与第二延迟频率(CLK_DCC)，以测量所述的第一延迟频率(CLKB_DCC)与所述的第二延迟频率(CLK_DCC)的高位准与低位准时态，并产生所述的参考电压(RDCC)而反馈至调谐电路40。锁相回路20根据参考电压(RDCC)调谐输入频率(Clk_in)，而产生一输出频率(Clk_out)的工作周期是校准为50％。
请参阅图3，为本发明一较佳实施例的锁相回路的电路图。所述的锁相回路20包括有一偏压电路21、一运算放大器23、一相位比较器25与一低通滤波器27。
其中偏压电路21是包括有MP4、MP5、MP6、MN4与MN5的晶体管，以形成一电流镜电路。所述的偏压电路21产生第一偏压讯号211与第二偏压讯号213，以提供驱动讯号在相位比较器25。
相位比较器25包括有第一电容器251、第二电容器253、MP1、MP2、MP3、MN1、MN2与MN3的晶体管。MP1晶体管与MN1晶体管为相位比较器25的电流源晶体管，且分别接收从延迟电路60所产生的第一偏压讯号211与第二偏压讯号213，以驱动相位比较器25。MP3与MN3晶体管的栅极端相连接，以接收第一延迟频率(CLKB_DCC)；而MP2与MN2晶体管的栅极端相连接，以接收第二延迟频率(CLK_DCC)。MP3与MN3晶体管的漏极端是与第一电容器251共连接；而MP2与MN2晶体管的漏极端是与第二电容器253共连接。第一电容器251与第二电容器253，用在测量第一延迟频率(CLKB_DCC)与第二延迟频率(CLK_DCC)的高位准与低位准时态。此外，第一电容器251是连接至低通滤波器27，而第二电容253是连接至运算放大器23。
低通滤波器27包括有一第三电容器271与一电阻器273。低通滤波器27的电阻器273连接至相位比较器25的第一电容251。第一电容器251与第二电容器253是用在测量第一延迟频率(CLKB_DCC)与第二延迟频率(CLK_DCC)的高位准与低位准时态，依此从低通滤波器27的第三电容271上产生一参考电压(RDCC)。第一延迟频率(CLKB_DCC)与第二延迟频率(CLK_DCC)的高位准与低位准时态是可决定参考电压(RDCC)的电压值。
运算放大器23，其正相输入端接收低通滤波器27所产生的参考电压(RDCC)，而其反相输入端是与输出端连接成一电压随耦器且连接至第二电容253，其中在第二电容252上产生与参考电压(RDCC)相同的电压值。
请参阅图4，为本发明一较佳实施例的调谐电路的示意图。调谐电路40包括有一脉冲产生器41与至少一调谐器43。
脉冲产生器41，用以接收输入频率(Clk_in)，并在输入频率(Clk_in)的上升延产生一初始值为高位准的低位准脉冲，以形成一周期性低位准脉冲(L-PUL)。
调谐器43，用以接收锁相回路20的低通滤波器27所反馈的参考电压(RDCC)，依据参考电压延长周期性低位准脉冲(L-PUL)的低位准状态，其中所述的低位准状态相等于输出频率(Clk_out)的高位准状态。本实施例是只调谐一边的频率边延(周期性低位准脉冲的上升延)，以校准其工作周期，而此修正的结果将不会受到输入频率(Clk_in)的下降延抖动的影响。锁相回路20所产生的参考电压(RDCC)反馈至调谐电路40，将使得输入频率(Clk_in)与输出频率(Clk_out)的上升延的延迟时间是固定的与可追踪的。
请参阅图5，为本发明另一实施例的调谐电路的示意图。调谐电路40包括有一脉冲产生器42与至少一调谐器43。
脉冲产生器42，用以接收输入频率(Clk_in)，并在输入频率(Clk_in)的下降延产生一初始值为低位准的高位准脉冲，以形成一周期性高位准脉冲(H-PUL)。
调谐器43，用以接收锁相回路20的低通滤波器27所反馈的参考电压(RDCC)，依据参考电压延长周期性高位准脉冲(H-PUL)的高位准状态，其中所述的高位准状态相等于输出频率(Clk_out)的低位准状态。调谐器43还连接一第一反相器45，使得调谐器43所产生的输出频率(Clk_out)与输入频率(Clk_in)的相位相等。本实施例只调谐一边的频率边延(周期性高位准脉冲的下降延)，以校准其工作周期，而此修正的结果将不会受到输入频率(Clk_in)的上升延抖动的影响。锁相回路20所产生的参考电压(RDCC)反馈至调谐电路40，将使得输入频率(Clk_in)与输出频率(Clk_out)的上升延的延迟时间是固定的与可追踪的。
请参阅图6，为本发明一较佳实施例的调谐器的电路图。所述的调谐器包括有一反相器431、MP7、MN6与MN7的晶体管。
其中MP7与MN6晶体管的栅极端相连接，以接收周期性低位准脉冲(L-PUL)或周期性高位准脉冲(H-PUL)；MP7与MN6晶体管的漏极端是与反相器431共连接。
又，MN7晶体管的栅极端接收低通滤波器27所产生的参考电压(RDCC)，并据以延长周期性低位准脉冲(L-PUL)的低位准时态或周期性高位准脉冲(H-PUL)的高位准时态，以产生高位准时态与低位准时态相等的输出频率(Clk_out)。
调谐器43数量的多寡应以延长的周期性位准脉冲的时态时间而定，并不限定在一个，并可串联成为多级调谐器43。最后一级的调谐器43还连接一第一反相器45，使得调谐器43所产生的输出频率(Clk_out)在一延迟时间后，其相位与输入频率(Clk_in)相同。
请参阅图7，为本发明一较佳实施例的延迟电路的电路图。延迟电路60是包括有串联连接的反相器71、72、73与74，其接收输出频率(Clk_out)而产生第二延迟频率(CLK_DCC)。延迟电路60还包括有相较在产生所述的第二延迟频率(CLK_DCC)所需数量少一串联连接的反相器71、75与76，并且再串接一开关器61以产生所述的第一延迟频率(CLKB_DCC)。其串接的开关器61是可与延迟电路60是可与各反相器产生相同的电路延迟时间。另，反相器数量的多寡应依电路实际延迟时间而定，不以上述为限。
请参阅图8，为本发明一较佳实施例工作周期的修正电路的时序图。请参阅图8，输入频率(Clk_in)的高位准时态时间60％大于低位准时态时间40％。调谐电路40接收输入频率(Clk_in)的上升延时，而产生一周期性低位准脉冲(L-PUL)。当输入频率(Clk_in)工作在第一周期T1时，由于参考电压(RDCC)还未产生，调谐器43将不会调谐周期性低位准脉冲(L-PUL)。在第一延迟时间(D1)过后，所述的周期性低位准脉冲(L-PUL)经由第一反相器45产生一高位准脉冲的输出频率(Clk_out)。而在第二延迟时间(D2)过后，输出频率(Clk_out)经由延迟电路60产生一低位准脉冲的第一延迟频率(CLKB_DCC)与一高位准脉冲的第二延迟频率(CLK_DCC)。当输入频率(Clk_in)工作在第二周期T2时，调谐器43接收锁相回路20反馈的一参考电压(RDCC)，并根据参考电压(RDCC)以延长周期性低位准脉冲(L-PUL)的低位准时态，使得周期性脉冲的高位准时态与低位准时态相等。因此，第一反相器45所产生的输出频率(Clk_out)的工作周期将校准为50％而输出(高位准时态与低位准时态相等)。而校准的输出频率(Clk_out)经由延迟电路60所产生的第一延迟频率(CLKB_DCC)与第二延迟频率(CLK_DCC)，其两者的延迟频率的工作周期都为50％。
请参阅图9，为本发明又一实施例工作周期的修正电路的时序图。请参阅图9，输入频率(Clk_in)的低位准时态时间60％大于高位准时态时间40％。调谐电路40接收输入频率(Clk_in)的下降延时，而产生一周期性高位准脉冲(H-PUL)。当输入频率(Clk_in)工作在第一周期T1时，由于参考电压(RDCC)还未产生，调谐器43将不会调谐周期性高位准脉冲(H-PUL)。在第一延迟时间(D1)过后，所述的周期性高位准脉冲(H-PUL)经由第一反相器45产生一低位准脉冲的输出频率(Clk_out)。而在第二延迟时间(D2)过后，输出频率(Clk_out)经由延迟电路60产生一高位准脉冲的第一延迟频率(CLKB_DCC)与一低位准脉冲的第二延迟频率(CLK_DCC)。当输入频率(Clk_in)工作在第二周期T2时，调谐器43接收锁相回路反馈的一参考电压(RDCC)，并根据参考电压(RDCC)以延长周期性高位准脉冲(H-PUL)的高位准时态，使得周期性脉冲的低位准时态与高位准时态相等。因此经由第一反相器45所产生的输出频率(Clk_out)的工作周期将校准为50％而输出(低位准时态与高位准时态相等)。而校准的输出频率(Clk_out)经由延迟电路60所产生的第一延迟频率(CLKB_DCC)与第二延迟频率(CLK_DCC)，其两者的延迟频率的工作周期都为50％。
综上所述，当知本发明是有关于一种工作周期的修正电路，可追踪输入频率与输出频率间的延迟时间，而所输出的输出频率的抖动情形将得以减少。故本发明实为一富有新颖性、进步性，与可供产业利用功效者，应符合专利申请要件无疑，依法提请发明专利申请。
以上所述仅为本发明的较佳实施例，对本发明而言仅仅是说明性的，而非限制性的。本专业技术人员理解，在本发明权利要求所限定的精神和范围内可对其进行许多改变，修改，甚至等效，但都将落入本发明的保护范围内。

Claims (12)

1.一种工作周期的修正电路，其特征在于：其包括有：
一调谐电路，用以接收一输入频率与一参考电压，根据所述的输入频率产生一周期性低位准脉冲，并根据所述的参考电压调谐所述的周期性低位准脉冲，通过延长所述的周期性低位准脉冲的低位准状态而从所述的调谐电路的输出端产生一输出频率；
一延迟电路，连接所述的调谐电路的输出端，以接收所述的输出频率，并产生一第一延迟频率与一第二延迟频率，所述的第一延迟频率与第二延迟频率为一对互补讯号；与
一锁相回路，连接所述的延迟电路，用以接收所述的第一延迟频率与第二延迟频率，以测量所述的第一延迟频率与第二延迟频率的高位准与低位准时态，并产生所述的参考电压而反馈至所述的调谐电路；
其中，所述的锁相回路包括有：一相位比较器，包括有复数个晶体管、一第一电容器与一第二电容器，以接收所述的第一延迟频率与第二延迟频率，用以测量所述的第一延迟频率与所述的第二延迟频率的高位准与低位准时态；一低通滤波器，包括有一电阻与一第三电容器，其中，所述的第三电容器提供所述的参考电压，并连接所述的第一电容器；一运算放大器，其正相输入端接收所述的参考电压，而其反相输入端连接至输出端以形成一电压随耦器且连接至所述的第二电容器，其中所述的第二电容器上提供与所述的参考电压相同的电压值；
其中，所述的调谐电路包括有：一脉冲产生器，接收所述的输入频率，且根据所述的输入频率的上升延产生一低位准脉冲，用以形成一周期性低位准脉冲，其中所述的低位准脉冲的初始值为高位准；与至少一调谐器，接收所述的参考电压，且根据所述的参考电压延长所述的周期性低位准脉冲的低位准时态，其中所述的输出频率的低位准时态将相等于高位准时态。
2.根据权利要求1所述的工作周期的修正电路，其特征在于：所述的锁相回路还包含有一偏压电路。
3.根据权利要求2所述的工作周期的修正电路，其特征在于：所述的偏压电路包含有复数个晶体管以形成一电流镜电路，并提供至少一偏压讯号至所述的相位比较器。
4.根据权利要求1所述的工作周期的修正电路，其特征在于：所述的调谐器还连接一第一反相器。
5.根据权利要求1所述的工作周期的修正电路，其特征在于：所述的延迟电路接收所述的输出频率，利用复数个串联连接的反相器而产生所述的第二延迟频率；以较产生所述的第二延迟频率所需数量少一的反相器串联连接，并串接一开关器以产生所述的第一延迟频率。
6.根据权利要求5所述的工作周期的修正电路，其特征在于：所述的开关器的延迟时间是与所述的反相器相同。
7.一种工作周期的修正电路，其特征在于：其主要结构包括有：
一调谐电路，用以接收一输入频率与一参考电压，可依所述的输入频率产生一周期性高位准脉冲，并根据所述的参考电压调谐所述的周期性高位准脉冲，通过延长所述的周期性高位准脉冲的高位准状态而从所述的调谐电路的输出端产生一输出频率；
一延迟电路，连接所述的调谐电路的输出端，接收所述的输出频率，并产生一第一延迟频率与一第二延迟频率，所述的第一延迟频率与第二延迟频率为一对互补讯号；与
一锁相回路，连接所述的延迟电路，用以接收所述的第一延迟频率与第二延迟频率，以测量所述的第一延迟频率与第二延迟频率的高位准与低位准时态，并产生所述的参考电压而反馈至所述的调谐电路；
所述的锁相回路包括有：一相位比较器，包括有复数个晶体管、一第一电容器与一第二电容器，以接收所述的第一延迟频率与第二延迟频率，用以测量所述的第一延迟频率与所述的第二延迟频率的高位准时态与低位准时态；一低通滤波器，包括有一电阻与一第三电容器，所述的第三电容器上产生所述的参考电压，并连接所述的第一电容器；一运算放大器，其正相输入端接收所述的参考电压，而其反相输入端连接至输出端以形成一电压随耦器且连接至所述的第二电容器，其中所述的第二电容器上提供与所述的参考电压相同的电压值；
所述的调谐电路包括有：一脉冲产生器，接收所述的输入频率，且根据所述的输入频率的下降延产生一高位准脉冲，并形成一周期性高位准脉冲，其中所述的高位准脉冲的初始值为低位准；至少一调谐器，接收所述的参考电压，且根据所述的参考电压延长所述的周期性高位准脉冲的高位准时态，其中所述的输出频率的高位准时态将相等于低位准时态。
8.根据权利要求7所述的修正电路，其特征在于：所述的锁相回路还包含有一偏压电路。
9.根据权利要求8所述的工作周期的修正电路，其特征在于：所述的偏压电路包含有复数个晶体管以形成一电流镜电路，并提供至少一偏压讯号至所述的相位比较器。
10.根据权利要求7所述的工作周期的修正电路，其特征在于：所述的调谐器还连接一第一反相器。
11.根据权利要求7所述的工作周期的修正电路，其特征在于：所述的延迟电路接收所述的输出频率，利用复数个串联连接的反相器而产生所述的第二延迟频率；以较产生所述的第二延迟频率所需数量少一的反相器串联连接，并串接一开关器以产生所述的第一延迟频率。
12.根据权利要求11所述的工作周期的修正电路，其特征在于：所述的开关器的延迟时间是与所述的反相器相同。
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