JP2010127632A - デューティ検知回路、デューティ補正回路、およびデューティ検知方法 - Google Patents

Abstract

【課題】
クロックのデューティ差が小さい場合であっても、精度よくデューティのずれを検知できるデューティ検知回路を提供することである。
【解決手段】
本発明にかかるデューティ検知回路は、第１のキャパシタ６と、クロック信号の第１の期間に第１のキャパシタの充放電電流を制御する第１のトランジスタ２を有する。また、第２のキャパシタ７と、クロック信号の第２の期間に第２のキャパシタの充放電電流を制御する第２のトランジスタ３とを有する。また、第１及び第２のキャパシタのいずれか一方の電位が所定の電位に到達したことを検知し、この検知結果に基づく出力をラッチするラッチ回路８を有する。
【選択図】図１

Description

本発明はクロックデューティのずれを検知するデューティ検知回路、これを用いたデューティ補正回路、およびデューティ検知方法に関する。

近年、ＡＳＩＣ（Application Specific Integrated Circuit）、マイクロプロセッサ等の高速化、低電圧化により、メモリなどのインターフェースの高速化が進んでいる。特に、ＤＤＲ（Double Data Rate）方式のように、クロック信号の立ち上がりと立ち下がりの両方のエッジを使ってデータを取り込む場合、回路内部に伝わったクロックのデューティのずれはセットアップホールド特性を悪化させる大きな要因となる。

そして、最近ではＡＳＩＣ、マイクロプロセッサ等の更なる高速化により、クロックの周期に対してのデューティのずれが無視できなくなってきている。したがって、ＤＬＬ（Delay Locked Loop）回路やＰＬＬ（Phase Locked Loop）回路や入力初段などには、クロックのデューティを検知、補正する回路が搭載されることが多い。

図７に、特許文献１のデューティ検知回路、図８にそのタイミング図を示す。図７のデューティ検知回路は、電流源２７、比較対象クロックの入力ＭＯＳトランジスタ２５、２６、負荷ＭＯＳトランジスタ２３、２４ 、プリチャージＭＯＳトランジスタ２０、２１、２２を有する。また、論理回路２９、３０を有する入力制御回路２８、入力制御回路３１、出力を比較するコンパレータ３２から構成されている。

特許文献１のデューティ検知回路の動作を図７、図８を用いて説明する。デューティ検知の前準備として、プリチャージＭＯＳトランジスタ２０、２１、２２により出力ＤＵＴＹ＿ＨＢ、ＤＵＴＹ＿ＬＢを電源電位に充電する。検知開始信号ＬＤＣＳＭＴ／Ｂの活性化により検知が開始される。クロックＬＣＬＫＯＥＴがハイレベルの時間にはＭＯＳトランジスタ２５をオン状態とし、充電された出力ＤＵＴＹ＿ＬＢの電荷を引き抜き、その電位を低下させる。反転クロックＬＣＬＫＯＥＢがハイレベルの時間にはＭＯＳトランジスタ２６をオン状態とし、充電された出力ＤＵＴＹ＿ＨＢの電荷を引き抜き、その電位を低下させる。

クロック信号ＬＣＬＫＯＥＴ／Ｂがローレベルの時間にはＭＯＳトランジスタ２５、２６がオフ状態となり、出力ＤＵＴＹ＿ＨＢ、ＤＵＴＹ＿ＬＢの電位は保持される。クロックのハイレベル期間に比例して出力ＤＵＴＹ＿ＨＢ、ＤＵＴＹ＿ＬＢの電位が低下することになる。例えば図８に示すように、クロックを２サイクル入力させ、そのときの出力ＤＵＴＹ＿ＨＢ、ＤＵＴＹ＿ＬＢの電位をコンパレータ３２で比較し、その電位差を判定し、判定信号ＬＤＣＴを出力する。

クロックのデューティが等しい場合には、出力ＤＵＴＹ＿ＨＢ、ＤＵＴＹ＿ＬＢの電位は等しくなる。デューティずれがあり、例えばデューティ４０％（サイクル期間のハイレベル期間が４０％）の場合を考える。このときには反転されたクロックＬＣＬＫＯＥＢ側のＭＯＳトランジスタ２６のオン期間が長くなり、出力ＤＵＴＹ＿ＨＢの電位がより低下することになる。

また逆にデューティ６０％ではクロックＬＣＬＫＯＥＴ側のＭＯＳトランジスタ２５のオン期間が長くなり、出力ＤＵＴＹ＿ＬＢの電位がより低下することになる。このように充電した電位をデューティに比例した期間で引き抜くことで、電位差を作って保持し、コンパレータで比較しデューティずれを検知している。

また、特許文献２にはクロック信号に基づいて複数のキャパシタに充電と放電を繰り返し、これらのキャパシタの電位差を検出することでクロック信号のデューティを検知するデューティ検知回路が開示されている。
特開２００７−１２１１１４号公報 特開２００６−３０３５５３号公報

しかしながら、上記特許文献１および特許文献２に記載の回路では、デューティのずれを電位差に変換し、その電位差を保持してコンパレータで判定する構成となっている。このため、例えば特許文献１では、クロックのデューティが５０％に近づけば近づくほど１クロックで変化するＤＵＴＹ＿ＨＢ／ＤＵＴＹ＿ＬＢの電位差が小さくなる。よって、この場合はクロック数回の入力ではＤＵＴＹ＿ＨＢ／ＤＵＴＹ＿ＬＢの電位差はコンパレータで判定できるほど大きく広がらない。

特許文献１の回路のデューティずれによる電位差は以下のように求めることができる。
まず、ＣＶ＝ＩＴの式より、クロックＬＣＬＫＯＥＴまたはＬＣＬＫＯＥＢの「Ｈ」パルス一回分のＤＵＴＹ＿ＨＢ、ＤＵＴＹ＿ＬＢの電位減少分は、次のように表すことができる。ここで、Ｃは静電容量、Ｖは電位、Ｉは電流、Ｔは時間（パルス幅、デューティずれ時間）である。
−Ｉ／Ｃ＊Ｔ（Ｈパルス幅） ・・・式１

また、デューティずれ分による電位差分は次のように表すことができる。
Ｉ／Ｃ＊Ｔ（デューティずれ時間）＊Ｎ ・・・式２
この電位差はコンパレータ動作範囲に収めなければならないので、コンパレータ動作電圧の上限をＶｍａｘ、下限をＶｍｉｎとすると、式１より、下記のように表すことができる。
Ｖｍａｘ＞ＶＤＤ−Ｉ／Ｃ＊Ｔ（Ｌパルス幅）＊Ｎ＞Ｖｍｉｎ ・・・式３

また、コンパレータが判定できる電位差をＶαとすると、次のようになる。
Ｖα＜Ｉ／Ｃ＊Ｔ（デューティずれ時間）＊Ｎ ・・・式４
そして、この時の最大精度は次のようになる。
ｔ／Ｔ＜Ｖα／（ＶＤＤ−Ｖｍａｘ） ・・・式５

仮にｔ＝５ｐｓｅｃ、Ｔ＝４００ｐｓｅｃ、ＶＤＤ＝１．０Ｖ、Ｖｍａｘ＝０．７Ｖとすると、約Ｖα＝４ｍＶを検出する必要があり、これは電源ノイズやプロセスばらつき等を考慮すると現実的ではない。
更にＴが変化すると、Ｎは一定なので式３を満たすのは困難となる。ＤＵＴＹ＿ＨＢ／ＬＢの電位差を広げるためにクロック入力回数を増やすと、コンパレータの動作電圧範囲にＤＵＴＹ＿ＨＢ／ＬＢの電位を納めることが困難となり、特に製品の周波数範囲が広域の場合はデューティ検知が困難となる。

以上より、クロックのデューティ差が小さい場合は、精度よくデューティのずれを検知することは困難であった。

本発明にかかるデューティ検知回路は、第１のキャパシタと、クロック信号の第１の期間に前記第１のキャパシタの充放電電流を制御する第１のトランジスタと、第２のキャパシタと、前記クロック信号の第２の期間に前記第２のキャパシタの充放電電流を制御する第２のトランジスタと、前記第１及び第２のキャパシタのいずれか一方の電位が所定の電位に到達したことを検知し、当該検知結果に基づく出力をラッチするラッチ回路と、を有する。このような構成により、キャパシタの電位が所定の電位に到達したことでデューティを検知することができるので、クロックのデューティ差が小さい場合であっても精度よくデューティのずれを検知できる。

また、本発明にかかるデューティ補正回路は、本発明にかかるデューティ検知回路と、前記デューティ検知回路と接続され、前記デューティ検知回路からの検知結果に基づきデューティ調整信号を生成するデューティ調整信号生成回路と、前記デューティ調整信号生成回路と接続され、前記デューティ調整信号に基づきクロック信号のデューティを調整するデューティ調整回路と、を有する。この構成により、キャパシタの電位が所定の電位に到達したことでデューティを検知することができるので、クロックのデューティ差が小さい場合であっても、精度よくデューティのずれを検知できるデューティデューティ補正回路を提供できる。

また、本発明にかかるデューティ検知方法は、クロック信号の第１の期間に第１のキャパシタを充電または放電する第１の工程と、クロック信号の第２の期間に第２のキャパシタを充電または放電する第２の工程と、前記第１及び第２の工程を交互に繰り返し、前記第１及び第２のキャパシタのいずれか一方の電位が所定の電位に到達したことを検知し、当該検知結果をラッチする第３の工程と、を有する。よって、キャパシタの電位が所定の電位に到達したことでデューティを検知することができるので、クロックのデューティ差が小さい場合であっても精度よくデューティのずれを検知できる。

本発明により、クロックのデューティ差が小さい場合であっても、精度よくデューティのずれを検知できるデューティ検知回路、及びデューティ検知方法を提供することができる。

発明の実施の形態１．
以下、図面を参照して本発明の実施の形態について説明する。
図１は本実施形態にかかるデューティ検知回路の回路図である。本実施形態にかかるデューティ検知回路は、第１のキャパシタ６と、クロック信号の第１の期間に第１のキャパシタ６と定電流源１とを接続する第１のトランジスタ２を有する。第１のトランジスタ２は第１のキャパシタ６の充放電電流を制御する。

更に、本実施形態にかかるデューティ検知回路は、第２のキャパシタ７と、クロック信号の第２の期間に第２のキャパシタ７と定電流源１とを接続する第２のトランジスタ３を有する。第１のトランジスタ２は第１のキャパシタ６の充放電電流を制御する。
更に、本実施形態にかかるデューティ検知回路は、第１及び第２のキャパシタのいずれか一方の電位が所定の電位に到達したことを検知し、この検知結果に基づく出力をラッチするラッチ回路８を有する。

トランジスタ２、３は例えばＰＭＯＳトランジスタであり、トランジスタ２はクロックＩＮ＿Ｔを受け、また、トランジスタ３はＩＮ＿Ｂを受ける。また、キャパシタ６は一方がＧＮＤと接続されており、他方がトランジスタ２とラッチ回路８と接続されている。キャパシタ６のトランジスタ２およびラッチ回路８と接続される側の電位は、Ｚ＿Ｔである。また、キャパシタ７は一方がＧＮＤと接続されており、他方がトランジスタ３とラッチ回路８と接続されている。キャパシタ７のトランジスタ３およびラッチ回路８と接続される側の電位は、Ｚ＿Ｂである。

ラッチ回路８は、電位Ｚ＿Ｔ、Ｚ＿Ｂ（デューティ比較電位）が所定の電位に到達したことを検知し、この検知結果をＯＵＴ＿Ｂ、ＯＵＴ＿Ｔとしてラッチする。

また、本実施形態にかかるデューティ検知回路は、第１のキャパシタ６と第２のキャパシタ７の電位をリセットするリセット回路を有していてもよい。この場合、リセット回路は、例えば、キャパシタ６とＧＮＤを接続するＮＭＯＳトランジスタ４と、キャパシタ７とＧＮＤを接続するＮＭＯＳトランジスタ５で構成する。そして、トランジスタ４、５のゲートにリセット電位を印加することでキャパシタ６、７の電位がＧＮＤとなるようにする。

次に、本実施形態にかかるデューティ検知回路の動作について説明する。
まず、デューティ検知の準備として、キャパシタ６、７の電位をＧＮＤとする。例えば、本実施形態にかかるデューティ検知回路では、トランジスタ４、５のゲートに接続しているＲＥＳＥＴの電位を「Ｈ」とすることで、キャパシタ６、７の電位、つまり、電位Ｚ＿Ｔ、Ｚ＿ＢをＧＮＤとすることができる。

次に、ＲＥＳＥＴの電位を「Ｌ」とし、トランジスタ４、５をオフとする。このタイミングで、トランジスタ２とトランジスタ３に、それぞれクロックＩＮ＿Ｔ、ＩＮ＿Ｂが供給され始める。そして、クロックＩＮ＿Ｔが「Ｌ」のとき、つまり、クロックが図４の期間Ａ（第１の期間）のとき、トランジスタ２がオン状態となり、クロックＩＮ＿Ｔの「Ｌ」パルス幅分だけ（期間Ａの時間分）キャパシタ６（電位Ｚ＿Ｔ）に充電される。

また、クロックが図４の期間Ａのとき、クロックＩＮ＿Ｂは「Ｈ」となるため、トランジスタ３がオフ状態となる。よって、この時キャパシタ７は充電されない。
ここで、クロックＩＮ＿Ｂは、クロックＩＮ＿Ｔを反転させた信号である。例えば反転回路などを用いてクロックＩＮ＿Ｔを反転させることで、クロックＩＮ＿Ｂを生成することができる。

半周期後、つまり、クロックが図４の期間Ｂ（第２の期間）のとき、クロックＩＮ＿Ｂが「Ｌ」となりトランジスタ３がオン状態となる。このとき、クロックＩＮ＿Ｂの「Ｌ」パルス幅分だけキャパシタ７（電位Ｚ＿Ｂ）に充電される。また、クロックが図４の期間Ｂのとき、クロックＩＮ＿Ｔは「Ｈ」となるため、トランジスタ２がオフ状態となる。よって、この時キャパシタ６は充電されない。

そして、これらの動作を繰り返すことでキャパシタ６の電位Ｚ＿Ｔとキャパシタ７の電位Ｚ＿Ｂが次第に上昇する。ラッチ回路８は、電位Ｚ＿Ｔ、Ｚ＿Ｂを入力し、電位Ｚ＿Ｔ、Ｚ＿Ｂのどちらが所定の電位（ＶＴ）に到達したかを検知し、この検知結果をＯＵＴ＿Ｂ、ＯＵＴ＿Ｔとしてラッチする。ＯＵＴ＿Ｂ、ＯＵＴ＿Ｔはラッチ回路によりラッチされているのでＲＥＳＥＴしない限りデータを保持し続ける。

図４の場合、電位Ｚ＿Ｔの電位上昇に寄与するトランジスタ２がオンとなる期間（図４の期間Ａの幅）は、電位Ｚ＿Ｂの電位上昇に寄与するトランジスタ３がオンとなる期間（図４の期間Ｂの幅）よりも長い。この場合、キャパシタ６の電位Ｚ＿Ｔは、キャパシタ７の電位Ｚ＿Ｂよりも先に所定の電位（ＶＴ）に到達する。
このように、電位Ｚ＿Ｔ、Ｚ＿Ｂのどちらが所定の電位（ＶＴ）に先に到達したかを検知することで、クロックのずれを検知することができる。この時、クロック入力回数を制御することなくデューティ検知をすることができる。

なお、本実施形態にかかるデューティ検知回路のラッチ回路８としては、例えば図２に示す回路を用いることができる。
図２に示す回路は、プリチャージ用のＰＭＯＳトランジスタ９、１０、１１と、電位Ｚ＿Ｔ、Ｚ＿Ｂをゲートで受けるＮＭＯＳトランジスタ１２、１３を有する。更に、図２に示す回路はソースがＮＭＯＳトランジスタ１２、１３と接続されているＮＭＯＳトランジスタ１６、１７と、ＰＭＯＳトランジスタ１４、１５とで構成されるインバータラッチ回路を有する。また、ＰＭＯＳトランジスタ９、１０、１１のゲートはＲＥＳＥＴと接続されている。

次に、図２に示す回路の動作について説明する。
まず、ＲＥＳＥＴの電位を「Ｌ」とし、ＯＵＴ＿ＴとＯＵＴ＿Ｂの電位をＶＤＤとする。次に、ＲＥＳＥＴの電位を「Ｈ」とし、ＰＭＯＳトランジスタ９、１０、１１をオフ状態とする。この時、ＯＵＴ＿ＴとＯＵＴ＿Ｂの電位はＶＤＤなので、ＮＭＯＳトランジスタ１６、１７はオン状態となり、ＰＭＯＳトランジスタ１４、１５はオフ状態となる。

そして、Ｚ＿Ｔの電位がＺ＿Ｂの電位よりも先にＮＭＯＳトランジスタ１２の閾値電圧（ＶＴ：すなわち、所定の電位）に到達すると、ＮＭＯＳトランジスタ１２がオン状態となる。そして、ＯＵＴ＿ＴとＮＭＯＳトランジスタ１２を接続しているＮＭＯＳトランジスタ１６もオン状態なのでＯＵＴ＿Ｔが「Ｌ」となる。
この時、ＰＭＯＳトランジスタ１５がオン状態となり、ＮＭＯＳトランジスタ１７がオフ状態となるので、Ｚ＿Ｂの電位にかかわらずＯＵＴ＿Ｔが「Ｌ」、ＯＵＴ＿Ｂが「Ｈ」となり、この状態が確定する。

同様に、Ｚ＿Ｂの電位がＺ＿Ｔの電位よりも先にＮＭＯＳトランジスタ１３の閾値電圧（ＶＴ：すなわち、所定の電位）に到達すると、ＮＭＯＳトランジスタ１３がオン状態となる。そして、ＯＵＴ＿ＢとＮＭＯＳトランジスタ１３を接続しているＮＭＯＳトランジスタ１７もオン状態なのでＯＵＴ＿Ｂが「Ｌ」となる。
この時、ＰＭＯＳトランジスタ１４がオン状態となり、ＮＭＯＳトランジスタ１６がオフ状態となるので、Ｚ＿Ｔの電位にかかわらずＯＵＴ＿Ｂが「Ｌ」、ＯＵＴ＿Ｔが「Ｈ」となり、この状態が確定する。

そして、図２に示す回路では、ＲＥＳＥＴが「Ｌ」とならない限り、ＯＵＴ＿ＢとＯＵＴ＿Ｔの結果が保たれる。

また、本実施形態にかかるデューティ検知回路のラッチ回路８としては、例えば図３に示す回路も用いることができる。図３に示す回路は、ＮＡＮＤ１８、１９をたすき掛けにしたＳＲラッチ回路となっている。図３に示す回路では、電位Ｚ＿ＴがＮＡＮＤ１８に入力され、電位Ｚ＿ＢがＮＡＮＤ１９に入力されている。また、ＯＵＴ＿ＴはＮＡＮＤ１８から、ＯＵＴ＿ＢはＮＡＮＤ１９から出力される。

特許文献１に記載のデューティ検知回路（図７、図８参照）では、デューティ検知の際に用いる電位差（ＤＵＴＹ＿ＨＢとＤＵＴＹ＿ＬＢの電位差）をコンパレータ３２で比較している。このため、電位差をコンパレータの判定能力以上に広げる必要があり、デューティ検知回路の精度に限界があった。また、この方式ではクロック回数を規定して電位差をつくりだしていた。

これに対して本実施形態にかかるデューティ検知回路では、デューティ比較電位（Ｚ＿Ｔ、Ｚ＿Ｂ）のうち、所定の電位（ＶＴ）に先に到達したデューティ比較電位をラッチ回路８で検知しこの結果をラッチすることで、デューティのずれを検出している。したがって、デューティ比較電位が所定の電位（ＶＴ）に到達した時間でデューティ検知をすることができる。

なお、本実施形態にかかるデューティ検知回路では、特許文献１の方式と異なり、クロック回数（パルス入力回数）を制限しないため、パルスが早く入力された方に判定が転びやすい特性を持つ。しかし、この点については、クロックＩＮ＿ＴまたはＩＮ＿Ｂの「Ｌ」パルス１回当たりのＺ＿ＴまたはＺ＿Ｂの電位増加分よりも、「デューティずれ分による電位差分＊入力パルス回数」が大きくなるように、キャパシタ６、７の容量や定電流源１の定電流量を調整することで正確な判定が可能となる。

すなわち、ＣＶ＝ＩＴの式より、クロックＩＮ＿ＴまたはＩＮ＿Ｂの「Ｌ」パルス一回分のＺ＿Ｔ、Ｚ＿Ｂの電位増加分は、次のように表すことができる。ここで、Ｃは静電容量、Ｖは電位、Ｉは電流、Ｔは時間（パルス幅、デューティずれ時間）である。
Ｉ／Ｃ＊Ｔ（Ｌのパルス幅） ・・・式６

また、デューティずれ分による電位差分は次のように表すことができる。
Ｉ／Ｃ＊Ｔ（デューティずれ時間）＊Ｎ ・・・式７
ここで、式６と式７より、
Ｉ／Ｃ＊Ｔ（Ｌのパルス幅）＜Ｉ／Ｃ＊Ｔ（デューティずれ時間）＊Ｎ ・・・式８
となる。

また、所定の電位（ＶＴ）とクロックＩＮ＿ＴまたはＩＮ＿Ｂの「Ｌ」パルスによる電位増加分の関係は次のようになる。
ＶＴ＞Ｉ／Ｃ＊Ｔ（Ｌのパルス幅）＊Ｎ ・・・式９
これらより、次の式を導くことができる。
Ｉ／Ｃ＜（デューティずれ時間）／（パルス幅の２乗）＊ＶＴ ・・・式１０

よって、式１０よりキャパシタの容量値（Ｃ）を大きくしたり、定電流源の電流Ｉを小さくしたりすることで、本実施形態にかかるデューティ検知回路の精度を向上することができる。例えば、４００ｐｓｅｃのクロックを５ｐｓｅｃの精度で検知する場合は、Ｃ＝８ｐＦ（ＶＴ＝０．５Ｖ、Ｉ＝１μＡの場合）とする。

次に、本実施形態にかかるデューティ検知方法について説明する。本実施形態にかかるデューティ検知方法は、以下の工程を有する。
クロック信号の第１の期間に第１のキャパシタを充電または放電する第１の工程。
クロック信号の第２の期間に第２のキャパシタを充電または放電する第２の工程。
前記第１及び第２の工程を交互に繰り返し、前記第１及び第２のキャパシタのいずれか一方の電位が所定の電位に到達したことを検知し、当該検知結果をラッチする第３の工程。
また、本実施形態にかかるデューティ検知方法では、前記第１及び第２の工程の前に、前記第１及び第２のキャパシタの電位をリセットするリセット工程を有してもよい。

尚、本実施形態にかかる発明ではＰＭＯＳトランジスタとＮＭＯＳトランジスタを入れ替えても同様の動作をさせることができる。図１ではＰＭＯＳトランジスタ２、３にそれぞれクロックＩＮ＿Ｔ、ＩＮ＿Ｂを入力し、ＮＭＯＳトランジスタ４、５にリセット信号を入力している。しかし、例えば、ＰＭＯＳトランジスタ２、３にリセット信号を入力し、ＮＭＯＳトランジスタ４、５にクロックＩＮ＿Ｔ、ＩＮ＿Ｂを入力する構成としてもよい。

このとき、定電流源１はＮＭＯＳトランジスタ４、５のソースとＧＮＤの間に設け、ＰＭＯＳトランジスタ２、３のソースはＶＤＤと接続する。この場合、リセット信号により第１と第２のキャパシタがＶＤＤに充電される。そして、ＮＭＯＳトランジスタ４、５にクロック信号ＩＮ＿Ｔ、ＩＮ＿Ｂが入力されることで、第１と第２のキャパシタが放電される。つまり、第１のキャパシタは第１の期間に放電され、第２のキャパシタは第２の期間に放電される。また、この場合リセット信号と、クロックＩＮ＿Ｔ、ＩＮ＿Ｂの論理は逆になる。

以上で説明した本実施形態にかかるデューティ検知回路およびデューティ検知方法により、クロックのデューティ差が小さい場合であっても、精度よくデューティのずれを検知できるデューティ検知回路、及びデューティ検知方法を提供することができる。また、本実施形態にかかるデューティ検知回路およびデューティ検知方法では、回路を構成する容量の値や定電流源の値を調整することで、更にデューティ検知の精度を向上できる。

発明の実施の形態２．
次に、発明の実施の形態２について説明する。
発明の実施の形態２では、発明の実施の形態１で説明したデューティ検知回路を用いたデューティ補正回路について図５を用いて説明する。図５のブロック図は、ＤＬＬ、ＰＬＬ、入力初段などから発生したクロック（ＣＬＫ）のデューティを補正するデューティ補正回路である。

図５に示すように、本実施形態にかかるデューティ補正回路は、発明の実施の形態１に記載のデューティ検知回路３３と、デューティ検知回路３３と接続され、デューティ検知回路３３からの検知結果に基づきデューティ調整信号を生成するデューティ調整信号生成回路３４と、を有する。更に、本実施形態にかかるデューティ補正回路は、デューティ調整信号生成回路３４と接続され、デューティ調整信号ＩＤｘに基づきクロック信号のデューティを調整するデューティ調整回路３２と、を有する。

図５を用いて動作を説明する。ＤＬＬ等から発生したクロックＣＬＫが、デフォルト状態のデューティ調整回路３２を通過する。この時のクロックをＣＬＫ＿ＯＵＴとする。
そして、ＣＬＫ＿ＯＵＴと同位相のクロックと、ＣＬＫ＿ＯＵＴをインバータで反転させた反転クロックをデューティ検知回路３３に入力する。デューティ検知回路３３は、発明の実施の形態１で説明した動作によりデューティを検知し、デューティ調整信号生成回路３４にデューティ検知結果ＯＵＴ＿Ｔ、ＯＵＴ＿Ｂを送る。

デューティ調整信号生成回路３４は、デューティ検知回路３３の判定結果をＯＵＴ＿Ｔ、ＯＵＴ＿Ｂで受けて、ＣＬＫ＿ＯＵＴのデューティが５０％に近づくようなデューティ調整信号ＩＤｘを生成し、デューティ調整回路３２に送る。
これらの動作を何度も繰り返すことにより、最適なデューティ調整コードＩＤｘの値を求め、ＣＬＫ＿ＯＵＴのデューティを５０％に近づけることができる。

図６は図５に示すデューティ調整回路３２の一例である。
図６に示すデューティ調整回路は、ＰＭＯＳトランジスタ３５と、ＮＭＯＳトランジスタ３６、３７とで構成されている。ＰＭＯＳトランジスタ３５のゲートとＮＭＯＳトランジスタ３６のゲートはＣＬＫ＿ＩＮと接続されている。また、ＰＭＯＳトランジスタ３５のドレインとＮＭＯＳトランジスタ３６のドレインはＣＬＫ＿ＯＵＴと接続されている。また、ＮＭＯＳトランジスタ３６のソースは、ＮＭＯＳトランジスタ３７のドレインと接続されている。ＮＭＯＳトランジスタ３７のソースはＧＮＤと接続されている。これらで構成される回路は、デューティ調整回路を構成する回路の１単位（図６の３８）である。

また、ＮＭＯＳトランジスタ３７のゲートにはデューティ調整コードＩＤｘのうち一つを入力する。デューティ調整回路を構成する回路の１単位（３８）と同様の構成でデューティ調整コードＩＤｘの異なるものが複数個あり、その入出力がショートしてある。

次に動作について説明する。入力ＣＬＫ＿ＩＮが「Ｈ」から「Ｌ」に変化したときは、ＰＭＯＳトランジスタがオン状態となりＣＬＫ＿ＯＵＴにＶＤＤの電位が供給されるので、デューティ調整コードＩＤｘによらずＣＬＫ＿ＯＵＴが「Ｈ」となる。
また、入力ＣＬＫ＿ＩＮが「Ｌ」から「Ｈ」に変化した場合であって、デューティ調整コードＩＤｘが「Ｌ」のときはＮＭＯＳトランジスタ３７がオフの状態となるので、ＣＬＫ＿ＯＵＴは「Ｈ」のままである。

一方、入力ＣＬＫ＿ＩＮが「Ｌ」から「Ｈ」に変化した場合であって、デューティ調整コードＩＤｘが「Ｈ」のときはＮＭＯＳトランジスタ３７がオンの状態となるので、ＣＬＫ＿ＯＵＴから電流を引き抜くことで電流能力を変化させ、「Ｌ」へ到達する時間をデューティ調整コードＩＤｘで制御することができ、デューティの調整が可能となる。

つまり、デューティを調整しない場合は、デューティ調整回路に入力されるデューティ調整コードＩＤｘをすべて「Ｈ」の状態とする。一方、デューティを調整する場合は、デューティ調整コードＩＤｘのうちのいくつかを「Ｌ」の状態とし、それ以外を「Ｈ」の状態とする。つまり、「Ｌ」の状態のデューティ調整コードＩＤｘの数を調整することで、ＣＬＫ＿ＯＵＴが「Ｌ」へ到達する時間を調整することができ、デューティの調整が可能となる。

以上で説明した本実施形態にかかるデューティ補正回路により、クロックのデューティ差が小さい場合であっても、精度よくデューティのずれを検知できるデューティデューティ補正回路を提供することができる。

以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正、組み合わせを含むことは勿論である。

実施の形態１にかかるデューティ検知回路を説明するための図である。 実施の形態１にかかるデューティ検知回路のラッチ回路の一例を説明するための図である。 実施の形態１にかかるデューティ検知回路のラッチ回路の一例を説明するための図である。 実施の形態１にかかるデューティ検知回路の動作を説明するための図である。 実施の形態２にかかるデューティ補正回路を説明するための図である。 実施の形態２にかかるデューティ補正回路を構成するデューティ調整回路の一例を説明するための図である。 特許文献１にかかるデューティ検知回路の図である。 特許文献１にかかるデューティ検知回路の動作を示す図である。

符号の説明

１ 定電流源
２、３ トランジスタ
６、７ キャパシタ
８ ラッチ回路

Claims (9)

1. 第１のキャパシタと、
   クロック信号の第１の期間に前記第１のキャパシタの充放電電流を制御する第１のトランジスタと、
   第２のキャパシタと、
   前記クロック信号の第２の期間に前記第２のキャパシタの充放電電流を制御する第２のトランジスタと、
   前記第１及び第２のキャパシタのいずれか一方の電位が所定の電位に到達したことを検知し、当該検知結果に基づく出力をラッチするラッチ回路と、
   を有するデューティ検知回路。
2. 前記第１のキャパシタは前記第１の期間に充電され、
   前記第２のキャパシタは前記第２の期間に充電される、請求項１に記載のデューティ検知回路。
3. 前記第１のキャパシタは前記第１の期間に放電され、
   前記第２のキャパシタは前記第２の期間に放電される、請求項１に記載のデューティ検知回路。
4. 前記第１及び第２のキャパシタの電位をリセットするリセット回路を有する請求項１乃至３のいずれか１項に記載のデューティ検知回路。
5. 前記第１及び第２のトランジスタはＰＭＯＳトランジスタで構成される請求項１又は２に記載のデューティ検知回路。
6. 前記第１のトランジスタには前記クロック信号が入力され、前記第２のトランジスタには前記クロック信号を反転させた信号が入力される請求項１乃至５のいずれか１項に記載のデューティ検知回路。
7. 請求項１乃至６のいずれか１項に記載のデューティ検知回路と、
   前記デューティ検知回路と接続され、前記デューティ検知回路からの検知結果に基づきデューティ調整信号を生成するデューティ調整信号生成回路と、
   前記デューティ調整信号生成回路と接続され、前記デューティ調整信号に基づきクロック信号のデューティを調整するデューティ調整回路と、
   を有するデューティ補正回路。
8. クロック信号の第１の期間に第１のキャパシタを充電または放電する第１の工程と、
   クロック信号の第２の期間に第２のキャパシタを充電または放電する第２の工程と、
   前記第１及び第２の工程を交互に繰り返し、前記第１及び第２のキャパシタのいずれか一方の電位が所定の電位に到達したことを検知し、当該検知結果をラッチする第３の工程と、
   を有するデューティ検知方法。
9. 前記第１及び第２の工程の前に、前記第１及び第２のキャパシタの電位をリセットするリセット工程を有する請求項８に記載のデューティ検知方法。

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