JP2010206348A

JP2010206348A - デューティ比補正回路及びデューティ比補正方法

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Publication number: JP2010206348A
Application number: JP2009047692A
Authority: JP
Inventors: Kazuki Kikuchi; 和貴菊池
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2009-03-02
Filing date: 2009-03-02
Publication date: 2010-09-16
Anticipated expiration: 2029-03-02
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Abstract

【課題】非同期信号のデューティ比を補正可能なデューティ比補正回路を提供すること。
【解決手段】本発明に係るデューティ比補正回路は、第１クロック信号が入力されるクロック用入力バッファと、補正信号に基づいて、前記クロック用入力バッファから出力される第２クロック信号のデューティ比を調整して第３クロック信号を生成するクロック用デューティ調整回路と、第１データ信号が入力されるデータ用入力バッファと、前記補正信号に基づいて、前記データ用入力バッファから出力される第２データ信号のデューティ比を調整して第３データ信号を生成するデータ用デューティ調整回路と、前記第３クロック信号に基づいて、前記補正信号を生成するデューティ比較回路と、を備えるものである。
【選択図】図１

Description

本発明は、デューティ比補正回路及びデューティ比補正方法に関する。

近年、ＡＳＩＣ（Application Specific Integrated Circuit）、マイクロプロセッサ等の高速化、低電圧化によりメモリのインターフェースの高速化が進んでいる。特に、ＤＤＲ（Double-Data-Rate）方式では、回路内部に伝わったクロックのデューティ比がずれた場合、セットアップホールド特性を悪化させる大きな要因となる。特許文献１、２には、クロックのデューティ比補正方法が開示されている。

また、入力回路やその他の回路の特性により、データやアドレス等の非同期信号のデューティ比がずれた場合も、クロックの場合と同様に、セットアップホールド特性を悪化させる大きな要因となる。なお、特許文献３、４にはデータ遅延量を補正する技術が開示されている。

図８は、本発明の課題を説明するための図であって、クロックのデューティ比補正回路の一例を示す図である。このデューティ比補正回路は、データ用の入力バッファ１、クロック用の入力バッファ２、デューティ調整回路４、デューティ比較回路５、ラッチ回路６を備えている。

データ用の入力バッファ１は、外部データ信号ＩＮ＿ＥＸを内部データ信号ＩＮへ変換する。そして、内部データ信号ＩＮがラッチ回路６に入力される。
クロック用の入力バッファ２は、半導体記憶装置の外部から入力される外部クロック信号ＣＬＫを波形整形し、半導体記憶装置内部で用いる信号レベルに変換する。そして、クロック信号Ｐ＿ＣＬＫを出力する。

デューティ調整回路４は、デューティ比較回路５からフィードバックされた電位信号ＤＵＴＹ＿ＤＣに基づいて、入力バッファ２の出力であるクロック信号Ｐ＿ＣＬＫのデューティ比を補正する。そして、ラッチ回路６及びデューティ比較回路５へ内部クロック信号ＩＮ＿ＣＬＫを出力する。

デューティ比較回路５は、内部クロック信号ＩＮ＿ＣＬＫのデューティ比をモニタし、そのデューティ比のずれを、サイクル毎に積分する。そして、電位信号ＤＵＴＹ＿ＤＣを出力する。以上の構成により、内部クロック信号ＩＮ＿ＣＬＫのデューティ比補正が可能となる。

特開２００２−１９０１９６号公報特開２００７−１２１１１４号公報特開２００６−０１２３６３号公報特開２００６−０１３９９０号公報

図９（Ａ）には、外部クロック信号ＣＬＫに対する外部データ信号ＩＮ＿ＥＸの理想的な波形を示す。外部クロック信号ＣＬＫに対し、データシートなどに記載されているセットアップ時間（ＴＳ）及びホールド時間（ＴＨ）の期間中、有効（ＶＡＬＩＤ）となるように、外部データ信号ＩＮ＿ＥＸが入力される。

具体的には、外部データ信号ＩＮ＿ＥＸ（Ｈ）は、セットアップ時間ＴＳ及びホールド時間ＴＨの期間中にＨとなるように、Ｌ→Ｈ→Ｌと変化する。一方、外部データ信号ＩＮ＿ＥＸ（Ｌ）は、セットアップ時間ＴＳ及びホールド時間ＴＨの期間中にＬとなるように、Ｈ→Ｌ→Ｈと変化する。

図９（Ｂ）の内部クロック信号ＩＮ＿ＣＬＫ、内部データ信号ＩＮ（Ｈ）、ＩＮ（Ｌ）は、各々図９（Ａ）の外部クロック信号ＣＬＫ、外部データ信号ＩＮ＿ＥＸ（Ｈ）、ＩＮ＿ＥＸ（Ｌ）が、入力バッファ１及び２などを通過し、ラッチ回路６に到達した時点での信号を示している。

ここで、内部データ信号ＩＮ（Ｈ）がＨ→Ｌに変化する時間と内部データ信号ＩＮ（Ｌ）がＬ→Ｈに変化したときの時間のずれを、デューティずれ時間ＴＤとする。図９（Ｂ）に示すように、入力バッファ１などを通過することにより、内部クロック信号ＩＮ＿ＣＬＫに対するホールド時間ＴＨが、データのデューティずれ時間ＴＤ分悪化してしまう。従って、上述の通り、データやアドレスのデューティ比も補正する必要がある。

ところが、クロック用のデューティ調整回路４及びデューティ比較回路５を、データやアドレス等の非同期信号に対しては適用することができないという問題があった。以下に、この理由を説明する。

データやアドレス等の非同期信号は、外部クロック信号ＣＬＫに対しデータシートなどに記載されたセットアップ、ホールド時間を満たしていれば、それ以外の時間にはＨ、Ｌのいずれの信号レベルであってもよい。

そのため、例えば図１０のように、内部データ信号ＩＮが、外部クロック信号ＣＬＫに対し、Ｌ→Ｌ→Ｈで変化した場合、データ用の入力バッファ１によるデューティ比ずれがなかったとしても、Ｔ＿ＩＮを周期とする信号のデューティ比を調整しようとする。この場合、デューティ比は１／３＝３３％で小さいと誤判定されてしまう。

本発明に係るデューティ比補正回路は
第１クロック信号が入力されるクロック用入力バッファと、
補正信号に基づいて、前記クロック用入力バッファから出力される第２クロック信号のデューティ比を調整して第３クロック信号を生成するクロック用デューティ調整回路と、
第１データ信号が入力されるデータ用入力バッファと、
前記補正信号に基づいて、前記データ用入力バッファから出力される第２データ信号のデューティ比を調整して第３データ信号を生成するデータ用デューティ調整回路と、
前記第３クロック信号に基づいて、前記補正信号を生成するデューティ比較回路と、を備えるものである。

本発明に係るデューティ比補正方法は
入力された第１クロック信号からクロック用入力バッファを介して第２クロック信号を生成し、
入力された第１データ信号からデータ用入力バッファを介して第２クロック信号を生成し、
補正信号に基づいて、前記第２クロック信号のデューティ比を調整して第３クロック信号を生成し、
前記補正信号に基づいて、前記第２データ信号のデューティ比を調整して第３データ信号を生成し、
前記第３クロック信号に基づいて、前記補正信号を生成するものである。

第３クロック信号に基づいて生成された補正信号を用いることにより、第２データ信号のデューティ比を調整することができる。

本発明によれば、非同期信号のデューティ比を補正可能なデューティ比補正回路を提供することができる。

本発明の第１の実施の形態に係るデューティ比補正回路のブロック図である。本発明の第１の実施の形態に係るデューティ比較回路の一例である。本発明の第１の実施の形態に係るデューティ調整回路の一例である。本発明の第２の実施の形態に係るデューティ比補正回路のブロック図である。本発明の第２の実施の形態に係るデューティ比較回路の一例である。本発明の第２の実施の形態に係るデューティ比較回路の内部波形である。本発明の第２の実施の形態に係るデューティ調整回路の一例である。本発明の課題を説明するためのデューティ比補正回路のブロック図である。外部データ信号の波形図（ａ）、内部データ信号の波形図（ｂ）である。問題となる入力波形の一例である。

以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。なお、本明細書におけるデータ信号は、アドレス信号を含むものとする。

（実施の形態１）
図１は、本発明の第１の実施の形態に係るデューティ比補正回路のブロック図である。このデューティ比補正回路は、例えば半導体記憶装置に用いられる。このデューティ比補正回路は、データ用の入力バッファ１０１、クロック用の入力バッファ１０２、データ用のデューティ調整回路１０３、クロック用のデューティ調整回路１０４、デューティ比較回路１０５、ラッチ回路１０６を備えている。

入力バッファ１０１には、半導体記憶装置の外部からデータやアドレスなどの外部データ信号ＩＮ＿ＥＸが入力される。入力バッファ１０１は、入力される外部データ信号ＩＮ＿ＥＸの波形を整形し、半導体記憶装置内部で用いる信号レベルに変換する。

入力バッファ１０２には、半導体記憶装置の外部から外部クロック信号ＣＬＫが入力される。入力バッファ１０２は、入力される外部クロック信号ＣＬＫの波形を整形し、半導体記憶装置内部で用いる信号レベルに変換する。
ここで、入力バッファ１０１、１０２は同一の回路構成とするのが好ましい。

デューティ調整回路１０３には、入力バッファ１０１が接続され、そこから出力されるデータ信号Ｐ＿ＩＮが入力される。また、デューティ調整回路１０３には、デューティ比較回路１０５が接続され、そこから電位信号ＤＵＴＹ＿ＤＣが入力される。デューティ調整回路１０３は、電位信号ＤＵＴＹ＿ＤＣに基づいて、入力バッファ１０１から入力されたデータ信号Ｐ＿ＩＮのデューティ比を補正する。そして、ラッチ回路１０６へ内部データ信号ＩＮを出力する。

デューティ調整回路１０４には、入力バッファ１０２が接続され、そこから出力されるクロック信号Ｐ＿ＣＬＫが入力される。また、デューティ調整回路１０４には、デューティ比較回路１０５が接続され、そこからフィードバックされた電位信号ＤＵＴＹ＿ＤＣが入力される。デューティ調整回路１０４は、電位信号ＤＵＴＹ＿ＤＣに基づいて、入力バッファ１０２から入力されたクロック信号Ｐ＿ＣＬＫのデューティ比を補正する。そして、ラッチ回路１０６及びデューティ比較回路１０５へ内部クロック信号ＩＮ＿ＣＬＫを出力する。
ここで、デューティ調整回路１０３、１０４は同一の回路構成とするのが好ましい。

デューティ比較回路１０５には、デューティ調整回路１０４が接続され、そこから出力される内部クロック信号ＩＮ＿ＣＬＫが入力される。そして、デューティ比較回路１０５は、内部クロック信号ＩＮ＿ＣＬＫのデューティ比をモニタし、そのデューティ比のずれを、サイクル毎に積分する。そして、デューティ調整回路１０３、１０４に対し、電位信号ＤＵＴＹ＿ＤＣを出力する。

ラッチ回路１０６には、上述の通り、デューティ調整回路１０３、１０４が接続され、各々によりデューティ比が補正された内部データ信号ＩＮ、内部クロック信号ＩＮ＿ＣＬＫが入力される。

図２にデューティ比較回路１０５の一例を示す。
ここで、クロック信号ＰＰは、内部クロック信号ＩＮ＿ＣＬＫと同相で、所定の遅延が加えられたものである。一方、クロック信号ＰＮは、内部クロック信号ＩＮ＿ＣＬＫと逆相で、クロック信号ＰＰと等しい遅延が加えられたものである。

クロック信号ＰＰ、ＰＮが、ＰチャネルＭＯＳトランジスタＰ５、Ｐ６及びＮチャネルＭＯＳトランジスタＮ５、Ｎ６で構成される差動アンプに入力される。具体的には、クロック信号ＰＰ、ＰＮは、それぞれＮチャネルＭＯＳトランジスタＮ５、Ｎ６のゲートに入力される。

差動アンプを構成するＰチャネルＭＯＳトランジスタＰ５、６のソースは、共に電源ＶＤＤに接続されている。ＰチャネルＭＯＳトランジスタＰ５、６のドレインは、それぞれＮチャネルＭＯＳトランジスタＮ５、Ｎ６のドレインに接続されている。ＰチャネルＭＯＳトランジスタＰ５、Ｐ６のゲートは、それぞれ自己のドレインに接続されている。

差動アンプを構成するＮチャネルＭＯＳトランジスタＮ５、Ｎ６のソースは、共に電流源Ｉ１の一端に接続されている。電流源Ｉ１の他端は、接地されている。ＮチャネルＭＯＳトランジスタＮ５、Ｎ６のドレインは、それぞれＰチャネルＭＯＳトランジスタＰ５、Ｐ６のドレインに接続されている。

また、ＰチャネルＭＯＳトランジスタＰ５及びＮチャネルＭＯＳトランジスタＮ５のドレインが互いに接続されたノードから差動アンプ出力信号ＶＨＤＵＴＹＬが出力される。また、このノードには、容量Ｃ１の一端が接続されている。容量Ｃ１の他端は接地されている。

また、ＰチャネルＭＯＳトランジスタＰ６及びＮチャネルＭＯＳトランジスタＮ６のドレインが互いに接続されたノードから差動アンプ出力信号ＶＨＤＵＴＹＨが出力される。また、このノードには、容量Ｃ２の一端が接続されている。容量Ｃ２の他端は接地されている。

内部クロック信号ＩＮ＿ＣＬＫのデューティ比が低い場合、１周期の中でＮチャネルＭＯＳトランジスタＮ５がオンしている期間が短くなり、ＮチャネルＭＯＳトランジスタＮ６がオンしている期間が長くなる。その結果、ＶＨＤＵＴＹＬは上昇し、ＶＨＤＵＴＹＨは下降していく。従って、ＶＨＤＵＴＹＨ、ＶＨＤＵＴＹＬの間に電位差が生じる。
反対に、内部クロック信号ＩＮ＿ＣＬＫのデューティ比が高い場合、ＶＨＤＵＴＹＬは下降し、ＶＨＤＵＴＹＨは上昇していく。

図３にデューティ調整回路１０４の一例を示す。
ここで、デューティ調整回路１０４は直列に接続された２つのクロックドインバータ及びインバータ１０７から構成されている。１段目のクロックドインバータにクロック信号Ｐ＿ＣＬＫが入力され、インバータ１０７から内部クロック信号ＩＮ＿ＣＬＫが出力される。

１段目のクロックドインバータはＰチャネルＭＯＳトランジスタＰ１、Ｐ２及びＮチャネルＭＯＳトランジスタＮ１、Ｎ２から構成されている。ＰチャネルＭＯＳトランジスタＰ１のソースは、電源ＶＤＤに、ドレインはＰチャネルＭＯＳトランジスタＰ２のソースに接続されている。ＰチャネルＭＯＳトランジスタＰ２のドレインは、ＮチャネルＭＯＳトランジスタＮ１のドレインに接続されている。ＮチャネルＭＯＳトランジスタＮ１のソースは、ＮチャネルＭＯＳトランジスタＮ２のドレインに接続されている。そして、ＮチャネルＭＯＳトランジスタＮ２のソースは接地されている。

また、ＰチャネルＭＯＳトランジスタＰ２のゲートと、ＮチャネルＭＯＳトランジスタＮ１のゲートとには、共にクロック信号Ｐ＿ＣＬＫが入力されている。他方、ＰチャネルＭＯＳトランジスタＰ１のゲートと、ＮチャネルＭＯＳトランジスタＮ２のゲートとには、共にデューティ比較回路５から出力される信号ＶＨＤＵＴＹＬが入力されている。そして、ＰチャネルＭＯＳトランジスタＰ２のドレインと、ＮチャネルＭＯＳトランジスタＮ１のドレインとが接続されたノードから、１段目のクロックドインバータの出力信号が出力される。

２段目のクロックドインバータはＰチャネルＭＯＳトランジスタＰ３、Ｐ４及びＮチャネルＭＯＳトランジスタＮ３、Ｎ４から構成されている。ＰチャネルＭＯＳトランジスタＰ３のソースは電源ＶＤＤに、ドレインはＰチャネルＭＯＳトランジスタＰ４のソースに接続されている。ＰチャネルＭＯＳトランジスタＰ４のドレインは、ＮチャネルＭＯＳトランジスタＮ３のドレインに接続されている。ＮチャネルＭＯＳトランジスタＮ３のソースは、ＮチャネルＭＯＳトランジスタＮ４のドレインに接続されている。そして、ＮチャネルＭＯＳトランジスタＮ４のソースは接地されている。

また、ＰチャネルＭＯＳトランジスタＰ４のゲートと、ＮチャネルＭＯＳトランジスタＮ３のゲートとには、１段目のクロックドインバータからの出力信号が入力される。他方、ＰチャネルＭＯＳトランジスタＰ３のゲートと、ＮチャネルＭＯＳトランジスタＮ４のゲートとには、デューティ比較回路５から出力される信号ＶＨＤＵＴＹＨが入力される。そして、ＰチャネルＭＯＳトランジスタＰ４のドレインと、ＮチャネルＭＯＳトランジスタＮ３のドレインとが接続されたノードから、２段目のクロックドインバータの出力信号ＤＲＶＣＬＫが出力される。

インバータ１０７には、２段目のクロックドインバータの出力信号ＤＲＶＣＬＫが入力される。そして、インバータ１０７は２段目のクロックドインバータの出力信号ＤＲＶＣＬＫを反転、整形し、内部クロック信号ＩＮ＿ＣＬＫとして出力する。

次に、動作について説明する。
例えば、クロック信号Ｐ＿ＣＬＫのデューティ比が５０％より高い場合、ＶＨＤＵＴＹＨがＶＨＤＵＴＹＬよりも大となる。そのため、ＰチャネルＭＯＳトランジスタＰ１のゲートソース間電圧（Ｖｇｓ）が上昇し、ＮチャネルＭＯＳトランジスタＮ２のゲートソース間電圧（Ｖｇｓ）が低下する。従って、第１段目のクロックドインバータの出力は内部クロック信号ＩＮ＿ＣＬＫよりもデューティ比が大きくなる。

この場合、２段目のクロックドインバータでは、ＶＨＤＵＴＹＨが大きいため、ＰチャネルＭＯＳトランジスタＰ３のゲートソース間電圧（Ｖｇｓ）は低下し、ＮチャネルＭＯＳトランジスタＮ４のゲートソース間電圧（Ｖｇｓ）は上昇する。従って、ＶＨＤＵＴＹＨがＶＨＤＵＴＹＬよりも大きい場合、第２段目のクロックドインバータの出力信号ＤＲＶＣＬＫのデューティ比が低下する。

逆に、クロック信号Ｐ＿ＣＬＫのデューティ比が５０％より低い場合、第２段目のクロックドインバータの出力信号ＤＲＶＣＬＫのデューティ比が上昇する。

デューティ比５０％の正常な入力信号に対し、デューティ比がずれる要因は主に入力バッファの"Ｈ"の伝達時間（外部クロック信号ＣＬＫが"Ｈ"になってからクロック信号Ｐ＿ＣＬＫが"Ｈ"になるまでの時間）と"Ｌ"の伝達時間（外部クロック信号ＣＬＫが"Ｌ"になってからクロック信号Ｐ＿ＣＬＫが"Ｌ"になるまでの時間）の差分である。この伝達時間を一致させることにより、デューティ比ずれを補正する。

一方、非同期外部データ（アドレス）も同様に"Ｈ"の伝達時間（ＩＮ＿ＥＸが"Ｈ"になってからＰ＿ＩＮが"Ｈ"になるまでの時間）と"Ｌ"の伝達時間（ＩＮ＿ＥＸが"Ｌ"になってからＰ＿ＩＮが"Ｌ"になるまでの時間）の差分が生じる。これがデータ（アドレス）のデューティ比のずれである。

本実施の形態のように、同期信号であるクロック信号Ｐ＿ＣＬＫと非同期信号であるデータ信号Ｐ＿ＩＮのデューティ比のずれは、同一の回路構成の入力バッファを用いれば同等になる。従って、クロック信号Ｐ＿ＣＬＫのデューティ比補正値（本実施の形態では、電位信号ＤＵＴＹ＿ＤＣ）をデータ信号Ｐ＿ＩＮのデューティ調整回路に入力することにより、データ信号Ｐ＿ＩＮのデューティ比補正を行うことができる。

（実施の形態２）
次に、図４を参照して本発明の第２の実施の形態について説明する。
ここで、実施の形態１に係るデューティ調整回路１０３、１０４の回路構成と、本実施の形態に係るデューティ調整回路２０３、２０４の回路構成とが相違する。また、実施の形態１に係るデューティ比較回路１０５と、本実施の形態に係るデューティ比較回路２０５とが相違する。さらに、本実施の形態では、デューティ比較回路２０５の後段に制御回路２０８が付加されている。

このような構成により、実施の形態１に係るデューティ比較回路１０５から出力される電位信号ＤＵＴＹ＿ＤＣに代わり、制御論理信号ＤＵＴＹ＿ＳＥＬが制御回路２０８から出力され、デューティ調整回路２０３、２０４に入力される。この制御論理信号ＤＵＴＹ＿ＳＥＬは、電位信号ＤＵＴＹ＿ＤＣよりもノイズに対して安定した動作を期待することができる。その他の構成は図１と同様であるため、説明を省略する。

図５は本実施形態に係るデューティ比較回路２０５の一例である。デューティ比較回路２０５は、電流源Ｉ２、比較対象クロックの入力ＭＯＳトランジスタＮ１０、Ｎ１１、負荷ＭＯＳトランジスタＰ１３、Ｐ１４、プリチャージＭＯＳトランジスタＰ１０、Ｐ１１、Ｐ１２、入力制御回路２１２ａ、２１２ｂ、容量Ｃ３〜Ｃ６、出力を比較するコンパレータ２１６から構成されている。

プリチャージＭＯＳトランジスタＰ１０、Ｐ１１、Ｐ１２は、いずれもＰチャネルトランジスタである。プリチャージＭＯＳトランジスタＰ１０、Ｐ１１、Ｐ１２のゲートには、いずれもプリチャージ信号ＰＲＥが入力される。プリチャージＭＯＳトランジスタＰ１０、Ｐ１１のソースは電源ＶＤＤに接続されている。プリチャージＭＯＳトランジスタＰ１０、Ｐ１１のドレインは、それぞれプリチャージＭＯＳトランジスタＰ１２のソース又はドレインに接続されている。

負荷ＭＯＳトランジスタＰ１３、Ｐ１４は、いずれもＰチャネルトランジスタである。負荷ＭＯＳトランジスタＰ１３、Ｐ１４のソースは、それぞれプリチャージＭＯＳトランジスタＰ１０、Ｐ１１のドレインに接続されている。比較対象クロックの入力ＭＯＳトランジスタＮ１０、Ｎ１１は、いずれもＮチャネルトランジスタである。比較対象クロックの入力ＭＯＳトランジスタＮ１０、Ｎ１１のソースは、共に電流源Ｉ２の一端に接続されている。電流源Ｉ２の他端は、接地されている。比較対象クロックの入力ＭＯＳトランジスタＮ１０、Ｎ１１のドレインは、それぞれ負荷ＭＯＳトランジスタＰ１３、Ｐ１４のドレインに接続されている。

負荷ＭＯＳトランジスタＰ１３、Ｐ１４のゲートには、それぞれＯＲゲート２１３ａ、２１３ｂの出力信号が入力される。ＯＲゲート２１３ａには、内部クロック信号ＩＮ＿ＣＬＫと同相のクロック信号ＬＣＬＫＯＥＴと、検知開始信号ＬＤＣＳＭＴの反転信号が入力される。ＯＲゲート２１３ｂには、内部クロック信号ＩＮ＿ＣＬＫと逆相の反転クロック信号ＬＣＬＫＯＥＢと、検知開始信号ＬＤＣＳＭＢの反転信号が入力される。

比較対象クロックの入力ＭＯＳトランジスタＮ１０、Ｎ１１のゲートには、それぞれＡＮＤゲート２１４ａ、２１４ｂの出力信号が入力される。ＡＮＤゲート２１４ａには、クロック信号ＬＣＬＫＯＥＴと、検知開始信号ＬＤＣＳＭＴとが入力される。ＡＮＤゲート２１４ｂには、反転クロック信号ＬＣＬＫＯＥＢと、検知開始信号ＬＤＣＳＭＢとが入力される。

そして、比較対象クロックの入力ＭＯＳトランジスタＮ１０のドレインと負荷ＭＯＳトランジスタＰ１３のドレインとが接続されたノードから出力信号ＤＵＴＹ＿ＬＢが出力される。比較対象クロックの入力ＭＯＳトランジスタＮ１１のドレインと負荷ＭＯＳトランジスタＰ１４のドレインとが接続されたノードから出力信号ＤＵＴＹ＿ＨＢが出力される。

出力信号ＤＵＴＹ＿ＬＢ及びＤＵＴＹ＿ＨＢはコンパレータ２１６に入力される。また、出力信号ＤＵＴＹ＿ＬＢは容量Ｃ３、Ｃ４の一端に接続されている。容量Ｃ３の他端は電源ＶＤＤに接続されており、Ｃ４の他端は接地されている。同様に、出力信号ＤＵＴＹ＿ＨＢは容量Ｃ５、Ｃ６の一端に接続されている。容量Ｃ５の他端は電源ＶＤＤに接続されており、Ｃ６の他端は接地されている。

本回路の動作を図６のタイミング図を参照して説明する。
まず、デューティ検知の前準備として、プリチャージＭＯＳトランジスタＰ１０，Ｐ１１，Ｐ１２のゲートにプリチャージ信号ＰＲＥが入力される。プリチャージにより、出力信号ＤＵＴＹ＿ＨＢ、ＤＵＴＹ＿ＬＢの信号レベルを電源電位ＶＤＤまで引き上げる。

次に、検知開始信号ＬＤＣＳＭＴ／Ｂの活性化により検知が開始される。クロック信号ＬＣＬＫＯＥＴがハイレベル"Ｈ"の間には、ＮチャネルＭＯＳトランジスタＮ１０がオン状態となる。そのため、充電されていた電荷が一部放電され、出力信号ＤＵＴＹ＿ＬＢの電位が低下する。反転クロック信号ＬＣＬＫＯＥＢがハイレベル"Ｈ"の間には、ＮチャネルＭＯＳトランジスタＮ１１がオン状態となる。そのため、充電されていた電荷が一部放電され、出力信号ＤＵＴＹ＿ＨＢの電位が低下する。

クロック信号ＬＣＬＫＯＥＴ／Ｂがローレベル"Ｌ"の間には、ＮチャネルＭＯＳトランジスタＮ１０、Ｎ１１がオフ状態となり、出力信号ＤＵＴＹ＿ＨＢ、ＤＵＴＹ＿ＬＢの電位は保持される。すなわち、クロックのハイレベル期間の長さに比例して出力信号ＤＵＴＹ＿ＨＢ、ＤＵＴＹ＿ＬＢの電位が低下する。例えば、クロックを２サイクル入力させ、そのときの出力信号ＤＵＴＹ＿ＨＢ、ＤＵＴＹ＿ＬＢの電位をコンパレータ２１６で比較し、その電位差を判定し、判定信号ＬＤＣＴを出力する。

クロックのデューティ比が等しい場合、出力信号ＤＵＴＹ＿ＨＢ、ＤＵＴＹ＿ＬＢの電位は等しくなる。一方、例えば、デューティ比＝４０％（サイクル期間のハイレベル"Ｌ"の期間が４０％）でデューティ比にずれがある場合を考える。この場合、反転クロック信号ＬＣＬＫＯＥＢが入力されるＮチャネルＭＯＳトランジスタＮ１１のオン期間が、クロック信号ＬＣＬＫＯＥＴが入力されるＮチャネルＭＯＳトランジスタＮ１０のオン期間よりも長くなる。従って、出力ＤＵＴＹ＿ＬＢの電位よりも出力信号ＤＵＴＹ＿ＨＢの電位の方が低下する。

逆に、デューティ比＝６０％では、クロック信号ＬＣＬＫＯＥＴが入力されるＮチャネルＭＯＳトランジスタＮ１０のオン期間の方が長くなる。そのため、図６に示すように、出力信号ＤＵＴＹ＿ＨＢの電位よりも出力ＤＵＴＹ＿ＬＢの電位の方が低下する。このように、電源電位ＶＤＤに充電した電位をデューティ比に比例した期間で放電することで、電位差を生じさせる。そして、この電位差をコンパレータで比較し、デューティ比のずれを検知している。

図７は、デューティ調整回路２０４の一例である。デューティ調整回路２０４では、ＰチャネルＭＯＳトランジスタＰ７のソースに、ＰチャネルＭＯＳトランジスタスイッチＰ８、Ｐ９・・・Ｐｎのドレインが接続されている。ＰチャネルＭＯＳトランジスタスイッチＰ８、Ｐ９・・・Ｐｎのソースは、いずれも電源ＶＤＤに接続されている。他方、ＮチャネルＭＯＳトランジスタスイッチＮ７のソースには、ＮチャネルＭＯＳトランジスタスイッチＮ８、Ｎ９・・・Ｎｎのドレインが接続されている。ＮチャネルＭＯＳトランジスタスイッチＮ８、Ｎ９・・・Ｎｎのソースは、いずれも接地されている。

ＰチャネルＭＯＳトランジスタスイッチＰ８のゲートには制御論理信号ＩＤＰ８が接続され、同様にＰチャネルＭＯＳトランジスタスイッチＰ９にはＩＤＰ９、ＰチャネルＭＯＳトランジスタスイッチＰｎにはＩＤＰｎが接続されている。一方、ＮチャネルＭＯＳトランジスタスイッチＮ８のゲートには制御論理信号ＩＤＮ８が接続され、同様にＮチャネルＭＯＳトランジスタスイッチＮ９にはＩＤＮ９、ＮチャネルＭＯＳトランジスタスイッチＮｎにはＩＤＮｎが接続されている。ここで、"ｎ"はデューティ調整ステップ数に依存する。

インバータ２１１には、ＰチャネルＭＯＳトランジスタＰ７のドレインとＮチャネルＭＯＳトランジスタＮ７のドレインとが互いに接続されたノードから出力されるクロック信号Ｄ＿ＣＬＫが入力される。そして、インバータ２１１は、クロック信号Ｄ＿ＣＬＫを反転、整形し、内部クロック信号ＩＮ＿ＣＬＫとして出力する。

内部クロック信号ＩＮ＿ＣＬＫの"Ｌ"幅をクロック信号Ｐ＿ＣＬＫに対して延ばしたい場合、制御論理信号ＩＤＮ８〜ＩＤＮｎのうち、調整量に相当する数だけ"Ｌ"にする。ＮチャネルＭＯＳトランジスタスイッチＮ８〜Ｎｎのうち、"Ｌ"が入力されたものはオフする。この結果、ＮチャネルＭＯＳトランジスタＮ７の電流能力を下げ、クロック信号Ｄ＿ＣＬＫの"Ｌ"出力を遅延させる。この場合、ＰチャネルＭＯＳトランジスタＰ７の電流能力は変化しないため、"Ｈ"出力は変化しない。従って、インバータ２１１により反転、整形された内部クロック信号ＩＮ＿ＣＬＫの"Ｌ"幅を長くすることができる。

反対に、内部クロック信号ＩＮ＿ＣＬＫの"Ｈ"幅をクロック信号Ｐ＿ＣＬＫに対し延ばしたい場合、制御論理信号ＩＤＰ８〜ＩＤＰｎのうち、調整量に相当する数だけ"Ｈ"にする。ＰチャネルＭＯＳトランジスタスイッチＰ８〜Ｐｎのうち、"Ｈ"が入力されたものはオフする。この結果、ＰチャネルＭＯＳトランジスタＰ７の電流能力を下げ、クロック信号Ｄ＿ＣＬＫの"Ｈ"出力を遅延させる。この場合、ＮチャネルＭＯＳトランジスタＮ７の電流能力は変化しないため、"Ｌ"出力は変化しない。従って、インバータ２１１により反転、整形された内部クロック信号ＩＮ＿ＣＬＫの"Ｈ"幅を長くすることができる。

ここで、制御論理信号ＩＤＰ８〜ＩＤＰｎ及びＩＤＮ８〜ＩＤＮｎが、図４における制御論理信号ＤＵＴＹ＿ＳＥＬを構成している。この制御論理信号ＤＵＴＹ＿ＳＥＬは、上述の通り、デューティ比較回路２０５及び制御回路２０８で決定される。そのため、クロックのデューティ比を自動的に補正することができる。そして、この制御論理信号ＤＵＴＹ＿ＳＥＬを非同期の外部データ信号ＩＮ＿ＥＸの補正値として適用することにより、外部データ信号ＩＮ＿ＥＸのデューティ比も補正することができる。

１０１、１０２入力バッファ
１０３、１０４、２０３、２０４デューティ調整回路
１０５、２０５デューティ比較回路
１０６ラッチ回路

Claims

第１クロック信号が入力されるクロック用入力バッファと、
補正信号に基づいて、前記クロック用入力バッファから出力される第２クロック信号のデューティ比を調整して第３クロック信号を生成するクロック用デューティ調整回路と、
第１データ信号が入力されるデータ用入力バッファと、
前記補正信号に基づいて、前記データ用入力バッファから出力される第２データ信号のデューティ比を調整して第３データ信号を生成するデータ用デューティ調整回路と、
前記第３クロック信号に基づいて、前記補正信号を生成するデューティ比較回路と、を備えるデューティ比補正回路。
前記第１データ信号が非同期信号であることを特徴とする請求項１に記載のデューティ比補正回路。
前記クロック用入力バッファの回路構成と、前記データ用入力バッファの回路構成とが同一であることを特徴とする請求項１又は２に記載のデューティ比補正回路。
前記クロック用デューティ調整回路の回路構成と、前記データ用デューティ調整回路の回路構成とが同一であることを特徴とする請求項１〜３のいずれか一項に記載のデューティ比補正回路。
前記第３クロック信号と、前記第３データ信号とが入力されるラッチ回路を更に備えることを特徴とする請求項１〜４のいずれか一項に記載のデューティ比補正回路。
前記クロック用デューティ調整回路及び前記データ用デューティ調整回路が、前記第３クロック信号に対して同相の信号と逆相の信号とが入力される差動増幅回路を備えることを特徴とする請求項１〜５のいずれか一項に記載のデューティ比補正回路。
前記デューティ比較回路が、直列接続された複数のクロックドインバータを備えることを特徴とする請求項１〜６のいずれか一項に記載のデューティ比補正回路。
前記デューティ比較回路が、
第１Ｐチャネルトランジスタと第１Ｎチャネルトランジスタとからなるインバータと、
前記第１Ｐチャネルトランジスタのソースと高電位側電源との間に並列接続された複数Ｐチャネルトランジスタと、
前記第１Ｎチャネルトランジスタのソースと低電位側電源との間に並列接続された複数のＮチャネルトランジスタと、を備えることを特徴とする請求項１〜６のいずれか一項に記載のデューティ比補正回路。
入力された第１クロック信号からクロック用入力バッファを介して第２クロック信号を生成し、
入力された第１データ信号からデータ用入力バッファを介して第２クロック信号を生成し、
補正信号に基づいて、前記第２クロック信号のデューティ比を調整して第３クロック信号を生成し、
前記補正信号に基づいて、前記第２データ信号のデューティ比を調整して第３データ信号を生成し、
前記第３クロック信号に基づいて、前記補正信号を生成するデューティ比補正方法。