JP4558701B2 - 電圧バッファと電圧バッファのソースドライバ - Google Patents

電圧バッファと電圧バッファのソースドライバ Download PDF

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Description

本発明は広く電圧バッファに関する。より具体的には、スルーレートを改善することができる電圧バッファおよび電圧バッファのソースドライバに関する。
従来の電圧バッファは、電圧信号の送信、駆動能力の向上および出力電圧への負荷の影響の防止を目的として広く利用されている。ＬＣＤのソースドライバで利用される電圧バッファは多くの場合、オペアンプを備える。
図１は従来の電圧バッファを示す概略回路図である。電圧バッファ１００はネガティブフィードバック構造を有している。この構造は、オペアンプ１１０の出力端子をオペアンプ１１０の負入力端子に接続する一方、オペアンプ１１０の正入力端子は入力電圧ＶＩＮＴに接続することによって実現されている。実質的な短絡を考慮すると、オペアンプ１１０の出力端子で生成された出力電圧ＶＯＵＴは理論的には入力電圧ＶＩＮＴと等しく、入力電圧ＶＩＮＴとともに変化する。
図１に示した電圧バッファはＬＣＤのソースドライバで利用されている。ソースドライバが駆動するパネル端部の負荷容量は非常に大きいので、電圧バッファ１００は、入力電圧ＶＩＮＴの変化に応じて、入力電圧ＶＩＮＴと同じレベルになるように出力電圧ＶＯＵＴを短時間で調整できないこともある。つまり、電圧バッファ１００のスルーレートは負荷が原因で低くなってしまう。
ＬＣＤのサイズが大きくなるにつれて、ＬＣＤの負荷容量も大きくなる。ソースドライバの電圧バッファのスルーレートがＬＣＤ大型化の傾向に歩調を合わせて効率よく改善されなければ、ＬＣＤの表示画質が低下してしまうのは明らかである。
以上の理由から、本発明は入力電圧をオーバードライブ電圧に変換する電圧バッファを提供することを目的とする。オーバードライブ電圧は入力電圧とともに変化し、オーバードライブ電圧の変化は入力電圧の変化より大きい。このようにして、出力電圧の変化を高速化すると同時に電圧バッファのスルーレートを向上させる。
本発明はさらに、オーバードライブの原理に基づいてスルーレートが改善されたソースドライバであって、より大きな負荷コンデンサの駆動およびＬＣＤ表示画質の向上に適したソースドライバを提供することも目的とする。
上記またはこれ以外の目的を達成するべく、本発明はオペアンプとオーバードライブ部を備える電圧バッファを提供する。オペアンプは、正入力端子、負入力端子および出力端子を有しており、オペアンプの出力端子は負入力端子と接続され、オペアンプの出力端子が出力電圧を出力する。オーバードライブ部は、入力電圧とオペアンプの間に接続され、入力電圧と出力電圧を比較し、オペアンプの正入力端子にオーバードライブ電圧を出力する。入力電圧が出力電圧より大きい場合、オーバードライブ電圧が入力電圧より大きく、入力電圧が出力電圧より小さい場合、オーバードライブ電圧は入力電圧より小さく、入力電圧と出力電圧が等しい場合、オーバードライブ電圧は入力電圧と等しい。
本発明の一実施形態によると、上記のオーバードライブ部は、電圧検出器、制御部および電圧調整回路を有する。電圧検出器は、入力電圧と出力電圧を比較して、電圧増加信号および電圧減少信号を出力する。制御部は、電圧検出器に接続されていて、電圧増加信号および電圧減少信号に従って電圧調整回路の出力を調整する。電圧調整回路は、制御部に接続されていて、制御部の出力に従ってオーバードライブ電圧のレベルを調整する。
本発明の別の実施形態によると、上述の電圧調整回路は、第１端子および第２端子を持つコンデンサと、第１スイッチと、第２スイッチと、第３スイッチと、第４スイッチと、第５スイッチと、第６スイッチと、第７スイッチとを含む。第１スイッチは、充電電圧とコンデンサの第１端子の間に接続される。第２スイッチは、コンデンサの第２端子とグラウンド端子の間に接続される。第３スイッチは、コンデンサの第２端子と入力電圧の間に接続される。第４スイッチは、コンデンサの第１端子とオペアンプの正入力端子の間に接続される。第５スイッチは、入力電圧とコンデンサの第１端子の間に接続される。第６スイッチは、コンデンサの第２端子とオペアンプの正入力端子の間に接続される。第７スイッチは、オペアンプの正入力端子と入力電圧の間に接続される。
本発明の一実施形態によると、上述の制御部は、電圧増加信号および電圧減少信号に従って、充電信号、第１経路信号、第２経路信号および復元信号を出力する。充電信号が有効化されている場合、第１スイッチと第２スイッチがオンとなり、第１経路信号が有効化されている場合、第３スイッチと第４スイッチがオンとなり、第２経路信号が有効化されている場合、第５スイッチと第６スイッチがオンとなり、復元信号が有効化されている場合、第７スイッチがオンとなる。
本発明の別の実施形態によると、上記の電圧調整回路は、第１レジスタと、第２レジスタと、第１電流源と、第２電流源と、第１スイッチと、第２スイッチと、第３スイッチとを含む。第１レジスタは、第１電流源と入力電圧の間に接続され、第１電流源の別の端子は第１作動電圧に接続されている。第２レジスタは、入力電圧と第２電流源の間に接続され、第２電流源の別の端子は第２作動電圧に接続されている。第１スイッチの端子は、第１レジスタと第１電流源の共通ノードに接続され、第１スイッチの別の端子はオペアンプの正入力端子に接続される。第２スイッチの端子は、第２レジスタと第２電流源の共通ノードに接続され、第２スイッチの別の端子はオペアンプの正入力端子に接続される。第３スイッチは、オペアンプの正入力端子と入力電圧の間に接続される。
本発明の別の実施形態によると、制御部は電圧増加信号および電圧減少信号に従って第１経路信号、第２経路信号および復元信号を出力する。第１経路信号が有効化されている場合、第１スイッチがオンであり、第２経路信号が有効化されている場合、第２スイッチがオンであり、復元信号が有効化されている場合、第３スイッチがオンとなる。
上述およびこれ以外の目的を達成するべく、本発明はＬＣＤパネル駆動に適したソースドライバを提供する。このようなソースドライバは、上述の電圧バッファを複数と駆動部とを備える。駆動部は、入力表示信号に従って複数の第１駆動電圧を生成する。複数の電圧バッファは、駆動部に接続されており、複数の第１駆動電圧に１対１で対応し、各電圧バッファは対応する第１駆動電圧に従って第２駆動電圧を出力する。
電圧バッファはそれぞれオペアンプとオーバードライブ部を有し、オーバードライブ部は対応する第１駆動電圧に従ってオペアンプにオーバードライブ電圧を出力する。電圧バッファはそれぞれ、対応するオーバードライブ電圧に従って、対応する第２駆動電圧を安定化するための時間を短縮して、ＬＣＤパネルの表示画質を改善する。ここで、第１駆動電圧は上記の電圧バッファの入力電圧を意味し、第２駆動電圧は上記の電圧バッファの出力電圧を意味する。
入力電圧の変化に対して、本発明ではオーバードライブ部を利用して電圧バッファの入力端子と出力端子の間の電圧差を大きくする。つまり、オーバードライブ電圧は入力電圧が変化するとともに変化し、オーバードライブ電圧の変化幅は入力電圧の変化幅より大きい。このため、より大きい電圧によって駆動されるので、電圧バッファの出力端子の電圧レベルがより短時間で変化して、電圧バッファのスルーレートが向上する一因となる。このような電圧バッファを用いたソースドライバを利用すると、このようなソースドライバは負荷容量が大きいＬＣＤパネルを駆動できるので、表示画質を改善するという効果を奏する。
添付の図面は本発明をさらに説明するためのものであり、本明細書に組み込まれるとともにその一部とする。添付図面は本発明の実施形態を説明するものであって、図面の説明と併せて、本発明の原則を説明する。
従来の電圧バッファを示す概略回路図である。
本発明の一実施形態に係る電圧バッファを示す回路ブロック図である。
本発明の一実施形態に係る電圧調整回路を示す概略回路図である。
本発明の別の実施形態に係る電圧調整回路を示す概略回路図である。
本発明の一実施形態に係る電圧検出器を示す概略回路図である。
本発明の別の実施形態に係る電圧検出器を示す概略回路図である。
本発明の別の実施形態に係る電圧検出器を示す概略回路図である。
本発明の別の実施形態に係る電圧検出器を示す概略回路図である。
本発明の一実施形態に係る制御部を示す概略回路図である。
図７Ａに示した実施形態に係る信号を示す図である。
本発明の別の実施形態に係る制御部を示す概略回路図である。
図８Ａに示した実施形態に係る信号を示す図である。
本発明の別の実施形態に係るソースドライバを示すブロック図である。
図９に示した実施形態に係る信号を示す図である。
本発明の好ましい実施形態を以下に詳述する。好ましい実施形態の例は添付図面に図示する。可能であれば、同一もしくは類似の構成部分を指し示す場合に図面とその説明には同一の参照番号を用いる。
図２は、本発明の一実施形態に係る電圧バッファを示す回路ブロック図である。電圧バッファ２００はオペアンプ２１０およびオーバードライブ部２２０を備える。オペアンプ２１０は、正入力端子、負入力端子および出力端子を有し、出力端子はネガティブフィードバックループを形成するべく負入力端子に接続されている。オペアンプ２１０の出力端子は出力電圧ＶＯＵＴを出力する。オーバードライブ部２２０は、入力電圧ＶＩＮＴとオペアンプ２１０の間に接続され、入力電圧ＶＩＮＴと出力電圧ＶＯＵＴを比較してオーバードライブ電圧ＯＤＶをオペアンプ２１０の正入力端子に出力する。
オーバードライブ部２２０が行った比較の結果、入力電圧ＶＩＮＴが出力電圧ＶＯＵＴより大きい場合は、オーバードライブ電圧ＯＤＶが入力電圧ＶＩＮＴより大きく、入力電圧ＶＩＮＴが出力電圧ＶＯＵＴより小さい場合は、オーバードライブ電圧ＯＤＶは入力電圧ＶＩＮＴより小さく、入力電圧ＶＩＮＴと出力電圧ＶＯＵＴが等しい場合は、オーバードライブ電圧ＯＤＶは入力電圧ＶＩＮＴに等しくなる。
つまり、オーバードライブ部２２０は、入力電圧ＶＩＮＴの変化に従って入力電圧ＶＩＮＴをオーバードライブ電圧ＯＤＶに変換して、オーバードライブ電圧ＯＤＶと出力電圧ＶＯＵＴの電圧差を大きくする。その結果、入力電圧ＶＩＮＴの電圧レベルに一致するようにオペアンプ２１０の出力電圧ＶＯＵＴの電圧レベルをより短時間で変化させると同時に、電圧バッファ２００のスルーレートを向上させる。
オーバードライブ部２２０は、電圧検出器２２２、制御部２２４および電圧調整回路２２６を有する。電圧検出器２２２は、入力電圧ＶＩＮＴと出力電圧ＶＯＵＴを比較して、比較結果に従って制御部２２４に、電圧増加信号ＵＰおよび電圧減少信号ＤＮを出力する。制御部２２４は、電圧検出器２２２に接続され、電圧増加信号ＵＰおよび電圧減少信号ＤＮに従って電圧調整回路２２６の出力を調整する。電圧調整回路２２６は、制御部２２４の出力に従って（本実施形態によると、制御部２２４からの出力は概して制御信号ＣＳと呼ぶ）オーバードライブ電圧ＯＤＶの電圧レベルを調整する。
入力電圧ＶＩＮＴが変化すると、オーバードライブ電圧ＯＤＶも、より大きい変化幅でそれに応じて変化する。例えば、入力電圧ＶＩＮＴがＸボルト増加した場合（Ｘは正数）、オーバードライブ電圧ＯＤＶはＸ＋ｄＶボルト増加する（ｄＶは正数）。また逆に、入力電圧ＶＩＮＴがＸボルト減少すると、オーバードライブ電圧ＯＤＶもＸ＋ｄＶボルト減少する。オーバードライブ電圧ＯＤＶと出力電圧ＶＯＵＴの電圧差がより大きくなっているので、オペアンプ２１０の駆動能力が向上する。この結果、出力電圧ＶＯＵＴの変化が高速化されるとともに電圧バッファ２００のスルーレートが高まる。
本発明では、主に入力電圧ＶＩＮＴの変化を検出することによってオーバードライブ電圧ＯＤＶの電圧レベルを変化させ、電圧バッファ２００のスルーレートを向上させているので、電圧検出器２２２、制御部２２４および電圧調整回路２２６の実施例は１つに限定されない。オーバードライブ電圧ＯＤＶの調整は、電圧調整回路２２６を制御部２２４とともに利用して行うが、それぞれの構成をさまざまに変更してもよい。以下では、何通りかの回路構成に基づいて、本実施形態に係る電圧検出器２２２、制御部２２４および電圧調整回路２２６のさまざまな実施例を説明する。
電圧調整回路２２６の実施例を以下に説明する。図３Ａは、本発明の実施形態に係る電圧調整回路を示す概略回路図である。図３Ａに示す実施形態によると、制御部２２４から出力された制御信号ＣＳには、充電信号ＰＨ１、第１経路信号ＰＨ２Ｐ、第２経路信号ＰＨ２Ｎおよび復元信号ＰＨ２が含まれる。なお、図３Ａに示す実施形態に係る制御部２２４の回路構成は、図７Ａおよび図７Ｂに示す。
図３Ａの実施形態によると、電圧調整回路２２６は制御部２２４に接続され、第１経路信号ＰＨ２Ｐおよび第２経路信号ＰＨ２Ｎに従ってオーバードライブ電圧ＯＤＶの電圧レベルを調整し、復元信号ＰＨ２に従ってオーバードライブ電圧ＯＤＶを入力電圧ＶＩＮＴに等しくする。
入力電圧ＶＩＮＴが変化すると、電圧調整回路２２６に前もって所定の電圧を保持させるべく、充電信号ＰＨ１が有効化期間を生成する。例えばコンデンサを用いて所定の電圧を保持する。続いて、制御部２２４は、入力電圧ＶＩＮＴおよび出力電圧ＶＯＵＴの比較結果、つまり電圧増加信号ＵＰおよび電圧減少信号ＤＮの電圧レベルに従って、オーバードライブ期間に第１経路信号ＰＨ２Ｐまたは第２経路信号ＰＨ２Ｎを有効化する。オーバードライブ期間には、第１経路信号ＰＨ２Ｐおよび第２経路信号ＰＨ２Ｎのうちどちらか一方だけが有効化される。
入力電圧ＶＩＮＴが出力電圧ＶＯＵＴよりも大きい場合には、第１経路信号ＰＨ２Ｐがオーバードライブ期間に有効化される。入力電圧ＶＩＮＴが出力電圧ＶＯＵＴよりも小さい場合には、第２経路信号ＰＨ２Ｎがオーバードライブ期間に有効化される。オーバードライブ期間の後は、復元信号ＰＨ２が有効化され、この結果オーバードライブ電圧ＯＤＶが入力電圧ＶＩＮＴと等しくなり、出力電圧ＶＯＵＴの電圧レベルが過度に変えられないようにする。クロック信号ＣＬＫの期間は、入力電圧ＶＩＮＴとともに変化するので、次の入力電圧ＶＩＮＴがオーバードライブ部２２０に入力されると、オーバードライブ制御フローが再度実行される。
電圧調整回路２２６はオーバードライブ電圧ＯＤＶをオペアンプ２１０に出力する。図３Ａに示すように、電圧調整回路２２６は７つのスイッチＳ１〜Ｓ７およびコンデンサＣを有する。コンデンサＣは第１端子ＣＰ１および第２端子ＣＰ２を持ち、スイッチＳ１は充電電圧ｄＶとコンデンサＣの第１端子ＣＰ１の間に接続される。スイッチＳ２はコンデンサＣの第２端子ＣＰ２とグラウンド端子ＧＮＤの間に接続される。スイッチＳ３はコンデンサＣの第２端子ＣＰ２と入力電圧ＶＩＮＴの間に接続され、スイッチＳ４はコンデンサＣの第１端子ＣＰ１とオペアンプ２１０の正入力端子の間に接続されている。スイッチＳ５は入力電圧ＶＩＮＴとコンデンサＣの第１端子ＣＰ１の間に接続され、スイッチＳ６のコンデンサＣの第２端子ＣＰ２とオペアンプ２１０の正入力端子の間に接続されている。スイッチＳ７はオペアンプ２１０の正入力端子と入力電圧ＶＩＮＴの間に接続されている。本実施形態では、充電電圧ｄＶは正の電圧である。
充電信号ＰＨ１が有効化されている場合、スイッチＳ１とスイッチＳ２がオンとなっている。このため、充電電圧ｄＶがコンデンサＣに対して充電され、正の電圧差がコンデンサＣの第１端子ＣＰ１と第２端子ＣＰ２の間で発生する。続いて、入力電圧ＶＩＮＴが出力電圧ＶＯＵＴよりも大きい場合、オーバードライブ期間に第１経路信号ＰＨ２Ｐが有効化され、スイッチＳ３とスイッチＳ４がオンとなる。このため、オーバードライブ電圧ＯＤＶが入力電圧ＶＩＮＴよりも大きくなる。理論上は、オーバードライブ電圧ＯＤＶは、コンデンサＣに保持されている電圧のために、入力電圧ＶＩＮＴよりも大きくなるはずである。オーバードライブ電圧ＯＤＶと入力電圧ＶＩＮＴの電圧差は、利用の目的に応じて異なる値に前もって設定される、充電電圧ｄＶの量によって決まる。
入力電圧ＶＩＮＴが出力電圧ＶＯＵＴよりも小さい場合、オーバードライブ期間に第２経路信号ＰＨ２Ｎが有効化され、スイッチＳ５およびＳ６がオンとなる。コンデンサＣの両端子間の電圧差は負の電圧差となり、入力電圧ＶＩＮＴに影響を与えてオーバードライブ電圧ＯＤＶを入力電圧ＶＩＮＴよりも小さくする。このようにすることによって、オペアンプ２１０は、出力電圧ＶＯＵＴを入力電圧ＶＩＮＴのレベルにまで下げるプロセスを高速化することができる。上述のオーバードライブ期間の後は、復元信号ＰＨ２が第７スイッチをオンとするべく有効化され、オーバードライブ電圧ＯＤＶはスイッチＳ７がオンとなることによって入力電圧ＶＩＮＴと等しくなる。
上述した図３Ａに示す実施形態を要約すると、入力電圧ＶＩＮＴが変化すると、電圧調整回路２２６はまず電荷を保持し、続いて信号送信経路を制御することによってオーバードライブ電圧ＯＤＶを調整する。入力電圧ＶＩＮＴが高くなると、オーバードライブ電圧ＯＤＶもそれに応じて高くなる。入力電圧ＶＩＮＴが低くなると、オーバードライブ電圧ＯＤＶもそれに応じて低くなり、オーバードライブ電圧ＯＤＶの変化幅は入力電圧ＶＩＮＴの変化幅よりも大きい。最後に、オーバードライブ電圧ＯＤＶのレベルは入力電圧ＶＩＮＴに調整される。ここで、充電期間においては、オペアンプ２１０の正入力端子はグラウンドに対して同等の寄生容量を持つので、充電信号ＰＨ１の有効化期間中にオーバードライブ電圧ＯＤＶが突然降下することはない。充電信号ＰＨ１の有効化期間が調整される限り、オーバードライブ電圧ＯＤＶの電圧降下という問題を緩和することができる。
本発明の別の実施形態によると、充電信号ＰＨ１または復元信号ＰＨ２が有効化されている場合、もしくは第１経路信号ＰＨ２Ｐおよび第２経路信号ＰＨ２Ｎが両方とも無効化されている場合（入力電圧ＶＩＮＴが出力電圧ＶＯＵＴと等しい場合）、スイッチＳ１、Ｓ２およびＳ７が同時にオンとなる。図８Ａおよび図８Ｂは、図３Ａに示した実施形態に対応する制御部の回路構成を示す。電圧検出器が入力電圧ＶＩＮＴの変化を検出すると（上昇または降下）、第１経路信号ＰＨ２Ｐおよび第２経路信号ＰＨ２Ｎの一方が有効化され、オーバードライブ電圧ＯＤＶを調整する。入力電圧ＶＩＮＴが上昇すると、第１経路信号ＰＨ２Ｐが有効化され、オーバードライブ電圧ＯＤＶは入力電圧ＶＩＮＴよりも大きい。入力電圧ＶＩＮＴが降下すると、第２経路信号ＰＨ２Ｎが有効化され、オーバードライブ電圧ＯＤＶは入力電圧ＶＩＮＴよりも小さい。入力電圧ＶＩＮＴが出力電圧ＶＯＵＴと等しい場合、復元信号ＰＨ２が有効化され、オーバードライブ電圧ＯＤＶは、スイッチＳ７がオンとなることによって、入力電圧ＶＩＮＴと等しくなる。
復元信号ＰＨ２が有効化されている間は、充電信号ＰＨ１も有効化されるので（本発明の別の実施形態によると、充電信号ＰＨ１の代わりに、復元信号ＰＨ２がスイッチＳ１およびＳ２を制御するために利用される）、スイッチＳ１およびＳ２がオンとなる。このため、充電電圧ｄＶがコンデンサＣに充電され、コンデンサＣの第１端子ＣＰ１と第２端子ＣＰ２の間に正の電圧差が発生する。入力電圧ＶＩＮＴが再度変化すると、前もってコンデンサＣを充電することなく、オーバードライブ電圧ＯＤＶを調整するべく第１経路信号ＰＨ２Ｐおよび第２経路信号ＰＨ２Ｎのうち一方が即座に有効化される。このようにすることによって、オーバードライブ電圧ＯＤＶのレベルが維持されるだけでなく、前述の実施形態で説明したオーバードライブ電圧ＯＤＶの電圧降下という問題を防ぐことができる。また、オーバードライブ電圧ＯＤＶの変化プロセスを高速化するとともに、電圧バッファ２００のスルーレートを上げる。これ以外の利点としては、クロック信号ＣＬＫおよび非重複クロック生成回路（図７Ａの７１０）が必要なくなる、という点が挙げられる。このため、図８Ａに示す制御回路８００は図７００に示す制御部７００よりもはるかに簡単に実施できる。
本実施形態では、主にコンデンサＣを用いて電圧差を保持し、信号送信経路を制御することによって入力電圧ＶＩＮＴをオーバードライブ電圧ＯＤＶに変換する。オーバードライブ電圧ＯＤＶと出力電圧ＶＯＵＴの電圧差がより大きいので、オペアンプ２１０は出力電圧ＶＯＵＴの電圧レベルをより短時間で調整することができる。このため、電圧バッファのスルーレートが上昇する。
本発明の別の実施形態によると、電圧調整回路２２６は別の回路によって実施される。図３Ｂは、本発明の別の実施形態に係る電圧調整回路の概略回路図である。図３Ｂの実施形態によると、制御部２２４から出力される制御信号ＣＳには、第１経路信号ＰＨ２Ｐ、第２経路信号ＰＨ２Ｎおよび復元信号ＰＨ２が含まれる。図３Ｂの実施形態に対応する制御部２２４の回路構成は、図８Ａおよび図８Ｂに示す。図３Ｂの実施形態によると、入力電圧ＶＩＮＴが出力電圧ＶＯＵＴよりも大きい場合、第１経路信号ＰＨ２Ｐが有効化され、第２経路信号ＰＨ２Ｎおよび復元信号ＰＨ２がともに無効化される。入力電圧ＶＩＮＴが出力電圧ＶＯＵＴよりも小さい場合、第１経路信号ＰＨ２Ｐおよび復元信号ＰＨ２がともに無効化され、第２経路信号ＰＨ２Ｎが有効化される。入力電圧ＶＩＮＴと出力電圧ＶＯＵＴが等しい場合、復元信号ＰＨ２が有効化され、第１経路信号ＰＨ２Ｐおよび第２経路信号ＰＨ２Ｎがともに無効化される。
電圧調整回路３００は、オペアンプ２１０の正入力端子に接続され、オーバードライブ電圧ＯＤＶを調整する。電圧調整回路３００は、電流源Ｉ３１およびＩ３２、レジスタＲ３１およびＲ３２、スイッチＳ８、Ｓ９およびＳ１０を有する。レジスタＲ３１は電流源Ｉ３１と入力電圧ＶＩＮＴの間に接続されており、電流源Ｉ３１の別の端子は第１作動電圧Ｖ１に接続されている。レジスタＲ３２は電流源Ｉ３２と入力電圧ＶＩＮＴの間に接続されており、電流源Ｉ３２の別の端子は第２作動電圧Ｖ２に接続されている。スイッチＳ８の端子は、レジスタＲ３１と電流源Ｉ３１の共通ノードに接続され、スイッチＳ８の別の端子はオペアンプ２１０の正入力端子に接続されている。
スイッチＳ９の端子は、レジスタＲ３２と電流源Ｉ３２の共通ノードに接続され、スイッチＳ９の別の端子はオペアンプ２１０の正入力端子に接続されている。スイッチＳ１０はオペアンプ２１０の正入力端子と入力電圧ＶＩＮＴの間に接続されている。ここで、第１経路信号ＰＨ２Ｐが有効化されている場合、スイッチＳ８がオンとなる。第２経路信号ＰＨ２Ｎが有効化されている場合、スイッチＳ９がオンとなる。復元信号ＰＨ２が有効化されている場合、スイッチＳ１０がオンとなる。
つまり、入力電圧ＶＩＮＴが出力電圧ＶＯＵＴよりも大きい場合、スイッチＳ８がオンとなり、オーバードライブ電圧ＯＤＶは、入力電圧ＶＩＮＴと、電流源Ｉ３１の電流が流れるレジスタＲ３１における電圧差を足した合計に等しい。入力電圧ＶＩＮＴが出力電圧ＶＯＵＴよりも小さい場合、スイッチＳ９がオンとなり、オーバードライブ電圧ＯＤＶは、入力電圧ＶＩＮＴから、電流源Ｉ３２の電流が流れるレジスタＲ３２における電圧差を引いた結果に等しい。入力電圧ＶＩＮＴと出力電圧ＶＯＵＴが等しい場合、スイッチＳ１０がオンとなり、オーバードライブ電圧ＯＤＶは入力電圧ＶＩＮＴに等しい。このように、入力電圧ＶＩＮＴが変化すると、入力電圧ＶＩＮＴと出力電圧ＶＯＵＴの大小関係に応じて、スイッチＳ８およびＳ９のうち一方がオンとなり、オーバードライブ電圧ＯＤＶをＶＩＮＴ＋Ｉ３１×Ｒ３１またはＶＩＮＴ−Ｉ３２×Ｒ３２に調整する。出力電圧ＶＯＵＴが入力電圧ＶＩＮＴと等しくなると、スイッチＳ１０がオンとなりオーバードライブ電圧ＯＤＶが入力電圧ＶＩＮＴと等しくなる。本実施形態では主に、レジスタを流れる電流源の電流に基づいてレジスタの両端間に電圧差を生じさせ、信号送信経路を制御することによって入力電圧ＶＩＮＴをオーバードライブ電圧ＯＤＶに変換する。オーバードライブ電圧ＯＤＶと出力電圧ＶＯＵＴのレベル差がより大きくなっているので、オペアンプ２１０は出力電圧ＶＯＵＴのレベルをより短時間で調整することができ、このため電圧バッファのスルーレートが高まる。
以下では本実施形態の電圧検出器について詳述する。電圧検出器２２２は主に、入力電圧ＶＩＮＴと出力電圧ＶＯＵＴを比較して電圧増加信号ＵＰおよび電圧減少信号ＤＮを出力する。制御部２２４は、比較結果に基づいて、電圧調整回路を制御するための適切な制御信号を生成しオーバードライブ電圧ＯＤＶのレベルを調整する。
図４は、本発明の実施形態に係る電圧検出器を示す概略回路図である。電圧検出器４００はＰＭＯＳトランジスタＰ４１〜Ｐ４３、ＮＭＯＳトランジスタＮ４１〜Ｎ４３および電流源Ｉ１、Ｉ２およびＩ３を有する。ＰＭＯＳトランジスタＰ４１およびＮＭＯＳトランジスタＮ４１は互いに直列に接続され、ともに作動電圧ＶＤＤおよび電流源Ｉ１の間に接続されている。ＮＭＯＳトランジスタＮ４１のゲートが入力電圧ＶＩＮＴに接続される。
ＰＭＯＳトランジスタＰ４２およびＮＭＯＳトランジスタＮ４２は互いに直列に接続され、ともに作動電圧ＶＤＤおよび電流源Ｉ１の間に接続されている。ＮＭＯＳトランジスタＮ４２のゲートが出力電圧ＶＯＵＴに接続され、ＰＭＯＳトランジスタＰ４２のゲートがＰＭＯＳトランジスタＰ４１のゲートに接続され、ＰＭＯＳトランジスタＰ４２のゲートがＰＭＯＳトランジスタＰ４２とＮＭＯＳトランジスタＮ４２の共通ノードに接続される。電流源Ｉ２とＮＭＯＳトランジスタＮ４３は互いに直列に接続され、ともに作動電圧ＶＤＤとグラウンド端子ＧＮＤの間に接続され、ＮＭＯＳトランジスタＮ４３のゲートはＰＭＯＳトランジスタＰ４１とＮＭＯＳトランジスタＮ４１の共通ノードに接続されている。電流源Ｉ２とＮＭＯＳトランジスタＮ４３の共通ノードは電圧減少信号ＤＮを出力する。
ＰＭＯＳトランジスタＰ４３と電流源Ｉ３は互いに直列に接続され、ともに作動電圧ＶＤＤとグラウンド端子ＧＮＤの間に接続されている。ＰＭＯＳトランジスタＰ４３のゲートはＰＭＯＳトランジスタＰ４１とＮＭＯＳトランジスタＮ４１の共通ノードに接続され、ＰＭＯＳトランジスタＰ４３と電流源Ｉ３の共通ノードは電圧増加信号ＵＰを出力する。
ＰＭＯＳトランジスタＰ４１とＰＭＯＳトランジスタＰ４２のゲート電圧が互いに等しく、両トランジスタのソースが作動電圧ＶＤＤに接続されているので、ＰＭＯＳトランジスタＰ４１とＰ４２のドレイン電圧は主に、ＰＭＯＳトランジスタＰ４１およびＰ４２を流れる電流を変化させることによって調整される。入力電圧ＶＩＮＴが出力電圧ＶＯＵＴよりも大きい場合、ＰＭＯＳトランジスタＰ４１を流れる電流は大きくなる（ＮＭＯＳトランジスタＮ４１を流れる電流と等しくなければならない）。このため、ＰＭＯＳトランジスタＰ４１のドレイン電圧レベルは回路の均衡を保つべく降下する。本実施形態では、ＰＭＯＳトランジスタＰ４１のドレインから出力される電圧を、感知電圧ＶＳＥと呼ぶ。
ＰＭＯＳトランジスタＰ４３の電流をそのまま維持するべく（電流源Ｉ３と同じでなければならない）、ＰＭＯＳトランジスタＰ４３のドレイン電圧レベルは、感知電圧ＶＳＥが降下すると上昇する。つまり、電圧増加信号ＵＰの電圧レベルが上昇する。本実施形態によると、電圧増加信号ＵＰが上昇した時の電圧レベルは論理Ｈｉｇｈレベルをみなす。一方、感知電圧ＶＳＥの降下に応じて、ＮＭＯＳトランジスタＮ４３を流れる電流を変えないように（電流源Ｉ２と同じでなければならない）、ＮＭＯＳトランジスタＮ４３のドレイン電圧レベルはそれとともに上昇する。つまり、電圧減少信号ＤＮの電圧レベルが上昇する。本実施形態では、電圧減少信号ＤＮが上昇した時の電圧レベルも同様に論理Ｈｉｇｈレベルとみなす。
逆に、入力電圧ＶＩＮＴが出力電圧ＶＯＵＴよりも小さい場合、感知電圧ＶＳＥは上昇する。このため、電圧増加信号ＵＰおよび電圧減少信号ＤＮは、低い方の電圧レベルを維持する。本実施形態では、このように電圧レベルが低い方の電圧増加信号ＵＰおよび電圧減少信号ＤＮは、論理Ｌｏｗレベルとみなす。
入力電圧ＶＩＮＴと出力電圧ＶＯＵＴが等しい場合には、ＰＭＯＳトランジスタＰ４１およびＰ４２、ＮＭＯＳトランジスタＮ４１およびＮ４２がすべてオンとなり、ＰＭＯＳトランジスタＰ４３のゲート電圧およびＮＭＯＳトランジスタＮ４３のゲート電圧は感知電圧ＶＳＥとなる。このため、電圧増加信号ＵＰおよび電圧減少信号ＤＮの論理レベルは、電流源Ｉ３およびＩ２の電流の量によって決まる。本実施形態によると、入力電圧ＶＩＮＴが出力電圧ＶＯＵＴに等しい場合、電圧増加信号ＵＰは論理Ｌｏｗレベルとなり、電圧減少信号ＤＮは論理Ｈｉｇｈレベルとなる。
図４に示すように、入力電圧ＶＩＮＴと出力電圧ＶＯＵＴの大小関係は、電圧増加信号ＵＰおよび電圧減少信号ＤＮの電圧レベルの変化から知り得る。
図５は、本発明の別の実施形態に係る電圧検出器を示す概略回路図である。図４と図５の大きな違いは、感知電圧ＶＳＥを生成する回路にある。電圧検出器５００は、ＰＭＯＳトランジスタＰ５１〜Ｐ５３、ＮＭＯＳトランジスタＮ５１〜Ｎ５３および電流源Ｉ１、Ｉ２およびＩ３を有する。ＰＭＯＳトランジスタＰ５１およびＮＭＯＳトランジスタＮ５１は互いに直列に接続され、ともに電流源Ｉ１とグラウンド端子ＧＮＤの間に接続されている。ＰＭＯＳトランジスタＰ５１のゲートが入力電圧ＶＩＮＴに接続される。ＰＭＯＳトランジスタＰ５２およびＮＭＯＳトランジスタＮ５２は互いに直列に接続され、ともに電流源Ｉ１とグラウンド端子ＧＮＤの間に接続されている。ＰＭＯＳトランジスタＰ５２のゲートが出力電圧ＶＯＵＴに接続される。ＮＭＯＳトランジスタＮ５２およびＮ５１のゲートは、ＮＭＯＳトランジスタＮ５２のドレインに接続される。ＰＭＯＳトランジスタＰ５１とＮＭＯＳトランジスタＮ５１の共通ノードが感知電圧ＶＳＥを出力する。
感知電圧ＶＳＥはＮＭＯＳトランジスタＮ５３およびＰＭＯＳトランジスタＰ５３のゲートにそれぞれ接続されている。電流源Ｉ２およびＮＭＯＳトランジスタＮ５３の共通ノードは電圧減少信号ＤＮを出力し、電流源Ｉ３およびＰＭＯＳトランジスタＰ５３の共通ノードは電圧増加信号ＵＰを出力する。
入力電圧ＶＩＮＴと出力電圧ＶＯＵＴが等しい場合、感知電圧ＶＳＥの電圧レベルは電流源Ｉ１を流れる電流によって調整でき、電圧増加信号ＵＰおよび電圧減少信号ＤＮは、感知電圧ＶＳＥの影響を受けて両信号とともに変化する。本実施形態によると、入力電圧ＶＩＮＴと出力電圧ＶＯＵＴが等しい場合、電圧増加信号ＵＰは論理Ｌｏｗで、電圧減少信号ＤＮは論理Ｈｉｇｈで、これは図４に示した上述の実施形態と同じである。
入力電圧ＶＩＮＴが出力電圧ＶＯＵＴよりも大きい場合、感知電圧ＶＳＥは降下する。このため、電圧増加信号ＵＰおよび電圧減少信号ＤＮがともに論理Ｈｉｇｈとなる。入力電圧ＶＩＮＴが出力電圧ＶＯＵＴよりも小さい場合、感知電圧ＶＳＥは上昇する。このため、電圧増加信号ＵＰおよび電圧減少信号ＤＮがともに論理Ｌｏｗとなる。
図６Ａは、本発明の別の実施形態に係る電圧検出器を示す概略回路図である。電圧検出器６００は、ＮＭＯＳトランジスタＮ６１〜Ｎ６７、ＰＭＯＳトランジスタＰ６１〜Ｐ６７および電流源Ｉ６１〜Ｉ６２およびＩ２〜Ｉ３を有する。
ＮＭＯＳトランジスタＮ６１のゲートとＰＭＯＳトランジスタＰ６１のゲートがともに出力電圧ＶＯＵＴに接続され、ＮＭＯＳトランジスタＮ６２のゲートとＰＭＯＳトランジスタＰ６２のゲートがともに入力電圧ＩＮＴに接続されている。電流源Ｉ６１は、ＰＭＯＳトランジスタＰ６１のソースおよびＰＭＯＳトランジスタＰ６２のソースに接続されている。電流源Ｉ６２は、ＮＭＯＳトランジスタＮ６１のソースおよびＮＭＯＳトランジスタＮ６２のソースに接続されている。
ＰＭＯＳトランジスタＰ６３は、作動電圧ＶＤＤとＮＭＯＳトランジスタＮ６１のドレインの間に接続されている。ＰＭＯＳトランジスタＰ６４は作動電圧ＶＤＤとＮＭＯＳトランジスタＮ６２のドレインの間に接続されている。ＰＭＯＳトランジスタＰ６４のゲートおよびＰＭＯＳトランジスタＰ６３のゲートはバイアス電圧Ｖｂ０に接続されている。ＰＭＯＳトランジスタＰ６５のソースは、ＰＭＯＳトランジスタＰ６３のドレインに接続され、ＰＭＯＳトランジスタＰ６６のソースはＰＭＯＳトランジスタＰ６４のドレインに接続され、ＰＭＯＳトランジスタＰ６６のゲートとＰＭＯＳトランジスタＰ６５のゲートはともにバイアス電圧Ｖｂ１に接続されている。
ＮＭＯＳトランジスタＮ６３のドレインはＰＭＯＳトランジスタＰ６５のドレインに接続され、ＮＭＯＳトランジスタＮ６３のソースはＰＭＯＳトランジスタＰ６１のドレインに接続されている。ＮＭＯＳトランジスタＮ６４のドレインはＰＭＯＳトランジスタＰ６６のドレインに接続され、ＮＭＯＳトランジスタＮ６４のソースはＰＭＯＳトランジスタＰ６２のドレインに接続され、ＮＭＯＳトランジスタＮ６４のゲートとＮＭＯＳトランジスタＮ６３のゲートはともにバイアス電圧Ｖｂ２に接続されている。
ＮＭＯＳトランジスタＮ６５は、ＮＭＯＳトランジスタＮ６３のソースとグラウンド端子ＧＮＤの間に接続され、ＮＭＯＳトランジスタＮ６５のゲートはＮＭＯＳトランジスタＮ６３のドレインに接続される。ＮＭＯＳトランジスタＮ６６はＮＭＯＳトランジスタＮ６４のソースとグラウンド端子ＧＮＤの間に接続され、ＮＭＯＳトランジスタＮ６６のゲートはＮＭＯＳトランジスタＮ６５のゲートに接続される。ＮＭＯＳトランジスタＮ６７は電流源Ｉ２とグラウンド端子ＧＮＤの間に接続され、ＮＭＯＳトランジスタＮ６７のゲートはＰＭＯＳトランジスタＰ６６とＮＭＯＳトランジスタＮ６４の共通ノードに接続されている。
ＰＭＯＳトランジスタＰ６７は作動電圧ＶＤＤと電流源Ｉ３の間に接続される。ＰＭＯＳトランジスタＰ６７のゲートはＰＭＯＳトランジスタＰ６６とＮＭＯＳトランジスタＮ６４の共通ノードに接続される。ここで、ＮＭＯＳトランジスタＮ６７と電流源Ｉ２の共通ノードは電圧減少信号ＤＮを出力し、ＰＭＯＳトランジスタＰ６７と電流源Ｉ３の共通ノードは電圧増加信号ＵＰを出力する。
ＰＭＯＳトランジスタＰ６６とＮＭＯＳトランジスタＮ６４の共通ノードは感知電圧ＶＳＥを出力し、感知電圧ＶＳＥの電圧レベルは入力電圧ＶＩＮＴおよび出力電圧ＶＯＵＴの変化によって決まる。また、電圧増加信号ＵＰと電圧減少信号ＤＮの電圧レベルは感知電圧ＶＳＥの変化によって決まる。
本実施形態によると、入力電圧ＶＩＮＴと出力電圧ＶＯＵＴが等しい場合、電圧増加信号ＵＰが論理Ｌｏｗで、電圧減少信号ＤＮが論理Ｈｉｇｈである。入力電圧ＶＩＮＴが出力電圧ＶＯＵＴよりも大きい場合、感知電圧ＶＳＥが降下し、このため電圧増加信号ＵＰと電圧減少信号ＤＮがともに論理Ｈｉｇｈとなる。入力電圧ＶＩＮＴが出力電圧ＶＯＵＴよりも小さい場合、感知電圧ＶＳＥが上昇し、このため電圧増加信号ＵＰと電圧減少信号ＤＮがともに論理Ｌｏｗとなる。これらはすべて、図４および図５に示した実施形態と同じである。
当業者であれば、本発明の開示に基づき容易に、上述の図４から図６Ａに示した実施形態の回路動作の詳細を知り得るはずである。このため、回路動作の詳細は説明を簡略化するべく省略する。また、電圧増加信号ＵＰおよび電圧減少信号ＤＮを生成する原理は、上述の図４から図６Ａに示した回路に限定されない。ここで鍵となるのは、入力電圧ＶＩＮＴと出力電圧ＶＯＵＴの比較結果を取得する必要があるということである。
図６Ｂは、本発明の別の実施形態に係る電圧検出器を示す概略回路図である。電圧検出器６１０は、主にオペアンプ２１０内の差動増幅信号ＤＡＳに基づいて、入力電圧ＶＩＮＴの変化を検出して、電圧増加信号ＵＰおよび電圧減少信号ＤＮを出力する。本実施形態によると、オペアンプ２１０は差動増幅器２１２および出力段回路２１４を有する。差動増幅器２１２は、正入力端子と負入力端子で受信した信号に従って、差動増幅信号ＤＡＳを出力段回路２１４に出力する。従来技術によると、オペアンプは通常、差動入力信号の受信、受信信号の増幅、出力段回路を介した２度目の信号増幅および出力信号の生成を目的として、差動回路構造を有する。当業者であれば、本発明の開示に基づき容易に、上述のオペアンプの内部構造を知り得るはずである。このため、内部構造は説明を簡略化するべく省略する。
図６Ｂに示すように、電圧検出器６１０は、オペアンプ２１０内で生成される差動増幅信号ＤＡＳに基づいて、入力電圧ＶＩＮＴの変化を検出する。オーバードライブ電圧ＯＤＶはまず、入力電圧ＶＩＮＴの変化に応じて調整されるので（図３Ａおよび図３Ｂの説明を参照のこと）、入力電圧ＶＩＮＴが変化すると、オーバードライブ電圧ＯＤＶは入力電圧ＶＩＮＴに一致するように調整される。従ってそれに合わせて同時に、差動増幅信号ＤＡＳが変化し、その電圧レベルの変化の仕方は上述した感知電圧ＶＳＥに似ている。さらに、電圧検出器４００および５００もまた、入力電圧ＶＩＮＴと出力電圧ＶＯＵＴを比較するためのコンパレータの入力段として、差動増幅器に類似した回路構造を用いる。このため本実施形態に係る電圧検出器６１０は、オペアンプ２１０内で生成された差動増幅信号ＤＡＳをそのまま用いて、対応する電圧増加信号ＵＰおよび電圧減少信号ＤＮを生成する。このため、電圧検出器６１０の回路構成は簡潔なものとなり、回路設計コストが削減される。
電圧検出器６１０には、ＮＭＯＳトランジスタＮ６８、ＰＭＯＳトランジスタＰ６８および電流源Ｉ２およびＩ３が含まれる。電流源Ｉ２およびＮＭＯＳトランジスタＮ６８は作動電圧ＶＤＤおよびグラウンド端子ＧＮＤの間に接続される。ＰＭＯＳトランジスタＰ６８および電流源Ｉ３は作動電圧ＶＤＤとグラウンド端子ＧＮＤの間に接続されている。ＮＭＯＳトランジスタＮ６８のゲートおよびＰＭＯＳトランジスタＰ６８のゲートは差動増幅信号ＤＡＳに接続される。ここで、ＰＭＯＳトランジスタＰ６８と電流源Ｉ３の共通ノードは電圧増加信号ＵＰを出力し、ＮＭＯＳトランジスタＮ６８と電流源Ｉ２の共通ノードは電圧減少信号ＤＮを出力する。
図２に示す制御部２２４を以下に詳述する。制御部２２４は、電圧検出器２２２から出力された電圧増加信号ＵＰおよび電圧減少信号ＤＮに従って、オーバードライブ電圧ＯＤＶを生成する電圧調整回路２２６を制御するべく、充電信号ＰＨ１、第１経路信号ＰＨ２Ｐ、第２経路信号ＰＨ２Ｎおよび復元信号ＰＨ２を出力する。
図７Ａは、本発明の実施形態に係る制御部を示す概略回路図である。制御部７００は、クロック調整回路７１０、第１制御回路７２０、第２制御回路７３０および復元回路７４０を有する。クロック調整回路７１０は、クロック信号ＣＬＫに従って、充電信号ＰＨ１および参照信号ＰＨ２０を出力する。第１制御回路７２０は、電圧増加信号ＵＰおよび参照信号ＰＨ２０に従って第１経路信号ＰＨ２Ｐを出力する。第２制御回路７３０は、電圧減少信号ＤＮおよび参照信号ＰＨ２０に従って第２経路信号ＰＨ２Ｎを出力する。復元回路７４０は、電圧増加信号ＵＰ、電圧減少信号ＤＮおよび参照信号ＰＨ２０に従って復元信号ＰＨ２を出力する。
クロック調整回路７１０には、遅延回路７１２、ＮＯＲ（ＮＯＴ ＯＲ）ゲート７１４、ＮＡＮＤ（ＮＯＴ ＡＮＤ）ゲート７１６およびインバータ７１８が含まれる。遅延部７１２はクロック信号ＣＬＫを受け取り、受信した信号を遅延した後、遅延クロック信号ＤＣＬＫを出力する。遅延部７１２は遅延構成要素（例えば、インバータ）を複数持つ。本実施形態によると、遅延部７１２は４つのインバータから成る。
ＮＯＲゲート７１４の入力端子は、遅延部７１２の出力端子およびクロック信号ＣＬＫと接続され、遅延クロック信号ＤＣＬＫおよびクロック信号ＣＬＫに従って参照信号ＰＨ２０を出力する。ＮＡＮＤゲート７１６は、遅延クロック信号ＤＣＬＫおよびクロック信号ＣＬＫに対してＮＡＮＤ論理演算を行い、インバータ７１８を介して充電信号ＰＨ１を出力する。
第１制御回路７２０はＮＡＮＤゲート７２２およびインバータ７２４を持つ。ＮＡＮＤゲート７２２は、電圧増加信号ＵＰおよび参照信号ＰＨ２０に対してＮＡＮＤ論理演算を行った後、インバータ７２４を介して第１経路信号ＰＨ２Ｐを出力する。
第２制御回路７３０は、インバータ７３２、ＮＡＮＤゲート７３４およびインバータ７３６を持つ。電圧減少信号ＤＮがインバータ７３２を介してＮＡＮＤゲート７３４に接続され、ＮＡＮＤゲート７３４は反転された電圧減少信号ＤＮおよび参照信号ＰＨ２０に対してＮＡＮＤ論理演算を行い、インバータ７３６を介して第２経路信号ＰＨ２Ｎを出力する。
復元回路７４０はインバータ７４２、ＮＡＮＤゲート７４４、インバータ７４６を持つ。ここで、ＮＡＮＤゲートは３つの入力端子を持つ。電圧増加信号ＵＰはインバータ７４２を介してＮＡＮＤゲート７４４に接続され、ＮＡＮＤゲート７４４は反転された電圧増加信号ＵＰ、電圧減少信号ＤＮおよび参照信号ＰＨ２０に対してＮＡＮＤ論理演算を行い、インバータ７４６を介して復元信号ＰＨ２を出力する。
ここで、有効化期間において、充電信号ＰＨ１、第１経路信号ＰＨ２Ｐ、第２経路信号ＰＨ２Ｎは重複しない。毎期間において、第１経路信号ＰＨ２Ｐと第２経路信号ＰＨ２Ｎのどちらか一方だけが有効化される。
図２に関連する、本発明の実施形態における信号の波形を以下で説明する。図７Ｂは、図７Ａに示す実施形態に係る信号を示す図である。図７Ｂの実施形態によると、信号に関して、論理Ｈｉｇｈは例えば、有効化期間を示す。しかし、本発明の別の実施形態によると、論理Ｌｏｗもまた有効化期間を示すこともあり、例えば出力端子にインバータを設けることによって図７Ａを適切に変形することができる。当業者であれば、本発明の開示に基づき容易に、適切な変形例を考案できるはずである。このため、そのような変形例は説明を簡単にするべく省略される。
図７Ｂに示すように、クロック信号ＣＬＫが有効化された後、（遅延部７１２が生成した）遅延時間をおいて、充電信号ＰＨ１の有効化が開始される。充電信号ＰＨ１の有効化期間は充電期間Ｔ１と呼ばれる。参照信号ＰＨ２０の有効化期間と充電信号ＰＨ１の有効化期間は重複しない（これはクロック調整回路７１０によって実現することができる）。
充電期間Ｔ１中は、スイッチＳ１およびＳ２がオンとなり、充電電圧ｄＶがコンデンサ
Ｃの充電を開始する。続いて、オーバードライブ期間Ｔ２中に、第１経路信号ＰＨ２Ｐと第２経路信号ＰＨ２Ｎのいずれか一方を、入力電圧ＶＩＮＴと出力電圧ＶＯＵＴの比較結果に従って、有効化する。入力電圧ＶＩＮＴが出力電圧ＶＯＵＴよりも大きい場合、第１経路信号ＰＨ２Ｐが期間Ｔ２中に有効化され、スイッチＳ３およびＳ４がオンとなり、オーバードライブ電圧ＯＤＶは入力電圧ＶＩＮＴよりも大きくなる（つまりオーバードライブ電圧ＯＤＶは、入力電圧ＶＩＮＴにコンデンサＣの両端子間の電圧差を加えた合計に等しくなる）。入力電圧ＶＩＮＴが出力電圧ＶＯＵＴよりも小さい場合、第２経路信号ＰＨ２Ｎが期間Ｔ２中に有効化され、スイッチＳ５およびＳ６がオンとなり、オーバードライブ電圧ＯＤＶは入力電圧ＶＩＮＴよりも小さくなる（つまりオーバードライブ電圧ＯＤＶは、入力電圧ＶＩＮＴからコンデンサＣの両端子間の電圧差を引いた結果に等しくなる）。
オーバードライブ期間の後には、復元信号ＰＨ２が有効化される。復元信号ＰＨ２の有効化期間は復元期間Ｔ３と呼ぶ。復元期間Ｔ３中は、スイッチＳ７がオンとなり、オーバードライブ電圧ＯＤＶは入力電圧ＶＩＮＴに等しくなる。復元信号ＰＨ２の有効化期間中は、設計の要件に応じてスイッチＳ１およびＳ２はオンであってもよいし、オフとしてもよい。この間、電圧バッファは通常通りの動作を継続して行う。
一方、入力電圧ＶＩＮＴと出力電圧ＶＯＵＴが等しい場合、第１経路信号ＰＨ２Ｐと第２経路信号ＰＨ２Ｎがともに無効化される（本実施形態では、第１経路信号ＰＨ２Ｐと第２経路信号ＰＨ２Ｎがともに論理Ｌｏｗであることを意味する）。
要約すると、本発明に係る電圧バッファは、入力電圧をそれよりも大きいオーバードライブ電圧に変換するオーバードライブの原理を利用するので、駆動能力が高まり、電圧バッファのスルーレートも上昇する。
上述の電圧バッファは駆動能力およびスルーレートが高いので、ＬＣＤのソースドライバに利用することができる。このようなソースドライバは、サイズまたは容量負荷が大きいＬＣＤパネルを駆動するのに適しており、そのようなパネルの表示画質がさらに改善される。
図８Ａは、本発明の別の実施形態に係る制御部を示す概略回路図である。制御部８００は、電圧検出器２２２から出力される電圧増加信号ＵＰおよび電圧減少信号ＤＮに従って第１経路信号ＰＨ２Ｐ、第２経路信号ＰＨ２Ｎおよび復元信号ＰＨ２を出力する。制御部８００は、図３Ａに示した実施形態に係る電圧調整回路２２６または、図３Ｂに示した実施形態に係る電圧調整回路３００に対応し、オーバードライブ電圧ＯＤＶのレベルを調整する。制御部８００は、インバータ８１０および８２０、ならびにＡＮＤゲート８３０を有する。図８Ａに示すように、インバータ８１０は、電圧増加信号ＵＰを受信し、受信信号を反転し、反転電圧増加信号ＵＰＢをＡＮＤゲート８３０に出力する。ＡＮＤゲート８３０は、反転電圧増加信号ＵＰＢおよび電圧減少信号ＤＮに従って復元信号ＰＨ２を出力する。インバータ８２０は、電圧減少信号ＤＮを受信し、受信信号を反転し、反転信号を第２経路信号ＰＨ２Ｎとして出力する。一方、電圧増加信号ＵＰはそのまま、第１経路信号ＰＨ２Ｐとして提供されることができる。本実施形態によると、論理Ｈｉｇｈ（論理「１」）は有効化状態を示し、上述した信号同士の関係を表１に示す（表中において、「１」および「０」はそれぞれ論理Ｈｉｇｈ状態と論理Ｌｏｗ状態を示し、信号を表す記号はすべて上述したものと同じである。）。
以下の説明については図３Ａおよび図３Ｂを参照されたい。表１に示す通り、ＶＩＮＴとＶＯＵＴが等しい状態においては（図３Ａ）、復元信号ＰＨ２が有効化され、スイッチＳ１、Ｓ２およびＳ７がオンとなり（ここでは、復元信号ＰＨ２が充電信号ＰＨ１の代わりにスイッチＳ１およびＳ２を制御するために用いられる）、充電電圧ｄＶがコンデンサＣを充電し、コンデンサＣの第１端子ＣＰ１および第２端子ＣＰ２の間に正の電圧差が発生し、オーバードライブ電圧ＯＤＶはこの時点では入力電圧ＶＩＮＴに等しい。ＶＩＮＴ＞ＶＯＵＴの状態においては、第１経路信号ＰＨ２Ｐが有効化され、スイッチＳ３およびＳ４がオンとなり、オーバードライブ電圧ＯＤＶを入力電圧ＶＩＮＴよりも大きくする。ＶＩＮＴ＜ＶＯＵＴの状態においては、第２経路信号ＰＨ２Ｎが有効化され、スイッチＳ５およびＳ６がオンとなり、オーバードライブ電圧ＯＤＶを入力電圧ＶＩＮＴよりも小さくする。以上の説明から分かるように、上記の状態それぞれについて、第１経路信号ＰＨ２Ｐ、第２経路信号ＰＨ２Ｎおよび復元信号ＰＨ２のうち一度に有効化状態となるのは、１つの信号だけである。
図８Ｂは、図８Ａの実施形態に係る信号を示す図である。図８Ｂに示すように、オーバードライブ期間Ｔ８１において、ＶＩＮＴとＶＯＵＴが等しくない場合、第１経路信号ＰＨ２Ｐと第２経路信号ＰＨ２Ｎのうちいずれかが、有効化状態を示す論理Ｈｉｇｈである。図８Ｂに関して、ＶＩＮＴ＞ＶＯＵＴであれば、第１経路信号ＰＨ２Ｐが有効化される。ＶＩＮＴ＜ＶＯＵＴであれば、第２経路信号ＰＨ２Ｎが有効化される。復元期間Ｔ８２中は、ＶＩＮＴとＶＯＵＴが等しく、復元信号ＰＨ２が有効化状態を示す論理Ｈｉｇｈとなっている。また、図３Ｂにおいて、ＶＩＮＴとＶＯＵＴが等しければ、復元信号ＰＨ２が有効化されスイッチＳ１０がオンとなり、オーバードライブ電圧ＯＤＶが入力電圧ＶＩＮＴと等しくなる。ＶＩＮＴ＞ＶＯＵＴであれば、第１経路信号ＰＨ２Ｐが有効化され、スイッチＳ８がオンとなり、オーバードライブ電圧ＯＤＶが入力電圧ＶＩＮＴよりも大きくなる。ＶＩＮＴ＞ＶＯＵＴであれば、第２経路信号ＰＨ２Ｎが有効化され、スイッチＳ９がオンとなり、オーバードライブ電圧ＯＤＶが入力電圧ＶＩＮＴよりも小さくなる。
図９は、本発明の別の実施形態に係るソースドライバを示すブロック図である。ソースドライバ９００はバッファ部９１０と駆動部９２０を備える。駆動部９２０は、表示信号に従って複数の第１駆動信号ＦＶ１〜ＦＶＮを生成する。バッファ部９１０は、駆動部９２０に接続され、複数の電圧バッファＢＵＦ１〜ＢＵＦＮを有する。電圧バッファＢＵＦ１〜ＢＵＦＮは１対１で第１駆動信号ＦＶ１〜ＦＶＮに対応しており、それぞれ第１駆動信号に従ってＬＣＤパネルを駆動するための第２駆動信号ＳＶ１〜ＳＶＮを出力する。
本実施形態によると、電圧バッファＢＵＦ１〜ＢＵＦＮはそれぞれ、図２に示した構造と同じ構造を持つ。このため、上述した第１駆動信号ＦＶ１〜ＦＶＮはそれぞれ、図２に示した電圧バッファ２００の入力電圧ＶＩＮＴに対応し、上述の第２駆動信号ＳＶ１〜ＳＶＮはそれぞれ、電圧バッファ２００の出力電圧ＶＯＵＴに対応する。電圧バッファＢＵＦ１〜ＢＵＦＮの動作の詳細は、図２から図８Ｂに示した実施形態の説明を参照されたい。説明を簡略するべくそれらの説明は省略する。
駆動部９２０は、シフトレジスタ９２５、第１ラッチ９３５、第２ラッチ９４５、レベルシフタ９５５、およびデジタル／アナログコンバータ（ＤＡＣ）９６５を有する。本実施形態によると、シフトレジスタ９２５、第１ラッチ９３５および第２ラッチ９４５はまとめてシフトラッチ部と呼ぶ。このシフトラッチ部は主に、クロック信号ＣＫ、第１制御信号ＣＴ１、第２制御信号ＣＴ２に従って、表示信号をラッチして出力したり、表示信号（例えば、ＲＧＢ表示信号）をラッチする。シフトレジスタ９２５は、クロック信号ＣＫおよび第１制御信号ＣＴ１に従ってシフト信号を出力する。ラッチ部の第１ラッチ９３５は、シフトレジスタ９２５に接続され、シフト信号に従って表示信号を順次ラッチする。シフトラッチ部の第２ラッチ９４５は、第１ラッチ９３５に接続され、第２制御信号ＣＴ２に従って第１ラッチ９３５のラッチ結果をラッチして出力する。
第２ラッチ９４５からの出力の電圧レベルがレベルシフタ９５５によって調整された後、ＤＡＣ９６５は調整された信号をアナログ信号（例えば、電圧信号）、つまり、第１駆動信号ＦＶ１〜ＦＶＮに変換する。第１駆動信号ＦＶ１〜ＦＶＮは、対応する電圧バッファＢＵＦ１〜ＢＵＦＮを通り、第２駆動信号ＳＶ１〜ＳＶＮが出力される。
電圧バッファＢＵＦ１を例にとると、受信した入力電圧は第１駆動信号ＦＶ１で、出力電圧は第２駆動信号ＳＶ１である。第１駆動信号ＦＶ１が変化すると、電圧バッファＢＵＦ１の内部にある電圧検出器が第１駆動信号ＦＶ１と対応する第２駆動信号ＳＶ１を比較する。第１駆動信号ＦＶ１が第２駆動信号ＳＶ１よりも大きい場合、電圧バッファＢＵＦ１は第１駆動信号ＦＶ１よりも大きいオーバードライブ電圧を生成する。逆に、第１駆動信号ＦＶ１が第２駆動信号ＳＶ１よりも小さい場合、電圧バッファＢＵＦ１は第１駆動信号ＦＶ１よりも小さいオーバードライブ電圧を生成する。
オーバードライブ電圧を利用することによって、電圧バッファＢＵＦ１の駆動能力がより強力なものとなり、その結果電圧バッファＢＵＦ１のスルーレートが改善する。つまり、第２駆動信号ＳＶ１を変化させる速度が速くなり、より短時間で、第１駆動信号ＦＶ１と等しくなるように第２駆動信号ＳＶ１を変えることができる。電圧バッファＢＵＦ１〜ＢＵＦＮの動作の詳細は図２から図８Ｂに示した実施形態の説明を参照されたい。説明を簡略化するべくそれらの実施形態の説明は省略してある。
以下では、本実施形態に係る技術内容をさらに説明するべく、ソースドライバと電圧バッファを調整するためのタイミング信号を説明する。図３Ａ、図８Ａおよび図８Ｂを参照されたい。図１０は、図９に示した実施形態に係る信号を示す図である。第１／第２経路信号ＰＨ２Ｐ／ＰＨ２Ｎおよび復元信号ＰＨ２については、図８Ｂの説明を参照されたい。本実施形態によると、図３Ａに示した充電信号ＰＨ１は復元信号ＰＨ２のタイミングで制御される。
クロック信号ＣＫは、周期的なインパルス波形で、シフトレジスタ９２５の動作の基準となる。水平同期信号ＨＳＣの期間は、ソースドライバ９００がゲートラインを駆動するための期間を表す。第１制御信号ＣＴ１がトリガされると、シフトラッチ部は表示信号に対するシフトおよびラッチ動作の実行を開始する。第２制御信号ＣＴ２がトリガされると、シフトラッチ部に含まれる第２ラッチ９４５は、第１ラッチ９３５のラッチ結果をラッチして出力する。この結果、デジタル駆動信号が生成される。
上述の説明から分かるように、第２制御信号ＣＴ２の期間は第１駆動信号ＦＶ１〜ＦＶＮを変化させるための期間に対応する。つまり、デジタル駆動信号が変化すると、第１駆動信号ＦＶ１〜ＦＶＮもそれにともなって変化する。このため、第２制御信号ＣＴ２の各期間中は、電圧バッファＢＵＦ１〜ＢＵＦＮがそれぞれ、第１／第２経路信号ＰＨ２Ｐ／ＰＨ２Ｎおよび復元信号ＰＨ２に従って、対応する第２駆動信号ＳＶ１〜ＳＶＮを調整する。
図１０に示す信号波形は、電圧バッファＢＵＦ１〜ＢＵＦＮの電圧調整回路が図３Ａに示す回路構成を採用した場合に対応する。しかし、電圧バッファＢＵＦ１〜ＢＵＦＮに含まれる電圧調整回路には、図３Ｂの回路構成も適している。当業者であれば、本発明の開示に基づき容易に、その場合の調整方法に想到できるはずである。このため、その場合についての説明は、本発明の説明を簡略化するべく省略する。
電圧バッファＢＵＦ１〜ＢＵＦＮのスルーレートが改善されているので、ソースドライバ９００はサイズまたは容量負荷が大きいＬＣＤパネルに適している。パネルサイズが大きくなるとともに負荷容量が大きくなる場合、または１つの同じ電圧バッファ２００でデータライン負荷を２以上駆動する必要がある場合、または１つの同じ電圧バッファ２００が、水平同期信号ＨＳＣのある同じ期間中に複数の異なるデータライン負荷を何度も駆動する必要がある場合（例えば、低温ポリシリコンのソース駆動モードの場合）でも、ソースドライバ９００はオーバードライブの原理に基づき駆動能力を向上させ、改善されたスルーレートを維持することができる。
本発明の構造を、本発明の範囲または目的から離れることなく、さまざまに変形および変更することができるのは、当業者には明らかである。前述の内容に基づき、本願請求項およびそれに類するものの範囲にある限り、本発明の変形および変更も本発明に含めるものとする。

Claims (62)

  1. 電圧バッファであって、
    正入力端子、負入力端子および出力端子を有するオペアンプであって、当該出力端子は当該負入力端子と接続され、当該出力端子は出力電圧を出力するオペアンプと、
    入力電圧と前記オペアンプの間に接続されたオーバードライブ部であって、当該入力電圧と前記出力電圧を比較し、前記オペアンプの前記正入力端子にオーバードライブ電圧を出力するオーバードライブ部とを備え、
    前記入力電圧が前記出力電圧より大きい場合、前記オーバードライブ部は前記オーバードライブ電圧を前記入力電圧より大きくし、前記入力電圧が前記出力電圧より小さい場合、前記オーバードライブ部は前記オーバードライブ電圧を前記入力電圧より小さくし、前記入力電圧と前記出力電圧が等しい場合、前記オーバードライブ電圧は前記入力電圧と等しくなる
    電圧バッファ。
  2. 前記オーバードライブ部は、
    前記入力電圧と前記出力電圧を比較して、電圧増加信号および電圧減少信号を出力するために用いられる電圧検出器と、
    前記電圧検出器に接続された制御部であって、前記電圧増加信号および前記電圧減少信号に従って制御信号を出力する制御部と、
    前記制御部に接続された電圧調整回路であって、前記制御部から出力された前記制御信号に従って前記オーバードライブ電圧のレベルを調整する電圧調整回路とを有する
    請求項１に記載の電圧バッファ。
  3. 前記電圧検出器は、
    第１ＮＭＯＳトランジスタに直列に接続された第１ＰＭＯＳトランジスタであって、当該第１ＰＭＯＳトランジスタと当該第１ＮＭＯＳトランジスタは第１作動電圧と第１電流源の間に接続され、当該第１ＮＭＯＳトランジスタのゲートは前記入力電圧に接続されている第１ＰＭＯＳトランジスタと、
    第２ＮＭＯＳトランジスタに直列に接続された第２ＰＭＯＳトランジスタであって、当該第２ＰＭＯＳトランジスタと当該第２ＮＭＯＳトランジスタは前記第１作動電圧と前記第１電流源の間に接続され、当該第２ＮＭＯＳトランジスタのゲートは前記出力電圧に接続され、当該第２ＰＭＯＳトランジスタのゲートは前記第１ＰＭＯＳトランジスタのゲートに接続されており、当該第２ＰＭＯＳトランジスタのゲートは当該第２ＰＭＯＳトランジスタおよび当該第２ＮＭＯＳトランジスタの共通ノードに接続されている第２ＰＭＯＳトランジスタと、
    第３ＮＭＯＳトランジスタに直列に接続された第２電流源であって、当該第２電流源および当該第３ＮＭＯＳトランジスタは前記第１作動電圧と第２作動電圧の間に接続され、当該第３ＮＭＯＳトランジスタのゲートは前記第１ＰＭＯＳトランジスタおよび前記第１ＮＭＯＳトランジスタの共通ノードに接続され、当該第２電流源と当該第３ＮＭＯＳトランジスタの共通ノードは前記電圧減少信号を出力する第２電流源と、
    第３電流源に直列に接続された第３ＰＭＯＳトランジスタであって、当該第３ＰＭＯＳトランジスタと当該第３電流源は前記第１作動電圧および前記第２作動電圧の間に接続され、当該第３ＰＭＯＳトランジスタのゲートは前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタの共通ノードに接続され、当該第３ＰＭＯＳトランジスタと当該第３電流源の共通ノードは前記電圧増加信号を出力する第３ＰＭＯＳトランジスタとを含む 請求項２に記載の電圧バッファ。
  4. 前記電圧検出器は、
    第１ＮＭＯＳトランジスタに直列に接続された第１ＰＭＯＳトランジスタであって、当該第１ＰＭＯＳトランジスタと当該第１ＮＭＯＳトランジスタは第１電流源と第２作動電圧の間に接続され、当該第１ＰＭＯＳトランジスタのゲートは前記入力電圧に接続されている第１ＰＭＯＳトランジスタと、
    第２ＮＭＯＳトランジスタに直列に接続された第２ＰＭＯＳトランジスタであって、当該第２ＰＭＯＳトランジスタと当該第２ＮＭＯＳトランジスタは前記第１電流源と前記第２作動電圧の間に接続され、当該第２ＰＭＯＳトランジスタのゲートは前記出力電圧に接続され、当該第２ＮＭＯＳトランジスタのゲートは前記第１ＮＭＯＳトランジスタのゲートに接続されており、当該第２ＮＭＯＳトランジスタのゲートは当該第２ＰＭＯＳトランジスタおよび当該第２ＮＭＯＳトランジスタの共通ノードに接続されている第２ＰＭＯＳトランジスタと、
    第３ＮＭＯＳトランジスタに直列に接続された第２電流源であって、当該第２電流源および当該第３ＮＭＯＳトランジスタは前記第２作動電圧と第１作動電圧の間に接続され、当該第３ＮＭＯＳトランジスタのゲートは前記第１ＰＭＯＳトランジスタおよび前記第１ＮＭＯＳトランジスタの共通ノードに接続され、当該第２電流源と当該第３ＮＭＯＳトランジスタの共通ノードは前記電圧減少信号を出力する第２電流源と、
    第３電流源に直列に接続された第３ＰＭＯＳトランジスタであって、当該第３ＰＭＯＳトランジスタと当該第３電流源は前記第１作動電圧および前記第２作動電圧の間に接続され、当該第３ＰＭＯＳトランジスタのゲートは前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタの共通ノードに接続され、当該第３ＰＭＯＳトランジスタと当該第３電流源の共通ノードは前記電圧増加信号を出力する第３ＰＭＯＳトランジスタとを含む 請求項２に記載の電圧バッファ。
  5. 前記電圧検出器は、
    第１ＮＭＯＳトランジスタであって、当該第１ＮＭＯＳトランジスタのゲートと第１ＰＭＯＳトランジスタのゲートはともに前記出力電圧に接続されている第１ＮＭＯＳトランジスタと、
    第２ＮＭＯＳトランジスタであって、当該第２ＮＭＯＳトランジスタのゲートと第２ＰＭＯＳトランジスタのゲートはともに前記入力電圧に接続されている第２ＮＭＯＳトランジスタと、
    前記第１ＰＭＯＳトランジスタのソースと前記第２ＰＭＯＳトランジスタのソースに接続された第１電流源と、
    前記第１ＮＭＯＳトランジスタのソースと前記第２ＮＭＯＳトランジスタのソースに接続された第２電流源と、
    第１作動電圧と前記第１ＮＭＯＳトランジスタのドレインの間に接続された第３ＰＭＯＳトランジスタと、
    前記第１作動電圧と前記第２ＮＭＯＳトランジスタのドレインの間に接続された第４ＰＭＯＳトランジスタであって、当該第４ＰＭＯＳトランジスタのゲートと前記第３ＰＭＯＳトランジスタのゲートはともに第１バイアス電圧に接続されている第４ＰＭＯＳトランジスタと、
    第５ＰＭＯＳトランジスタであって、当該第５ＰＭＯＳトランジスタのソースは前記第３ＰＭＯＳトランジスタのドレインに接続されている第５ＰＭＯＳトランジスタと、
    第６ＰＭＯＳトランジスタであって、当該第６ＰＭＯＳトランジスタのソースは前記第４ＰＭＯＳトランジスタのドレインに接続され、当該第６ＰＭＯＳトランジスタのゲートと前記第５ＰＭＯＳトランジスタのゲートは第２バイアス電圧に接続されている第６ＰＭＯＳトランジスタと、
    第３ＮＭＯＳトランジスタであって、当該第３ＮＭＯＳトランジスタのドレインは前記第５ＰＭＯＳトランジスタのドレインに接続され、当該第３ＮＭＯＳトランジスタのソースは前記第１ＰＭＯＳトランジスタのドレインに接続される第３ＮＭＯＳトランジスタと、
    第４ＮＭＯＳトランジスタであって、当該第４ＮＭＯＳトランジスタのドレインは前記第６ＰＭＯＳトランジスタのドレインに接続され、当該第４ＮＭＯＳトランジスタのゲートと前記第３ＮＭＯＳトランジスタのゲートはともに第３バイアス電圧に接続され、当該第４ＮＭＯＳトランジスタのソースは前記第２ＰＭＯＳトランジスタのドレインに接続されている第４ＮＭＯＳトランジスタと、
    前記第３ＮＭＯＳトランジスタのソースと第２作動電圧の間に接続された第５ＮＭＯＳトランジスタであって、当該第５ＮＭＯＳトランジスタのゲートは前記第３ＮＭＯＳトランジスタのドレインに接続されている第５ＮＭＯＳトランジスタと、
    前記第４ＮＭＯＳトランジスタのソースと前記第２作動電圧の間に接続された第６ＮＭＯＳトランジスタであって、当該第６ＮＭＯＳトランジスタのゲートは前記第５ＮＭＯＳトランジスタのゲートに接続されている第６ＮＭＯＳトランジスタと、
    第３電流源と前記第２作動電圧の間に接続された第７ＮＭＯＳトランジスタであって、当該第７ＮＭＯＳトランジスタのゲートは前記第６ＰＭＯＳトランジスタと前記第４ＮＭＯＳトランジスタの共通ノードに接続されている第７ＮＭＯＳトランジスタと、
    前記第１作動電圧と第４電流源の間に接続された第７ＰＭＯＳトランジスタであって、当該第７ＰＭＯＳトランジスタのゲートは前記第６ＰＭＯＳトランジスタと前記第４ＮＭＯＳトランジスタの共通ノードに接続されている第７ＰＭＯＳトランジスタとを含み、
    前記第７ＮＭＯＳトランジスタと前記第３電流源の共通ノードは前記電圧減少信号を出力し、前記第７ＰＭＯＳトランジスタと前記第４電流源の共通ノードは前記電圧増加信号を出力する
    請求項２に記載の電圧バッファ。
  6. 前記オペアンプは差動増幅器および出力段回路を有し、当該差動増幅器は前記正入力端子および前記負入力端子が受信した信号に従って当該出力段回路に差動信号を出力し、前記電圧検出器は、
    第１電流源および第２作動電圧の間に接続されたＮＭＯＳトランジスタであって、当該ＮＭＯＳトランジスタのゲートは前記差動増幅器の出力端子に接続されているＮＭＯＳトランジスタと、
    第１作動電圧および第２電流源の間に接続されたＰＭＯＳトランジスタであって、当該ＰＭＯＳトランジスタのゲートは前記差動増幅器の前記出力端子に接続されているＰＭＯＳトランジスタとを含み、
    前記ＮＭＯＳトランジスタと前記第１電流源の共通ノードは前記電圧減少信号を出力し、前記ＰＭＯＳトランジスタと前記第２電流源の共通ノードは前記電圧増加信号を出力する
    請求項２に記載の電圧バッファ。
  7. 前記制御部は前記電圧調整回路の出力を調整するために充電信号、第１経路信号、第２経路信号および復元信号を出力し、前記制御部は、
    クロック調整回路であって、クロック信号に従って参照信号および前記充電信号を出力するクロック調整回路と、
    第１制御回路であって、前記電圧増加信号および前記参照信号に従って前記第１経路信号を出力する第１制御回路と、
    第２制御回路であって、前記電圧減少信号および前記参照信号に従って前記第２経路信号を出力する第２制御回路と、
    復元回路であって、前記電圧増加信号、前記電圧減少信号および前記参照信号に従って前記復元信号を出力する復元回路とを含む
    請求項２に記載の電圧バッファ。
  8. 前記クロック調整回路は、
    遅延回路であって、前記クロック信号を遅延させて遅延クロック信号を出力するために用いられる遅延回路と、
    前記遅延回路に接続されたＮＯＲゲートであって、前記遅延クロック信号および前記クロック信号に従って前記参照信号を出力するＮＯＲゲートと、
    前記遅延回路に接続されたＮＡＮＤゲートであって、前記遅延クロック信号および前記クロック信号に従ってインバータを介して前記充電信号を出力するＮＡＮＤゲートとを持つ
    請求項７に記載の電圧バッファ。
  9. 前記遅延回路は偶数のインバータを持つ
    請求項８に記載の電圧バッファ。
  10. 前記第１制御回路は、
    ＮＡＮＤゲートであって、当該ＮＡＮＤゲートの入力端子は前記電圧増加信号に接続され、当該ＮＡＮＤゲートの別の入力端子は前記参照信号に接続されているＮＡＮＤゲートと、
    インバータであって、当該インバータの入力端子は前記ＮＡＮＤゲートの出力端子に接続され、当該インバータは前記第１経路信号を出力するインバータとを持つ
    請求項７に記載の電圧バッファ。
  11. 前記第２制御回路は、
    第１インバータであって、当該第１インバータの入力端子は前記電圧減少信号に接続されている第１インバータと、
    ＮＡＮＤゲートであって、当該ＮＡＮＤゲートの入力端子は前記第１インバータの出力端子に接続され、当該ＮＡＮＤゲートの別の入力端子は前記参照信号に接続されているＮＡＮＤゲートと、
    第２インバータであって、当該第２インバータの入力端子は前記ＮＡＮＤゲートの出力端子に接続され、当該第２インバータは前記第２経路信号を出力する第２インバータとを持つ
    請求項７に記載の電圧バッファ。
  12. 前記復元回路は、
    第１インバータであって、当該第１インバータの入力端子は前記電圧増加信号に接続されている第１インバータと、
    前記第１インバータの出力端子、前記電圧減少信号および前記参照信号に接続された３つの入力端子を持つＮＡＮＤゲートと、
    第２インバータであって、当該第２インバータの入力端子は前記ＮＡＮＤゲートの出力端子に接続され、当該第２インバータは前記復元信号を出力する第２インバータとを持つ
    請求項７に記載の電圧バッファ。
  13. 前記電圧調整回路は、
    第１端子および第２端子を持つコンデンサと、
    充電電圧と前記コンデンサの前記第１端子の間に接続された第１スイッチと、
    前記コンデンサの前記第２端子とグラウンド端子の間に接続された第２スイッチと、
    前記コンデンサの前記第２端子と前記入力電圧の間に接続された第３スイッチと、
    前記コンデンサの前記第１端子と前記オペアンプの前記正入力端子の間に接続された第４スイッチと、
    前記入力電圧と前記コンデンサの前記第１端子の間に接続された第５スイッチと、
    前記コンデンサの前記第２端子と前記オペアンプの前記正入力端子の間に接続された第６スイッチと、
    前記オペアンプの前記正入力端子と前記入力電圧の間に接続された第７スイッチとを含み、
    前記充電信号が有効化されている場合、前記第１スイッチと前記第２スイッチがオンとなり、前記第１経路信号が有効化されている場合、前記第３スイッチと前記第４スイッチがオンとなり、前記第２経路信号が有効化されている場合、前記第５スイッチと前記第６スイッチがオンとなり、前記復元信号が有効化されている場合、前記第７スイッチがオンとなる
    請求項７に記載の電圧バッファ。
  14. 前記充電信号は充電期間に有効化され、前記充電電圧が前記出力電圧より大きい場合、前記第１経路信号がオーバードライブ期間に有効化され、前記入力電圧が前記出力電圧より小さい場合、前記第２経路信号が当該オーバードライブ期間に有効化され、前記オーバードライブ期間は前記充電期間より後である
    請求項１３に記載の電圧バッファ。
  15. 前記オーバードライブ期間より後に、前記復元信号が復元期間に有効化される
    請求項１４に記載の電圧バッファ。
  16. 前記充電信号は充電期間に有効化され、前記充電信号が有効化されている場合、前記第７スイッチがオンとなり、前記入力電圧が前記出力電圧より大きい場合、前記第１経路信号がオーバードライブ期間に有効化され、前記入力電圧が前記出力電圧より小さい場合、前記第２経路信号が当該オーバードライブ期間に有効化され、前記オーバードライブ期間は前記充電期間より後である
    請求項１３に記載の電圧バッファ。
  17. 前記オーバードライブ期間の後に、前記復元信号が復元期間に有効化され、前記復元信号が有効化された場合、前記第１スイッチと前記第２スイッチがオンまたはオフとなる
    請求項１６に記載の電圧バッファ。
  18. 前記充電信号が論理Ｈｉｇｈにある場合、前記充電信号が有効化されており、前記第１経路信号が論理Ｈｉｇｈにある場合、前記第１経路信号が有効化されており、前記第２経路信号が論理Ｈｉｇｈである場合、前記第２経路信号が有効化されており、前記復元信号が論理Ｈｉｇｈである場合、前記復元信号が有効化されている
    請求項７に記載の電圧バッファ。
  19. 前記制御部は前記電圧調整回路の出力を調整するために第１経路信号、第２経路信号および復元信号を出力し、前記制御部は、
    第１インバータであって、前記電圧増加信号を反転させて反転電圧増加信号を出力するために用いられる第１インバータと、
    ＡＮＤゲートであって、前記電圧減少信号および前記反転電圧増加信号に従って前記復元信号を生成するために用いられるＡＮＤゲートと、
    第２インバータであって、前記電圧減少信号を反転させ前記第２経路信号を出力するために用いられる第２インバータとを含み、
    前記制御部は、前記電圧増加信号に従って前記第１経路信号をそのまま出力する
    請求項２に記載の電圧バッファ。
  20. 前記電圧調整回路は、
    第１端子および第２端子を持つコンデンサと、
    充電電圧と前記コンデンサの前記第１端子の間に接続された第１スイッチと、
    前記コンデンサの前記第２端子とグラウンド端子の間に接続された第２スイッチと、
    前記コンデンサの前記第２端子と前記入力電圧の間に接続された第３スイッチと、
    前記コンデンサの前記第１端子と前記オペアンプの前記正入力端子の間に接続された第４スイッチと、
    前記入力電圧と前記コンデンサの前記第１端子の間に接続された第５スイッチと、
    前記コンデンサの前記第２端子と前記オペアンプの前記正入力端子の間に接続された第６スイッチと、
    前記オペアンプの前記正入力端子と前記入力電圧の間に接続された第７スイッチとを含み、
    前記第１経路信号が有効化されている場合、前記第３スイッチと前記第４スイッチがオンとなり、前記第２経路信号が有効化されている場合、前記第５スイッチと前記第６スイッチがオンとなり、前記復元信号が有効化されている場合、前記第１スイッチ、前記第２スイッチおよび前記第７スイッチがオンとなる
    請求項１９に記載の電圧バッファ。
  21. 前記入力電圧が前記出力電圧より大きい場合、前記第１経路信号がオーバードライブ期間に有効化され、前記入力電圧が前記出力電圧より小さい場合、前記第２経路信号が当該オーバードライブ期間に有効化される
    請求項２０に記載の電圧バッファ。
  22. 前記オーバードライブ期間の後に、前記復元信号が復元期間に有効化される
    請求項２１に記載の電圧バッファ。
  23. 前記電圧調整回路は、
    第１電流源と前記入力電圧の間に接続された第１レジスタであって、当該第１電流源の別の端子は第１作動電圧に接続されている第１レジスタと、
    前記入力電圧と第２電流源の間に接続された第２レジスタであって、当該第２電流源の別の端子は第２作動電圧に接続されている第２レジスタと、
    第１スイッチであって、当該第１スイッチの端子は前記第１レジスタと前記第１電流源の共通ノードに接続され、当該第１スイッチの別の端子は前記オペアンプの前記正入力端子に接続される第１スイッチと、
    第２スイッチであって、当該第２スイッチの端子は前記第２レジスタと前記第２電流源の共通ノードに接続され、当該第２スイッチの別の端子は前記オペアンプの前記正入力端子に接続される第２スイッチと、
    前記オペアンプの前記正入力端子と前記入力電圧の間に接続された第３スイッチとを含み、
    前記第１経路信号が有効化されている場合、前記第１スイッチがオンであり、前記第２経路信号が有効化されている場合、前記第２スイッチがオンであり、前記復元信号が有効化されている場合、前記第３スイッチがオンである
    請求項１９に記載の電圧バッファ。
  24. 前記反転された前記電圧減少信号が論理Ｈｉｇｈである場合、前記第２経路信号が有効化されており、前記電圧増加信号が論理Ｈｉｇｈである場合、前記第１経路信号が有効化され、前記復元信号が論理Ｈｉｇｈである場合、前記復元信号が有効化されている
    請求項１９に記載の電圧バッファ。
  25. 前記第１作動電圧はシステム作動電圧以上である
    請求項２３に記載の電圧バッファ。
  26. 前記第２作動電圧はシステムグラウンド電圧以下である
    請求項２３に記載の電圧バッファ。
  27. 前記入力電圧が前記出力電圧より大きい場合、前記電圧増加信号は論理Ｈｉｇｈで前記電圧減少信号は論理Ｈｉｇｈである
    請求項２に記載の電圧バッファ。
  28. 前記入力電圧が前記出力電圧より小さい場合、前記電圧増加信号は論理Ｌｏｗで前記電圧減少信号は論理Ｌｏｗである
    請求項２に記載の電圧バッファ。
  29. 前記入力電圧が前記出力電圧に等しい場合、前記電圧増加信号が論理Ｌｏｗで前記電圧減少信号が論理Ｈｉｇｈである
    請求項２に記載の電圧バッファ。
  30. ＬＣＤパネルを駆動するために用いられるソースドライバであって、当該ソースドライバは、
    入力表示信号に従って複数の第１駆動電圧を生成する駆動部と、
    前記駆動部に接続された複数の電圧バッファであって、前記複数の第１駆動電圧に従って複数の第２駆動電圧を出力する複数の電圧バッファとを備え、
    前記複数の電圧バッファはそれぞれオペアンプとオーバードライブ部を有し、当該オーバードライブ部は対応する前記第１駆動電圧に従って当該オペアンプにオーバードライブ電圧を出力し、前記複数の電圧バッファはそれぞれ前記ＬＣＤパネルを駆動するべく、対応する前記オーバードライブ電圧に従って、対応する前記第２駆動電圧を調整し、
    前記オーバードライブ部は、対応する前記第１駆動電圧と前記オペアンプの間に接続され、前記第１駆動電圧と前記第２駆動電圧を比較し、前記オペアンプの正入力端子に前記オーバードライブ電圧を出力し、
    前記第１駆動電圧が前記第２駆動電圧より大きい場合、前記オーバードライブ電圧は前記第１駆動電圧より大きく、前記第１駆動電圧が前記第２駆動電圧より小さい場合、前記オーバードライブ電圧は前記第１駆動電圧より小さく、前記第１駆動電圧と前記第２駆動電圧が等しい場合、前記オーバードライブ電圧は前記第１駆動電圧と等しい
    ソースドライバ。
  31. 前記オペアンプは正入力端子、負入力端子および出力端子を有し、当該出力端子は当該負入力端子と接続され、当該出力端子は前記第２駆動電圧を出力する
    請求項３０に記載のソースドライバ。
  32. 前記オーバードライブ部は、
    前記第１駆動電圧と前記第２駆動電圧を比較して、電圧増加信号および電圧減少信号を出力するために用いられる電圧検出器と、
    前記電圧検出器に接続された制御部であって、前記電圧増加信号および前記電圧減少信号に従って制御信号を出力する制御部と、
    前記制御部に接続された電圧調整回路であって、前記制御部から出力された前記制御信号に従って前記オーバードライブ電圧の電圧レベルを調整する電圧調整回路とを有する
    請求項３０に記載のソースドライバ。
  33. 前記電圧検出器は、
    第１ＮＭＯＳトランジスタに直列に接続された第１ＰＭＯＳトランジスタであって、当該第１ＰＭＯＳトランジスタと当該第１ＮＭＯＳトランジスタは第１作動電圧と第１電流源の間に接続され、当該第１ＮＭＯＳトランジスタのゲートは前記第１駆動電圧に接続されている第１ＰＭＯＳトランジスタと、
    第２ＮＭＯＳトランジスタに直列に接続された第２ＰＭＯＳトランジスタであって、当該第２ＰＭＯＳと当該第２ＮＭＯＳトランジスタは前記第１作動電圧と前記第１電流源の間に接続され、当該第２ＮＭＯＳトランジスタのゲートは前記第２駆動電圧に接続され、当該第２ＰＭＯＳトランジスタのゲートは前記第１ＰＭＯＳトランジスタのゲートに接続されており、当該第２ＰＭＯＳトランジスタのゲートは当該第２ＰＭＯＳトランジスタおよび当該第２ＮＭＯＳトランジスタの共通ノードに接続されている第２ＰＭＯＳトランジスタと、
    第３ＮＭＯＳトランジスタに直列に接続された第２電流源であって、当該第２電流源および当該第３ＮＭＯＳトランジスタは前記第１作動電圧と第２作動電圧の間に接続され、当該第３ＮＭＯＳトランジスタのゲートは前記第１ＰＭＯＳトランジスタおよび前記第１ＮＭＯＳトランジスタの共通ノードに接続され、当該第２電流源と当該第３ＮＭＯＳトランジスタの共通ノードは前記電圧減少信号を出力する第２電流源と、
    第３電流源に直列に接続された第３ＰＭＯＳトランジスタであって、当該第３ＰＭＯＳトランジスタと当該第３電流源は前記第１作動電圧および前記第２作動電圧の間に接続され、当該第３ＰＭＯＳトランジスタのゲートは前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタの共通ノードに接続され、当該第３ＰＭＯＳトランジスタと当該第３電流源の共通ノードは前記電圧増加信号を出力する第３ＰＭＯＳトランジスタとを含む
    請求項３２に記載のソースドライバ。
  34. 前記電圧検出器は、
    第１ＮＭＯＳトランジスタに直列に接続された第１ＰＭＯＳトランジスタであって、当該第１ＰＭＯＳトランジスタと当該第１ＮＭＯＳトランジスタは第１電流源と第２作動電圧の間に接続され、当該第１ＰＭＯＳトランジスタのゲートは前記第１駆動電圧に接続されている第１ＰＭＯＳトランジスタと、
    第２ＮＭＯＳトランジスタに直列に接続された第２ＰＭＯＳトランジスタであって、当該第２ＰＭＯＳトランジスタと当該第２ＮＭＯＳトランジスタは前記第１電流源と前記第２作動電圧の間に接続され、当該第２ＰＭＯＳトランジスタのゲートは前記第２駆動電圧に接続され、当該第２ＮＭＯＳトランジスタのゲートは前記第１ＮＭＯＳトランジスタのゲートに接続されており、当該第２ＮＭＯＳトランジスタのゲートは当該第２ＰＭＯＳトランジスタおよび当該第２ＮＭＯＳトランジスタの共通ノードに接続されている第２ＰＭＯＳトランジスタと、
    第３ＮＭＯＳトランジスタに直列に接続された第２電流源であって、当該第２電流源および当該第３ＮＭＯＳトランジスタは前記第２作動電圧と第１作動電圧の間に接続され、当該第３ＮＭＯＳトランジスタのゲートは前記第１ＰＭＯＳトランジスタおよび前記第１ＮＭＯＳトランジスタの共通ノードに接続され、当該第２電流源と当該第３ＮＭＯＳトランジスタの共通ノードは前記電圧減少信号を出力する第２電流源と、
    第３電流源に直列に接続された第３ＰＭＯＳトランジスタであって、当該第３ＰＭＯＳトランジスタと当該第３電流源は前記第１作動電圧および前記第２作動電圧の間に接続され、当該第３ＰＭＯＳトランジスタのゲートは前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタの共通ノードに接続され、当該第３ＰＭＯＳトランジスタと当該第３電流源の共通ノードは前記電圧増加信号を出力する第３ＰＭＯＳトランジスタとを含む 請求項３２に記載のソースドライバ。
  35. 前記電圧検出器は、
    第１ＮＭＯＳトランジスタであって、当該第１ＮＭＯＳトランジスタのゲートと第１ＰＭＯＳトランジスタのゲートはともに前記第２駆動電圧に接続されている第１ＮＭＯＳトランジスタと、
    第２ＮＭＯＳトランジスタであって、当該第２ＮＭＯＳトランジスタのゲートと第２ＰＭＯＳトランジスタのゲートはともに前記第１駆動電圧に接続されている第２ＮＭＯＳトランジスタと、
    前記第１ＰＭＯＳトランジスタのソースと前記第２ＰＭＯＳトランジスタのソースに接続された第１電流源と、
    前記第１ＮＭＯＳトランジスタのソースと前記第２ＮＭＯＳトランジスタのソースに接続された第２電流源と、
    第１作動電圧と前記第１ＮＭＯＳトランジスタのドレインの間に接続された第３ＰＭＯＳトランジスタと、
    前記第１作動電圧と前記第２ＮＭＯＳトランジスタのドレインの間に接続された第４ＰＭＯＳトランジスタであって、当該第４ＰＭＯＳトランジスタのゲートと前記第３ＰＭＯＳトランジスタのゲートはともに第１バイアス電圧に接続されている第４ＰＭＯＳトランジスタと、
    第５ＰＭＯＳトランジスタであって、当該第５ＰＭＯＳトランジスタのソースは前記第３ＰＭＯＳトランジスタのドレインに接続されている第５ＰＭＯＳトランジスタと、
    第６ＰＭＯＳトランジスタであって、当該第６ＰＭＯＳトランジスタのソースは前記第４ＰＭＯＳトランジスタのドレインに接続され、当該第６ＰＭＯＳトランジスタのゲートと前記第５ＰＭＯＳトランジスタのゲートは第２バイアス電圧に接続されている第６ＰＭＯＳトランジスタと、
    第３ＮＭＯＳトランジスタであって、当該第３ＮＭＯＳトランジスタのドレインは前記第５ＰＭＯＳトランジスタのドレインに接続され、当該第３ＮＭＯＳトランジスタのソースは前記第１ＰＭＯＳトランジスタのドレインに接続される第３ＮＭＯＳトランジスタと、
    第４ＮＭＯＳトランジスタであって、当該第４ＮＭＯＳトランジスタのドレインは前記第６ＰＭＯＳトランジスタのドレインに接続され、当該第４ＮＭＯＳトランジスタのゲートと前記第３ＮＭＯＳトランジスタのゲートはともに第３バイアス電圧に接続され、当該第４ＮＭＯＳトランジスタのソースは前記第２ＰＭＯＳトランジスタのドレインに接続されている第４ＮＭＯＳトランジスタと、
    前記第３ＮＭＯＳトランジスタのソースと第２作動電圧の間に接続された第５ＮＭＯＳトランジスタであって、当該第５ＮＭＯＳトランジスタのゲートは前記第３ＮＭＯＳトランジスタのドレインに接続されている第５ＮＭＯＳトランジスタと、
    前記第４ＮＭＯＳトランジスタのソースと前記第２作動電圧の間に接続された第６ＮＭＯＳトランジスタであって、当該第６ＮＭＯＳトランジスタのゲートは前記第５ＮＭＯＳトランジスタのゲートに接続されている第６ＮＭＯＳトランジスタと、
    第３電流源と前記第２作動電圧の間に接続された第７ＮＭＯＳトランジスタであって、当該第７ＮＭＯＳトランジスタのゲートは前記第６ＰＭＯＳトランジスタと前記第４ＮＭＯＳトランジスタの共通ノードに接続されている第７ＮＭＯＳトランジスタと、
    前記第１作動電圧と第４電流源の間に接続された第７ＰＭＯＳトランジスタであって、当該第７ＰＭＯＳトランジスタのゲートは前記第６ＰＭＯＳトランジスタと前記第４ＮＭＯＳトランジスタの共通ノードに接続されている第７ＰＭＯＳトランジスタとを含み、
    前記第７ＮＭＯＳトランジスタと前記第３電流源の共通ノードは前記電圧減少信号を出力し、前記第７ＰＭＯＳトランジスタと前記第４電流源の共通ノードは前記電圧増加信号を出力する
    請求項３２に記載のソースドライバ。
  36. 前記オペアンプは差動増幅器および出力段回路を有し、当該差動増幅器は前記正入力端子および前記オペアンプの負入力端子が受信した信号に従って当該出力段回路に差動信号を出力し、前記電圧検出器は、
    第１電流源および第２作動電圧の間に接続されたＮＭＯＳトランジスタであって、当該ＮＭＯＳトランジスタのゲートは前記差動増幅器の出力端子に接続されているＮＭＯＳトランジスタと、
    第１作動電圧および第２電流源の間に接続されたＰＭＯＳトランジスタであって、当該ＰＭＯＳトランジスタのゲートは前記差動増幅器の前記出力端子に接続されているＰＭＯＳトランジスタとを含み、
    前記ＮＭＯＳトランジスタと前記第１電流源の共通ノードは前記電圧減少信号を出力し、前記ＰＭＯＳトランジスタと前記第２電流源の共通ノードは前記電圧増加信号を出力する
    請求項３２に記載のソースドライバ。
  37. 前記制御部は前記電圧調整回路の出力を調整するために充電信号、第１経路信号、第２経路信号および復元信号を出力し、前記制御部は、
    クロック調整回路であって、クロック信号に従って参照信号および前記充電信号を出力するクロック調整回路と、
    第１制御回路であって、前記電圧増加信号および前記参照信号に従って前記第１経路信号を出力する第１制御回路と、
    第２制御回路であって、前記電圧減少信号および前記参照信号に従って前記第２経路信号を出力する第２制御回路と、
    復元回路であって、前記電圧増加信号、前記電圧減少信号および前記参照信号に従って前記復元信号を出力する復元回路とを含む
    請求項３２に記載のソースドライバ。
  38. 前記クロック調整回路は、
    遅延回路であって、前記クロック信号を遅延させて遅延クロック信号を出力するために用いられる遅延回路と、
    前記遅延回路に接続されたＮＯＲゲートであって、前記遅延クロック信号および前記クロック信号に従って前記参照信号を出力するＮＯＲゲートと、
    前記遅延回路に接続されたＮＡＮＤゲートであって、前記遅延クロック信号および前記クロック信号に従ってインバータを介して前記充電信号を出力するＮＡＮＤゲートとを持つ
    請求項３７に記載のソースドライバ。
  39. 前記遅延回路は偶数のインバータを持つ
    請求項３８に記載のソースドライバ。
  40. 前記第１制御回路は、
    ＮＡＮＤゲートであって、当該ＮＡＮＤゲートの入力端子は前記電圧増加信号に接続され、当該ＮＡＮＤゲートの別の入力端子は前記参照信号に接続されているＮＡＮＤゲートと、
    インバータであって、当該インバータの入力端子は前記ＮＡＮＤゲートの出力端子に接続され、当該インバータは前記第１経路信号を出力するインバータとを持つ
    請求項３７に記載のソースドライバ。
  41. 前記第２制御回路は、
    第１インバータであって、当該第１インバータの入力端子は前記電圧減少信号に接続されている第１インバータと、
    ＮＡＮＤゲートであって、当該ＮＡＮＤゲートの入力端子は前記第１インバータの出力端子に接続され、当該ＮＡＮＤゲートの別の入力端子は前記参照信号に接続されているＮＡＮＤゲートと、
    第２インバータであって、当該第２インバータの入力端子は前記ＮＡＮＤゲートの出力端子に接続され、当該第２インバータは前記第２経路信号を出力する第２インバータとを持つ
    請求項３７に記載のソースドライバ。
  42. 前記復元回路は、
    第１インバータであって、当該第１インバータの入力端子は前記電圧増加信号に接続されている第１インバータと、
    前記第１インバータの出力端子、前記電圧減少信号および前記参照信号に接続された３つの入力端子を持つＮＡＮＤゲートと、
    第２インバータであって、当該第２インバータの入力端子は前記ＮＡＮＤゲートの出力端子に接続され、当該第２インバータは前記復元信号を出力する第２インバータとを持つ
    請求項３７に記載のソースドライバ。
  43. 前記電圧調整回路は、
    第１端子および第２端子を持つコンデンサと、
    充電電圧と前記コンデンサの前記第１端子の間に接続された第１スイッチと、
    前記コンデンサの前記第２端子とグラウンド端子の間に接続された第２スイッチと、
    前記コンデンサの前記第２端子と前記第１駆動電圧の間に接続された第３スイッチと、
    前記コンデンサの前記第１端子と前記オペアンプの前記正入力端子の間に接続された第４スイッチと、
    前記第１駆動電圧と前記コンデンサの前記第１端子の間に接続された第５スイッチと、
    前記コンデンサの前記第２端子と前記オペアンプの前記正入力端子の間に接続された第６スイッチと、
    前記オペアンプの前記正入力端子と前記第１駆動電圧の間に接続された第７スイッチとを含み、
    前記充電信号が有効化されている場合、前記第１スイッチと前記第２スイッチがオンとなり、前記第１経路信号が有効化されている場合、前記第３スイッチと前記第４スイッチがオンとなり、前記第２経路信号が有効化されている場合、前記第５スイッチと前記第６スイッチがオンとなり、前記復元信号が有効化されている場合、前記第７スイッチがオンとなる
    請求項３７に記載のソースドライバ。
  44. 前記充電信号は充電期間に有効化され、前記第１駆動電圧が前記第２駆動電圧より大きい場合、前記第１経路信号がオーバードライブ期間に有効化され、前記第１駆動電圧が前記第２駆動電圧より小さい場合、前記第２経路信号が当該オーバードライブ期間に有効化され、前記オーバードライブ期間は前記充電期間より後であり、前記復元信号が有効化されている場合、前記オーバードライブ電圧は前記第１駆動電圧と等しい
    請求項４３に記載のソースドライバ。
  45. 前記オーバードライブ期間より後に、前記復元信号が復元期間に有効化される
    請求項４４に記載のソースドライバ。
  46. 前記充電信号は充電期間に有効化され、前記充電信号が有効化されている場合、前記第７スイッチがオンとなり、前記第１駆動電圧が前記第２駆動電圧より大きい場合、前記第１経路信号がオーバードライブ期間に有効化され、前記第１駆動電圧が前記第２駆動電圧より小さい場合、前記第２経路信号が当該オーバードライブ期間に有効化され、前記オーバードライブ期間は前記充電期間より後である
    請求項４３に記載のソースドライバ。
  47. 前記オーバードライブ期間の後に、前記復元信号が復元期間に有効化され、前記復元信号が有効化された場合、前記第１スイッチと前記第２スイッチがオンまたはオフとなる
    請求項４６に記載のソースドライバ。
  48. 前記充電信号が論理Ｈｉｇｈにある場合、前記充電信号が有効化されており、前記第１経路信号が論理Ｈｉｇｈにある場合、前記第１経路信号が有効化されており、前記第２経路信号が論理Ｈｉｇｈである場合、前記第２経路信号が有効化されており、前記復元信号が論理Ｈｉｇｈである場合、前記復元信号が有効化されている
    請求項３７に記載のソースドライバ。
  49. 前記制御部は前記電圧調整回路の出力を調整するために第１経路信号、第２経路信号および復元信号を出力し、前記制御部は、
    第１インバータであって、前記電圧増加信号を反転させて反転電圧増加信号を出力するために用いられる第１インバータと、
    ＡＮＤゲートであって、前記電圧減少信号および前記反転電圧増加信号に従って前記復元信号を生成するために用いられるＡＮＤゲートと、
    第２インバータであって、前記電圧減少信号を反転させ前記第２経路信号を出力するために用いられる第２インバータとを含み、
    前記制御部は、前記電圧増加信号に従って前記第１経路信号をそのまま出力する
    請求項３２に記載のソースドライバ。
  50. 前記電圧調整回路は、
    第１端子および第２端子を持つコンデンサと、
    充電電圧と前記コンデンサの前記第１端子の間に接続された第１スイッチと、
    前記コンデンサの前記第２端子とグラウンド端子の間に接続された第２スイッチと、
    前記コンデンサの前記第２端子と前記第１駆動電圧の間に接続された第３スイッチと、
    前記コンデンサの前記第１端子と前記オペアンプの前記正入力端子の間に接続された第４スイッチと、
    前記第１駆動電圧と前記コンデンサの前記第１端子の間に接続された第５スイッチと、
    前記コンデンサの前記第２端子と前記オペアンプの前記正入力端子の間に接続された第６スイッチと、
    前記オペアンプの前記正入力端子と前記第１駆動電圧の間に接続された第７スイッチとを含み、
    前記第１経路信号が有効化されている場合、前記第３スイッチと前記第４スイッチがオンとなり、前記第２経路信号が有効化されている場合、前記第５スイッチと前記第６スイッチがオンとなり、前記復元信号が有効化されている場合、前記第１スイッチ、前記第２スイッチおよび前記第７スイッチがオンとなる
    請求項４９に記載のソースドライバ。
  51. 前記第１駆動電圧が前記第２駆動電圧より大きい場合、前記第１経路信号がオーバードライブ期間に有効化され、前記第１駆動電圧が前記第２駆動電圧より小さい場合、前記第２経路信号が当該オーバードライブ期間に有効化される
    請求項５０に記載のソースドライバ。
  52. 前記オーバードライブ期間の後に、前記復元信号が復元期間に有効化される
    請求項５１に記載のソースドライバ。
  53. 前記電圧調整回路は、
    第１電流源と前記第１駆動電圧の間に接続された第１レジスタであって、当該第１電流源の別の端子は第１作動電圧に接続されている第１レジスタと、
    前記第１駆動電圧と第２電流源の間に接続された第２レジスタであって、当該第２電流源の別の端子は第２作動電圧に接続されている第２レジスタと、
    第１スイッチであって、当該第１スイッチの端子は前記第１レジスタと前記第１電流源の共通ノードに接続され、当該第１スイッチの別の端子は前記オペアンプの前記正入力端子に接続される第１スイッチと、
    第２スイッチであって、当該第２スイッチの端子は前記第２レジスタと前記第２電流源の共通ノードに接続され、当該第２スイッチの別の端子は前記オペアンプの前記正入力端子に接続される第２スイッチと、
    前記オペアンプの前記正入力端子と前記第１駆動電圧の間に接続された第３スイッチとを含み、
    前記第１経路信号が有効化されている場合、前記第１スイッチがオンであり、前記第２経路信号が有効化されている場合、前記第２スイッチがオンであり、前記復元信号が有効化されている場合、前記第３スイッチがオンである
    請求項４９に記載のソースドライバ。
  54. 前記反転された前記電圧減少信号が論理Ｈｉｇｈである場合、前記第２経路信号が有効化されており、前記電圧増加信号が論理Ｈｉｇｈである場合、前記第１経路信号が有効化され、前記復元信号が論理Ｈｉｇｈである場合、前記復元信号が有効化されている
    請求項４９に記載のソースドライバ。
  55. 前記第１作動電圧はシステム作動電圧以上である
    請求項５３に記載のソースドライバ。
  56. 前記第２作動電圧はグラウンド電圧以下である
    請求項５３に記載のソースドライバ。
  57. 前記第１駆動電圧が前記第２駆動電圧より大きい場合、前記電圧増加信号は論理Ｈｉｇｈで前記電圧減少信号は論理Ｈｉｇｈである
    請求項３２に記載のソースドライバ。
  58. 前記第１駆動電圧が前記第２駆動電圧より小さい場合、前記電圧増加信号は論理Ｌｏｗで前記電圧減少信号は論理Ｈｉｇｈである
    請求項３２に記載のソースドライバ。
  59. 前記第１駆動電圧が前記第２駆動電圧に等しい場合、前記電圧増加信号が論理Ｌｏｗで前記電圧減少信号が論理Ｈｉｇｈである
    請求項３２に記載のソースドライバ。
  60. 前記駆動部は、
    前記表示信号をラッチしてデジタル駆動信号を出力するために用いられるシフトラッチ部と、
    前記シフトラッチ部に接続されたレベルシフタであって、前記デジタル駆動信号の電圧レベルを調整して調整された前記デジタル駆動信号を出力するレベルシフタと、
    前記レベルシフタに接続されたデジタル／アナログコンバータであって、前記レベルシフタから出力された前記デジタル駆動信号に従って前記第１駆動電圧を生成するデジタル／アナログコンバータとを有する
    請求項３０に記載のソースドライバ。
  61. 前記シフトラッチ部は、
    シフト信号を出力するために用いられるシフトレジスタと、
    前記シフトレジスタに接続されたラッチ部であって、前記シフト信号に従って前記表示信号をラッチして前記デジタル駆動信号を出力するラッチ部とを含む
    請求項６０に記載のソースドライバ。
  62. 前記ラッチ部は、
    前記シフトレジスタに接続された第１ラッチであって、前記シフト信号に従って少しずつ前記表示信号をラッチする第１ラッチと、
    前記第１ラッチに接続された第２ラッチであって、前記第１ラッチのラッチ結果に従って前記デジタル駆動信号を出力する第２ラッチとを持つ
    請求項６１に記載のソースドライバ。
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