JP2001209359A - 液晶表示装置の駆動方法および駆動装置 - Google Patents
液晶表示装置の駆動方法および駆動装置Info
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Abstract
(57)【要約】
【課題】 液晶パネルが大型化して負荷が大きくなって
も液晶パネルを低消費電流で駆動できるドライバＩＣを
提供する。 【解決手段】 駆動装置である水平ドライバＩＣで駆動
するとき、８ビットのデジタルデータ信号Ｄ１〜Ｄ８に
基づいてＲＯＭデコーダ１１で２５６階調の階調電圧Ｖ
１〜Ｖ２５６のうちの１つをＲＯＭデコーダ１１からの
出力Ｖｘ１として選択し、ボルテージホロワ接続の演算
増幅器２０で駆動能力を上げて駆動電圧Ｖｏとして出力
端子３０からデータ線に出力する駆動方法において、駆
動電圧Ｖｏの波形の立ち上がりおよび立ち下がり時に、
デジタルデータ信号Ｄ１〜Ｄ８のうち上位２ビットのデ
ータＤ７，Ｄ８に基づいて、上記立ち上がりおよび立ち
下がりの傾きを急峻な方向に付勢する階調電圧を低イン
ピーダンスでＲＯＭデコーダ１１からの出力Ｖｘ２とし
て演算増幅器２０を介さずに演算増幅器２０の出力側に
直接供給する。
も液晶パネルを低消費電流で駆動できるドライバＩＣを
提供する。 【解決手段】 駆動装置である水平ドライバＩＣで駆動
するとき、８ビットのデジタルデータ信号Ｄ１〜Ｄ８に
基づいてＲＯＭデコーダ１１で２５６階調の階調電圧Ｖ
１〜Ｖ２５６のうちの１つをＲＯＭデコーダ１１からの
出力Ｖｘ１として選択し、ボルテージホロワ接続の演算
増幅器２０で駆動能力を上げて駆動電圧Ｖｏとして出力
端子３０からデータ線に出力する駆動方法において、駆
動電圧Ｖｏの波形の立ち上がりおよび立ち下がり時に、
デジタルデータ信号Ｄ１〜Ｄ８のうち上位２ビットのデ
ータＤ７，Ｄ８に基づいて、上記立ち上がりおよび立ち
下がりの傾きを急峻な方向に付勢する階調電圧を低イン
ピーダンスでＲＯＭデコーダ１１からの出力Ｖｘ２とし
て演算増幅器２０を介さずに演算増幅器２０の出力側に
直接供給する。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置の駆
動方法および駆動装置に関し、特に液晶表示装置を低消
費電力で駆動するのに好適な駆動方法および駆動装置に
関する。
動方法および駆動装置に関し、特に液晶表示装置を低消
費電力で駆動するのに好適な駆動方法および駆動装置に
関する。
【０００２】
【従来の技術】液晶表示装置において、液晶パネルのデ
ータ線を駆動装置である水平ドライバＩＣで駆動すると
き、図８に示すように、ｎビット、例えば、８ビットの
デジタルデータ信号Ｄ１〜Ｄ８に基づいてＲＯＭデコー
ダ１０で２の８乗階調である２５６階調の階調電圧Ｖ１
〜Ｖ２５６のうちの１つをＲＯＭデコーダ１０からの出
力Ｖｘとして選択し、ボルテージホロワ接続の演算増幅
器２０で駆動能力を上げて駆動電圧Ｖｏとして出力端子
３０からデータ線に出力する駆動方法が用いられてい
る。
ータ線を駆動装置である水平ドライバＩＣで駆動すると
き、図８に示すように、ｎビット、例えば、８ビットの
デジタルデータ信号Ｄ１〜Ｄ８に基づいてＲＯＭデコー
ダ１０で２の８乗階調である２５６階調の階調電圧Ｖ１
〜Ｖ２５６のうちの１つをＲＯＭデコーダ１０からの出
力Ｖｘとして選択し、ボルテージホロワ接続の演算増幅
器２０で駆動能力を上げて駆動電圧Ｖｏとして出力端子
３０からデータ線に出力する駆動方法が用いられてい
る。
【０００３】上述の駆動電圧Ｖｏとして、液晶固有の特
性から画素ごとにコモン電極の電圧に対して正電圧と負
電圧を交互に印加しなければならない。例えば、データ
線に駆動電圧Ｖｏとして正電圧を印加するときは、図９
に示すように、８ビットのデジタルデータ信号Ｄ１〜Ｄ
８に基づいてＰＲＯＭデコーダ１０Ｐで２５６階調の正
極性階調電圧ＶＰ１〜ＶＰ２５６のうちの１つがＲＯＭ
デコーダ１０Ｐからの出力ＶＰｘとして選択されて演算
増幅器２０Ｐを介して出力端子３０から正の駆動電圧Ｖ
Ｐｏとしてデータ線に出力される。また、データ線に２
５６階調の負電圧を印加するときは、図１０に示すよう
に、８ビットのデジタルデータ信号Ｄ１〜Ｄ８に基づい
てＮＲＯＭデコーダ１０Ｎで２５６階調の負極性階調電
圧ＶＮ１〜ＶＮ２５６のうちの１つがＲＯＭデコーダ１
０Ｎからの出力ＶＮｘとして選択されて演算増幅器２０
Ｎを介して出力端子３０から負の駆動電圧ＶＮｏとして
データ線に出力される。
性から画素ごとにコモン電極の電圧に対して正電圧と負
電圧を交互に印加しなければならない。例えば、データ
線に駆動電圧Ｖｏとして正電圧を印加するときは、図９
に示すように、８ビットのデジタルデータ信号Ｄ１〜Ｄ
８に基づいてＰＲＯＭデコーダ１０Ｐで２５６階調の正
極性階調電圧ＶＰ１〜ＶＰ２５６のうちの１つがＲＯＭ
デコーダ１０Ｐからの出力ＶＰｘとして選択されて演算
増幅器２０Ｐを介して出力端子３０から正の駆動電圧Ｖ
Ｐｏとしてデータ線に出力される。また、データ線に２
５６階調の負電圧を印加するときは、図１０に示すよう
に、８ビットのデジタルデータ信号Ｄ１〜Ｄ８に基づい
てＮＲＯＭデコーダ１０Ｎで２５６階調の負極性階調電
圧ＶＮ１〜ＶＮ２５６のうちの１つがＲＯＭデコーダ１
０Ｎからの出力ＶＮｘとして選択されて演算増幅器２０
Ｎを介して出力端子３０から負の駆動電圧ＶＮｏとして
データ線に出力される。
【０００４】ＰＲＯＭデコーダ１０Ｐは、図１１に示す
ように、ＭＯＳトランジスタからなるＰ型第１トランジ
スタ１Ｐとソース・ドレイン間をショートさせて常時オ
ン状態としたＰ型第２トランジスタ２Ｐとを、所定位置
で２５６行と１６列にマトリックス配置している。各行
はトランジスタ１Ｐとトランジスタ２Ｐとが直列接続さ
れたものを一対としてそれらが更に八対組み合わされト
ランジスタ直列回路３Ｐを構成している。各行の各対は
各対のトランジスタの一方（図面上で左側）のゲートが
列毎に共通接続されたゲート列４Ｐａと、他方（図面上
で右側）のゲートが列毎に共通接続されたゲート列４Ｐ
ｂとでゲート列対４Ｐを構成している。各トランジスタ
直列回路３Ｐの一端側（図面上で左側）には図示しない
階調電圧発生回路から２５６階調の正極性階調電圧ＶＰ
１〜ＶＰ２５６がそれぞれ供給される。各ゲート列対４
ＰにはドライバＩＣ内の前段回路から液晶表示パネルの
データ線に対応する８ビットのデジタルデータ信号Ｄ
８，Ｄ７，…，Ｄ１（Ｄ８が上位ビット側）がゲート列
４Ｐａの第１列目（図面上で左側）〜第８列目に正相Ｄ
Ｐ８，ＤＰ７，…，ＤＰ１で供給され、ゲート列４Ｐｂ
の第１列目（図面上で左側）〜第８列目に逆相ＤＰ８バ
ー，ＤＰ７バー，…，ＤＰ１バーで供給される。各トラ
ンジスタ直列回路３Ｐの他端側（図面上で右側）は共通
接続され、演算増幅器２０Ｐに正極性階調電圧ＶＰ１〜
ＶＰ２５６のうち８ビットのデジタルデータ信号Ｄ１〜
Ｄ８に対応する１つがＰＲＯＭデコーダ１０Ｐから出力
ＶＰｘとして出力される。
ように、ＭＯＳトランジスタからなるＰ型第１トランジ
スタ１Ｐとソース・ドレイン間をショートさせて常時オ
ン状態としたＰ型第２トランジスタ２Ｐとを、所定位置
で２５６行と１６列にマトリックス配置している。各行
はトランジスタ１Ｐとトランジスタ２Ｐとが直列接続さ
れたものを一対としてそれらが更に八対組み合わされト
ランジスタ直列回路３Ｐを構成している。各行の各対は
各対のトランジスタの一方（図面上で左側）のゲートが
列毎に共通接続されたゲート列４Ｐａと、他方（図面上
で右側）のゲートが列毎に共通接続されたゲート列４Ｐ
ｂとでゲート列対４Ｐを構成している。各トランジスタ
直列回路３Ｐの一端側（図面上で左側）には図示しない
階調電圧発生回路から２５６階調の正極性階調電圧ＶＰ
１〜ＶＰ２５６がそれぞれ供給される。各ゲート列対４
ＰにはドライバＩＣ内の前段回路から液晶表示パネルの
データ線に対応する８ビットのデジタルデータ信号Ｄ
８，Ｄ７，…，Ｄ１（Ｄ８が上位ビット側）がゲート列
４Ｐａの第１列目（図面上で左側）〜第８列目に正相Ｄ
Ｐ８，ＤＰ７，…，ＤＰ１で供給され、ゲート列４Ｐｂ
の第１列目（図面上で左側）〜第８列目に逆相ＤＰ８バ
ー，ＤＰ７バー，…，ＤＰ１バーで供給される。各トラ
ンジスタ直列回路３Ｐの他端側（図面上で右側）は共通
接続され、演算増幅器２０Ｐに正極性階調電圧ＶＰ１〜
ＶＰ２５６のうち８ビットのデジタルデータ信号Ｄ１〜
Ｄ８に対応する１つがＰＲＯＭデコーダ１０Ｐから出力
ＶＰｘとして出力される。
【０００５】ＮＲＯＭデコーダ１０Ｎは図１２に示すよ
うに、ＭＯＳトランジスタからなるＮ型第１トランジス
タ１Ｎとソース・ドレイン間をショートさせて常時オン
状態としたＰ型第２トランジスタ２Ｎとを所定位置で２
５６行と１６列にマトリックス配置している。各行はト
ランジスタ１Ｎとトランジスタ２Ｎとが直列接続された
ものを一対としてそれらが更に八対組み合わされトラン
ジスタ直列回路３Ｎを構成している。各行の各対は各対
のトランジスタの一方（図面上で左側）のゲートが列毎
に共通接続されたゲート列４Ｎａと、他方（図面上で右
側）のゲートが列毎に共通接続されたゲート列４Ｎｂと
でゲート列対４Ｎを構成している。各トランジスタ直列
回路４Ｎの一端側（図面上で左側）には図示しない階調
電圧発生回路から２５６階調の負極性階調電圧ＶＮ１〜
ＶＮ２５６がそれぞれ供給される。各ゲート列対４Ｎに
はドライバＩＣ内の前段回路から液晶表示パネルのデー
タ線に対応する８ビットのデジタルデータ信号ＤＮ８，
ＤＮ７，…，ＤＮ１がゲート列４Ｎａの第１列目（図面
上で左側）〜第８列目に正相ＤＮ８，ＤＮ７，…，ＤＮ
１で供給され、ゲート列４Ｎｂの第１列目（図面上で左
側）〜第８列目に逆相ＤＮ８バー，ＤＮ７バー，…，Ｄ
Ｎ１バーで供給される。各トランジスタ直列回路３Ｎの
他端側（図面上で右側）は共通接続され、演算増幅器２
０Ｎに負極性階調電圧ＶＮ１〜ＶＮ２５６のうち８ビッ
トのデジタルデータ信号Ｄ１〜Ｄ８に対応する１つがＮ
ＲＯＭデコーダ１０Ｎから出力ＶＮｘとして出力され
る。
うに、ＭＯＳトランジスタからなるＮ型第１トランジス
タ１Ｎとソース・ドレイン間をショートさせて常時オン
状態としたＰ型第２トランジスタ２Ｎとを所定位置で２
５６行と１６列にマトリックス配置している。各行はト
ランジスタ１Ｎとトランジスタ２Ｎとが直列接続された
ものを一対としてそれらが更に八対組み合わされトラン
ジスタ直列回路３Ｎを構成している。各行の各対は各対
のトランジスタの一方（図面上で左側）のゲートが列毎
に共通接続されたゲート列４Ｎａと、他方（図面上で右
側）のゲートが列毎に共通接続されたゲート列４Ｎｂと
でゲート列対４Ｎを構成している。各トランジスタ直列
回路４Ｎの一端側（図面上で左側）には図示しない階調
電圧発生回路から２５６階調の負極性階調電圧ＶＮ１〜
ＶＮ２５６がそれぞれ供給される。各ゲート列対４Ｎに
はドライバＩＣ内の前段回路から液晶表示パネルのデー
タ線に対応する８ビットのデジタルデータ信号ＤＮ８，
ＤＮ７，…，ＤＮ１がゲート列４Ｎａの第１列目（図面
上で左側）〜第８列目に正相ＤＮ８，ＤＮ７，…，ＤＮ
１で供給され、ゲート列４Ｎｂの第１列目（図面上で左
側）〜第８列目に逆相ＤＮ８バー，ＤＮ７バー，…，Ｄ
Ｎ１バーで供給される。各トランジスタ直列回路３Ｎの
他端側（図面上で右側）は共通接続され、演算増幅器２
０Ｎに負極性階調電圧ＶＮ１〜ＶＮ２５６のうち８ビッ
トのデジタルデータ信号Ｄ１〜Ｄ８に対応する１つがＮ
ＲＯＭデコーダ１０Ｎから出力ＶＮｘとして出力され
る。
【０００６】以上の構成のＰＲＯＭデコーダ１０Ｐおよ
びＮＲＯＭデコーダ１０Ｎの動作を説明する。各トラン
ジスタ直列回路３Ｐ，３Ｎの一端側に２５６階調の階調
電圧ＶＰ１〜ＶＰ２５６，ＶＮ１〜ＶＮ２５６が与えら
れる。この状態で、”１（ハイレベル）”又は”０（ロ
ウレベル）”の所定のデータ信号ＤＰ８，ＤＰ７，…，
ＤＰ１，ＤＮ８，ＤＮ７，…，ＤＮ１が、ゲート列４Ｐ
ａ，４Ｎａの第１列目〜第８列目に正相ＤＰ８，ＤＰ
７，…，ＤＰ１，ＤＮ８，ＤＮ７，…，ＤＮ１でそれぞ
れ供給され、ゲート列４Ｐｂ，４Ｎｂの第１列目〜第８
列目に逆相ＤＰ８バー，ＤＰ７バー，…，ＤＰ１バー，
ＤＮ８バー，ＤＮ７バー，…，ＤＮ１バーでそれぞれ供
給されると各トランジスタ直列回路３Ｐ，３Ｎのうちの
選択された１つのトランジスタ直列回路３Ｐ，３Ｎのト
ランジスタ１Ｐ，１Ｎがすべてオン状態（トランジスタ
２Ｐ，２Ｎは常時オン状態）となり、そのトランジスタ
直列回路３Ｐ，３Ｎに与えられている階調電圧がＶＰ
ｘ，ＶＮｘとして取り出される。
びＮＲＯＭデコーダ１０Ｎの動作を説明する。各トラン
ジスタ直列回路３Ｐ，３Ｎの一端側に２５６階調の階調
電圧ＶＰ１〜ＶＰ２５６，ＶＮ１〜ＶＮ２５６が与えら
れる。この状態で、”１（ハイレベル）”又は”０（ロ
ウレベル）”の所定のデータ信号ＤＰ８，ＤＰ７，…，
ＤＰ１，ＤＮ８，ＤＮ７，…，ＤＮ１が、ゲート列４Ｐ
ａ，４Ｎａの第１列目〜第８列目に正相ＤＰ８，ＤＰ
７，…，ＤＰ１，ＤＮ８，ＤＮ７，…，ＤＮ１でそれぞ
れ供給され、ゲート列４Ｐｂ，４Ｎｂの第１列目〜第８
列目に逆相ＤＰ８バー，ＤＰ７バー，…，ＤＰ１バー，
ＤＮ８バー，ＤＮ７バー，…，ＤＮ１バーでそれぞれ供
給されると各トランジスタ直列回路３Ｐ，３Ｎのうちの
選択された１つのトランジスタ直列回路３Ｐ，３Ｎのト
ランジスタ１Ｐ，１Ｎがすべてオン状態（トランジスタ
２Ｐ，２Ｎは常時オン状態）となり、そのトランジスタ
直列回路３Ｐ，３Ｎに与えられている階調電圧がＶＰ
ｘ，ＶＮｘとして取り出される。
【０００７】
【発明が解決しようとする課題】ところで、上述のよう
に、液晶パネルの駆動電圧として、画素ごとにコモン電
圧に対して正電圧と負電圧を交互に印加するとき、駆動
電圧の波形は負電圧から正電圧の立ち上がり波形と正電
圧から負電圧の立ち下がり波形となる。この立ち上がり
波形および立ち下がり波形は液晶パネルへの書き込みが
正常に行なわれるためには傾きが急峻であることが要求
される。この立ち上がり波形および立ち下がり波形は、
演算増幅器に含まれるＭＯＳトランジスタのバイアス電
流が一定の場合、液晶パネルが大型化して負荷が大きく
なるに従い、図１３に立ち上がり波形の例を示すよう
に、緩やかな傾きとなる。従って、液晶パネルへの書き
込みが正常に行なわれるには、液晶パネルの負荷が大き
くなるに従い、演算増幅器に含まれるＭＯＳトランジス
タのバイアス電流を大きくする必要があり、消費電流が
大きくなるという問題があった。従って、本発明は上記
の問題点を解決するためになされたもので、駆動電圧の
波形の立ち上がり時および立ち下がり時に立ち上がりお
よび立ち下がりの傾きを急峻な方向に付勢する電圧をＲ
ＯＭデコーダから演算増幅器を介さずに演算増幅器の出
力側に直接供給するようにした液晶表示装置の駆動方法
および駆動装置を提供することを目的とする。
に、液晶パネルの駆動電圧として、画素ごとにコモン電
圧に対して正電圧と負電圧を交互に印加するとき、駆動
電圧の波形は負電圧から正電圧の立ち上がり波形と正電
圧から負電圧の立ち下がり波形となる。この立ち上がり
波形および立ち下がり波形は液晶パネルへの書き込みが
正常に行なわれるためには傾きが急峻であることが要求
される。この立ち上がり波形および立ち下がり波形は、
演算増幅器に含まれるＭＯＳトランジスタのバイアス電
流が一定の場合、液晶パネルが大型化して負荷が大きく
なるに従い、図１３に立ち上がり波形の例を示すよう
に、緩やかな傾きとなる。従って、液晶パネルへの書き
込みが正常に行なわれるには、液晶パネルの負荷が大き
くなるに従い、演算増幅器に含まれるＭＯＳトランジス
タのバイアス電流を大きくする必要があり、消費電流が
大きくなるという問題があった。従って、本発明は上記
の問題点を解決するためになされたもので、駆動電圧の
波形の立ち上がり時および立ち下がり時に立ち上がりお
よび立ち下がりの傾きを急峻な方向に付勢する電圧をＲ
ＯＭデコーダから演算増幅器を介さずに演算増幅器の出
力側に直接供給するようにした液晶表示装置の駆動方法
および駆動装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】（１）本発明に係わる液
晶表示装置の駆動方法は、駆動すべき液晶パネルのデー
タ線の駆動電圧として、ｎビットのデジタルデータ信号
に基づいて、２のｎ乗階調の階調電圧のうちの１つの階
調電圧をＲＯＭデコーダで選択し、ボルテージホロワ接
続の演算増幅器で駆動能力を上げて出力する液晶表示装
置の駆動方法において、前記駆動電圧の波形の立ち上が
りおよび立ち下がり時に、前記デジタルデータ信号に基
づいて、２のｎ乗階調の階調電圧のうち、前記立ち上が
りおよび立ち下がりの傾きを急峻な方向に付勢する１つ
の階調電圧を前記ＲＯＭデコーダで低インピーダンスで
選択し、前記演算増幅器の出力側に直接供給することを
特徴とする。 （２）本発明に係わる液晶表示装置の駆動方法は上記
（１）項において、前記低インピーダンスで選択される
階調電圧が前記デジタルデータ信号のうち上位ｍビット
のデータに基づいて選択されることを特徴とする。 （３）本発明に係わる液晶表示装置の駆動装置は、ｎビ
ットのデジタルデータ信号に基づいて２のｎ乗階調の階
調電圧のうちの１つの階調電圧を選択するＲＯＭデコー
ダと、この選択された階調電圧を駆動能力を上げて駆動
すべき液晶パネルのデータ線に出力するボルテージホロ
ワ接続の演算増幅器とを具備した液晶表示装置の駆動装
置において、前記ＲＯＭデコーダが、前記駆動電圧の立
ち上がりおよび立ち下がり時に、前記デジタルデータ信
号に基づいて、２のｎ乗階調の階調電圧のうち、前記立
ち上がりおよび立ち下がりの傾きを急峻な方向に付勢す
る１つの階調電圧を低インピーダンスで選択し、前記演
算増幅器の出力側に直接供給することを特徴とする。 （４）本発明に係わる液晶表示装置の駆動装置は上記
（３）項において、前記低インピーダンスで選択される
階調電圧が前記デジタルデータ信号のうち上位ｍビット
のデータに基づいて選択されることを特徴とする。 （５）本発明に係わる液晶表示装置の駆動装置は上記
（４）項において、前記ＲＯＭデコーダが、オン／オフ
制御可能な第１トランジスタと常時オンの第２トランジ
スタとの２個を１対とするｎ対で２ｎ列として２のｎ乗
行２ｎ列のマトリックスで両トランジスタを所定配置
し、行毎に前記両トランジスタをソースとドレインとで
接続したトランジスタ直列回路を有すると共に、前記各
対の一方のトランジスタのゲートが列毎に共通接続され
た一方のゲート列と他方のトランジスタのゲートが列毎
に共通接続された他方のゲート列とからなるゲート列対
を有し、前記各トランジスタ直列回路の一端は前記２の
ｎ乗階調の各階調電圧がそれぞれ接続され前記各トラン
ジスタ直列回路の各他端は共通接続されて前記演算増幅
器の入力に接続されると共に、前記一方のゲート列が前
記デジタルデータ信号の正相に接続され前記他方のゲー
ト列が前記デジタルデータ信号の逆相に接続されるＲＯ
Ｍデコーダからなることを特徴とする。 （６）本発明に係わる液晶表示装置の駆動装置は上記
（５）項において、前記ＲＯＭデコーダが、前記ｎ対の
ゲート列対のうち上位ｍビットのデータが供給されるゲ
ート列対に、前記２のｎ乗行のトランジスタ直列回路の
２の（ｎ−ｍ）乗行ごとに、オン／オフ制御可能な第３
トランジスタと常時オンの第４トランジスタとの１対
を、第３トランジスタは前記第１トランジスタと、およ
び第４トランジスタは前記第２トランジスタとそれぞれ
同一ゲート列で配置し、この両トランジスタをソースと
ドレインとで接続した第２トランジスタ直列回路を有す
ると共に、前記各第２トランジスタ直列回路の一端は前
記２の（ｎ−ｍ）乗行ごとに対応する各階調電圧のうち
１つがそれぞれ接続され、前記各第２トランジスタ直列
回路の各他端は共通接続されて前記演算増幅器の出力に
接続されることを特徴とする （７）本発明に係わる液晶表示装置の駆動装置は上記
（３）項において、前記演算増幅器が立ち上がり用演算
増幅器と立ち下がり用演算増幅器とからなり、前記立ち
上がり用演算増幅器に接続される前記ＲＯＭデコーダが
ＰＲＯＭデコーダであり、前記立ち下がり用演算増幅器
に接続される前記ＲＯＭデコーダがＮＲＯＭデコーダで
あることを特徴とする。 （８）本発明に係わる液晶表示装置の駆動装置は上記
（３）項において、前記演算増幅器が立ち上がり波形と
立ち下がり波形の両方を出力する演算増幅器であり、前
記ＲＯＭデコーダとして、ＰＲＯＭデコーダとＮＲＯＭ
デコーダとが交互に前記演算増幅器に接続されることを
特徴とする。
晶表示装置の駆動方法は、駆動すべき液晶パネルのデー
タ線の駆動電圧として、ｎビットのデジタルデータ信号
に基づいて、２のｎ乗階調の階調電圧のうちの１つの階
調電圧をＲＯＭデコーダで選択し、ボルテージホロワ接
続の演算増幅器で駆動能力を上げて出力する液晶表示装
置の駆動方法において、前記駆動電圧の波形の立ち上が
りおよび立ち下がり時に、前記デジタルデータ信号に基
づいて、２のｎ乗階調の階調電圧のうち、前記立ち上が
りおよび立ち下がりの傾きを急峻な方向に付勢する１つ
の階調電圧を前記ＲＯＭデコーダで低インピーダンスで
選択し、前記演算増幅器の出力側に直接供給することを
特徴とする。 （２）本発明に係わる液晶表示装置の駆動方法は上記
（１）項において、前記低インピーダンスで選択される
階調電圧が前記デジタルデータ信号のうち上位ｍビット
のデータに基づいて選択されることを特徴とする。 （３）本発明に係わる液晶表示装置の駆動装置は、ｎビ
ットのデジタルデータ信号に基づいて２のｎ乗階調の階
調電圧のうちの１つの階調電圧を選択するＲＯＭデコー
ダと、この選択された階調電圧を駆動能力を上げて駆動
すべき液晶パネルのデータ線に出力するボルテージホロ
ワ接続の演算増幅器とを具備した液晶表示装置の駆動装
置において、前記ＲＯＭデコーダが、前記駆動電圧の立
ち上がりおよび立ち下がり時に、前記デジタルデータ信
号に基づいて、２のｎ乗階調の階調電圧のうち、前記立
ち上がりおよび立ち下がりの傾きを急峻な方向に付勢す
る１つの階調電圧を低インピーダンスで選択し、前記演
算増幅器の出力側に直接供給することを特徴とする。 （４）本発明に係わる液晶表示装置の駆動装置は上記
（３）項において、前記低インピーダンスで選択される
階調電圧が前記デジタルデータ信号のうち上位ｍビット
のデータに基づいて選択されることを特徴とする。 （５）本発明に係わる液晶表示装置の駆動装置は上記
（４）項において、前記ＲＯＭデコーダが、オン／オフ
制御可能な第１トランジスタと常時オンの第２トランジ
スタとの２個を１対とするｎ対で２ｎ列として２のｎ乗
行２ｎ列のマトリックスで両トランジスタを所定配置
し、行毎に前記両トランジスタをソースとドレインとで
接続したトランジスタ直列回路を有すると共に、前記各
対の一方のトランジスタのゲートが列毎に共通接続され
た一方のゲート列と他方のトランジスタのゲートが列毎
に共通接続された他方のゲート列とからなるゲート列対
を有し、前記各トランジスタ直列回路の一端は前記２の
ｎ乗階調の各階調電圧がそれぞれ接続され前記各トラン
ジスタ直列回路の各他端は共通接続されて前記演算増幅
器の入力に接続されると共に、前記一方のゲート列が前
記デジタルデータ信号の正相に接続され前記他方のゲー
ト列が前記デジタルデータ信号の逆相に接続されるＲＯ
Ｍデコーダからなることを特徴とする。 （６）本発明に係わる液晶表示装置の駆動装置は上記
（５）項において、前記ＲＯＭデコーダが、前記ｎ対の
ゲート列対のうち上位ｍビットのデータが供給されるゲ
ート列対に、前記２のｎ乗行のトランジスタ直列回路の
２の（ｎ−ｍ）乗行ごとに、オン／オフ制御可能な第３
トランジスタと常時オンの第４トランジスタとの１対
を、第３トランジスタは前記第１トランジスタと、およ
び第４トランジスタは前記第２トランジスタとそれぞれ
同一ゲート列で配置し、この両トランジスタをソースと
ドレインとで接続した第２トランジスタ直列回路を有す
ると共に、前記各第２トランジスタ直列回路の一端は前
記２の（ｎ−ｍ）乗行ごとに対応する各階調電圧のうち
１つがそれぞれ接続され、前記各第２トランジスタ直列
回路の各他端は共通接続されて前記演算増幅器の出力に
接続されることを特徴とする （７）本発明に係わる液晶表示装置の駆動装置は上記
（３）項において、前記演算増幅器が立ち上がり用演算
増幅器と立ち下がり用演算増幅器とからなり、前記立ち
上がり用演算増幅器に接続される前記ＲＯＭデコーダが
ＰＲＯＭデコーダであり、前記立ち下がり用演算増幅器
に接続される前記ＲＯＭデコーダがＮＲＯＭデコーダで
あることを特徴とする。 （８）本発明に係わる液晶表示装置の駆動装置は上記
（３）項において、前記演算増幅器が立ち上がり波形と
立ち下がり波形の両方を出力する演算増幅器であり、前
記ＲＯＭデコーダとして、ＰＲＯＭデコーダとＮＲＯＭ
デコーダとが交互に前記演算増幅器に接続されることを
特徴とする。
【０００９】
【発明の実施の形態】以下に、本発明に基づき、液晶表
示装置において、液晶パネルのデータ線を駆動する駆動
方法を説明する。図１に示すように、ｎビットとして、
例えば、８ビットのデジタルデータ信号Ｄ１〜Ｄ８に基
づいてＲＯＭデコーダ１１で２の８乗階調である２５６
階調の階調電圧Ｖ１〜Ｖ２５６のうちの１つをＲＯＭデ
コーダ１１からの出力Ｖｘ１として選択し、ボルテージ
ホロワ接続の演算増幅器２０で駆動能力を上げて駆動電
圧Ｖｏとして出力端子３０からデータ線に出力する駆動
方法において、駆動電圧Ｖｏとして、階調電圧Ｖｘ１を
演算増幅器２０を介して出力するのに加えて、駆動電圧
Ｖｏが負電圧から正電圧に立ち上がり時および正電圧か
ら負電圧に立ち下がり時にこの立ち上がりおよび立ち下
がりの傾きを急峻な方向に付勢する電圧を低インピーダ
ンスでＲＯＭデコーダ１１からの出力Ｖｘ２として演算
増幅器２０を介さずに演算増幅器２０の出力側に直接供
給する。
示装置において、液晶パネルのデータ線を駆動する駆動
方法を説明する。図１に示すように、ｎビットとして、
例えば、８ビットのデジタルデータ信号Ｄ１〜Ｄ８に基
づいてＲＯＭデコーダ１１で２の８乗階調である２５６
階調の階調電圧Ｖ１〜Ｖ２５６のうちの１つをＲＯＭデ
コーダ１１からの出力Ｖｘ１として選択し、ボルテージ
ホロワ接続の演算増幅器２０で駆動能力を上げて駆動電
圧Ｖｏとして出力端子３０からデータ線に出力する駆動
方法において、駆動電圧Ｖｏとして、階調電圧Ｖｘ１を
演算増幅器２０を介して出力するのに加えて、駆動電圧
Ｖｏが負電圧から正電圧に立ち上がり時および正電圧か
ら負電圧に立ち下がり時にこの立ち上がりおよび立ち下
がりの傾きを急峻な方向に付勢する電圧を低インピーダ
ンスでＲＯＭデコーダ１１からの出力Ｖｘ２として演算
増幅器２０を介さずに演算増幅器２０の出力側に直接供
給する。
【００１０】この出力Ｖｘ２は、ｎビットのデジタルデ
ータ信号の上位ｍビット、本実施例では、８ビットのデ
ジタルデータ信号Ｄ１〜Ｄ８（Ｄ８が上位ビット側）
の、例えば、上位２ビットＤ８，Ｄ７に基づいて、次の
ようにＲＯＭデコーダ１１から出力する。８ビットのデ
ジタルデータ信号Ｄ１〜Ｄ８に基づいて階調電圧Ｖ１〜
Ｖ２５６のうちの１つを出力Ｖｘ１として選択すると
き、８ビットのデジタルデータ信号Ｄ１〜Ｄ８の上位２
ビットＤ８，Ｄ７が“００”のときは第１から第６４階
調電圧Ｖ１〜Ｖ６４、“０１”のときは第６５から第１
２８階調電圧Ｖ６５〜Ｖ１２８、“１０”のときは第１
２９から第１９２階調電圧Ｖ１２９〜Ｖ１９２、および
“１１”のときは第１９３から第２５６階調電圧Ｖ１９
３〜Ｖ２５６のそれぞれの階調電圧群が選択される。こ
れらの階調電圧群に対して、それぞれ、例えば、第６４
階調電圧Ｖ６４、第１２８階調電圧Ｖ１２８、第１９２
階調電圧Ｖ１９２、および第２５６階調電圧Ｖ２５６を
指定して、８ビットのデジタルデータ信号Ｄ１〜Ｄ８の
上位２ビットＤ８，Ｄ７に基づいて、これらの４つの階
調電圧Ｖ６４，Ｖ１２８，Ｖ１９２，Ｖ２５６のうち１
つを上記の出力Ｖｘ２として選択してＲＯＭデコーダ１
１から出力する。
ータ信号の上位ｍビット、本実施例では、８ビットのデ
ジタルデータ信号Ｄ１〜Ｄ８（Ｄ８が上位ビット側）
の、例えば、上位２ビットＤ８，Ｄ７に基づいて、次の
ようにＲＯＭデコーダ１１から出力する。８ビットのデ
ジタルデータ信号Ｄ１〜Ｄ８に基づいて階調電圧Ｖ１〜
Ｖ２５６のうちの１つを出力Ｖｘ１として選択すると
き、８ビットのデジタルデータ信号Ｄ１〜Ｄ８の上位２
ビットＤ８，Ｄ７が“００”のときは第１から第６４階
調電圧Ｖ１〜Ｖ６４、“０１”のときは第６５から第１
２８階調電圧Ｖ６５〜Ｖ１２８、“１０”のときは第１
２９から第１９２階調電圧Ｖ１２９〜Ｖ１９２、および
“１１”のときは第１９３から第２５６階調電圧Ｖ１９
３〜Ｖ２５６のそれぞれの階調電圧群が選択される。こ
れらの階調電圧群に対して、それぞれ、例えば、第６４
階調電圧Ｖ６４、第１２８階調電圧Ｖ１２８、第１９２
階調電圧Ｖ１９２、および第２５６階調電圧Ｖ２５６を
指定して、８ビットのデジタルデータ信号Ｄ１〜Ｄ８の
上位２ビットＤ８，Ｄ７に基づいて、これらの４つの階
調電圧Ｖ６４，Ｖ１２８，Ｖ１９２，Ｖ２５６のうち１
つを上記の出力Ｖｘ２として選択してＲＯＭデコーダ１
１から出力する。
【００１１】上記駆動方法において、駆動電圧Ｖｏを出
力端子３０からデータ線に出力するときは、コモン電極
の電圧に対して正電圧と負電圧を交互に印加する。例え
ば、データ線に２５６階調の正電圧を印加するときは、
図２に示すように、８ビットのデジタルデータ信号Ｄ１
〜Ｄ８に基づいてＲＯＭデコーダ１１Ｐで２５６階調の
正極性階調電圧ＶＰ１〜ＶＰ２５６のうちの１つをＲＯ
Ｍデコーダ１１Ｐからの出力ＶＰｘ１として選択し、演
算増幅器２０Ｐを介して出力端子３０に正の駆動電圧Ｖ
Ｐｏとして供給するとともに、駆動電圧ＶＰｏの波形の
立ち上がり時にラッチ信号ＳＴＢのパルス期間に同期し
て、立ち上がりの傾きを急峻な方向に付勢する電圧を低
インピーダンスでＰＲＯＭデコーダ１１Ｐからの出力Ｖ
Ｐｘ２として演算増幅器２０Ｐを介さずに演算増幅器２
０Ｐの出力側に直接供給する。また、データ線に２５６
階調の負電圧を印加するときは、図３に示すように、８
ビットのデジタルデータ信号Ｄ１〜Ｄ８に基づいてＲＯ
Ｍデコーダ１１Ｎで２５６階調の負極性階調電圧ＶＮ１
〜ＶＮ２５６のうちの１つをＲＯＭデコーダ１１Ｎから
の出力ＶＮｘ１として選択し、演算増幅器２０Ｎを介し
て出力端子３０に駆動電圧ＶＮｏとして供給するととも
に、演算増幅器２０Ｎの出力波形の立ち下がり時にラッ
チ信号ＳＴＢのパルス期間に同期して、立ち下がりの傾
きを急峻な方向に付勢する電圧を低インピーダンスでＮ
ＲＯＭデコーダ１１Ｎからの出力ＶＮｘ２として演算増
幅器２０Ｎを介さずに演算増幅器２０Ｎの出力側に直接
供給する。
力端子３０からデータ線に出力するときは、コモン電極
の電圧に対して正電圧と負電圧を交互に印加する。例え
ば、データ線に２５６階調の正電圧を印加するときは、
図２に示すように、８ビットのデジタルデータ信号Ｄ１
〜Ｄ８に基づいてＲＯＭデコーダ１１Ｐで２５６階調の
正極性階調電圧ＶＰ１〜ＶＰ２５６のうちの１つをＲＯ
Ｍデコーダ１１Ｐからの出力ＶＰｘ１として選択し、演
算増幅器２０Ｐを介して出力端子３０に正の駆動電圧Ｖ
Ｐｏとして供給するとともに、駆動電圧ＶＰｏの波形の
立ち上がり時にラッチ信号ＳＴＢのパルス期間に同期し
て、立ち上がりの傾きを急峻な方向に付勢する電圧を低
インピーダンスでＰＲＯＭデコーダ１１Ｐからの出力Ｖ
Ｐｘ２として演算増幅器２０Ｐを介さずに演算増幅器２
０Ｐの出力側に直接供給する。また、データ線に２５６
階調の負電圧を印加するときは、図３に示すように、８
ビットのデジタルデータ信号Ｄ１〜Ｄ８に基づいてＲＯ
Ｍデコーダ１１Ｎで２５６階調の負極性階調電圧ＶＮ１
〜ＶＮ２５６のうちの１つをＲＯＭデコーダ１１Ｎから
の出力ＶＮｘ１として選択し、演算増幅器２０Ｎを介し
て出力端子３０に駆動電圧ＶＮｏとして供給するととも
に、演算増幅器２０Ｎの出力波形の立ち下がり時にラッ
チ信号ＳＴＢのパルス期間に同期して、立ち下がりの傾
きを急峻な方向に付勢する電圧を低インピーダンスでＮ
ＲＯＭデコーダ１１Ｎからの出力ＶＮｘ２として演算増
幅器２０Ｎを介さずに演算増幅器２０Ｎの出力側に直接
供給する。
【００１２】ＰＲＯＭデコーダ１１ＰおよびＮＲＯＭデ
コーダ１１Ｎの回路構成について、図４および図５を参
照して説明する。尚、図１１および図１２と同一部分に
は同一符号を付してその説明を省略する。ＰＲＯＭデコ
ーダ１０ＰおよびＮＲＯＭデコーダ１０Ｎと異なる点
は、駆動電圧の波形の立ち上がり時および立ち下がり時
にラッチ信号ＳＴＢのパルス期間に同期して、立ち上が
りおよび立ち下がりの傾きを急峻な方向に付勢する電圧
ＶＰｘ２，ＶＮｘ２を低インピーダンスで供給する回路
がそれぞれ付加されている点である。この回路は、８ビ
ットのデジタルデータ信号Ｄ１〜Ｄ８の上位２ビットＤ
８，Ｄ７に基づいて、駆動電圧の波形の立ち上がり時お
よび立ち下がり時に、階調電圧ＶＰ６４，ＶＰ１２８，
ＶＰ１９２，ＶＰ２５６，および、ＶＮ６４，ＶＮ１２
８，ＶＮ１９２，ＶＮ２５６のうちそれぞれ１つを上記
の出力ＶＰｘ２，ＶＮｘ２として選択して出力する構成
としている。
コーダ１１Ｎの回路構成について、図４および図５を参
照して説明する。尚、図１１および図１２と同一部分に
は同一符号を付してその説明を省略する。ＰＲＯＭデコ
ーダ１０ＰおよびＮＲＯＭデコーダ１０Ｎと異なる点
は、駆動電圧の波形の立ち上がり時および立ち下がり時
にラッチ信号ＳＴＢのパルス期間に同期して、立ち上が
りおよび立ち下がりの傾きを急峻な方向に付勢する電圧
ＶＰｘ２，ＶＮｘ２を低インピーダンスで供給する回路
がそれぞれ付加されている点である。この回路は、８ビ
ットのデジタルデータ信号Ｄ１〜Ｄ８の上位２ビットＤ
８，Ｄ７に基づいて、駆動電圧の波形の立ち上がり時お
よび立ち下がり時に、階調電圧ＶＰ６４，ＶＰ１２８，
ＶＰ１９２，ＶＰ２５６，および、ＶＮ６４，ＶＮ１２
８，ＶＮ１９２，ＶＮ２５６のうちそれぞれ１つを上記
の出力ＶＰｘ２，ＶＮｘ２として選択して出力する構成
としている。
【００１３】ＰＲＯＭデコーダ１１Ｐは、図４に示すよ
うに、従来のＰＲＯＭデコーダ１０Ｐと同一の回路構成
に加えて、８ビットのデジタルデータ信号Ｄ１〜Ｄ８の
上位２ビットＤ８，Ｄ７に基づいて、駆動電圧の波形の
立ち上がり時および立ち下がり時に、階調電圧ＶＰ６
４，ＶＰ１２８（図示せず），ＶＰ１９２，ＶＰ２５６
のうちの１つを上記の出力ＶＰｘ２として選択して出力
するために、以下の回路が付加されている。この回路
は、各階調電圧ＶＰ６４，ＶＰ１２８，ＶＰ１９２，Ｖ
Ｐ２５６に対応する４本の低インピーダンスのトランジ
スタ直列回路５Ｐからなり、各トランジスタ直列回路５
Ｐの一端側（図面上で左側）は階調電圧ＶＰ６４，ＶＰ
１２８，ＶＰ１９２，ＶＰ２５６が供給される各トラン
ジスタ直列回路３Ｐの一端側にそれぞれ接続され、各ト
ランジスタ直列回路５Ｐの他端側は共通接続され出力Ｖ
Ｐｘ２としている。各トランジスタ直列回路５Ｐは、８
ビットのデジタルデータ信号Ｄ１〜Ｄ８の上位２ビット
Ｄ８，Ｄ７に基づいて、階調電圧ＶＰ６４，ＶＰ１２
８，ＶＰ１９２，ＶＰ２５６のうちの１つを低インピー
ダンスで選択するために、上位２ビットＤ８，Ｄ７が供
給される第１および第２列目のゲート列対４Ｐにゲート
接続されたＭＯＳトランジスタからなるＰ型第３トラン
ジスタ６Ｐとソース・ドレイン間をショートさせて常時
オン状態としたＰ型第４トランジスタ７Ｐとを有し、さ
らに、選択された階調電圧を駆動電圧の波形の立ち上が
り時および立ち下がり時に、出力ＶＰｘ２として出力す
るために、ラッチ信号ＳＴＢの逆相ＳＴＢバーが“０
（ロウレベル）”のときオン制御されるＰ型第５トラン
ジスタ８Ｐを有している。トランジスタ６Ｐは、トラン
ジスタ１Ｐのサイズを、例えば、１０倍にして構成さ
れ、階調電圧ＶＰ６４，ＶＰ１２８，ＶＰ１９２，ＶＰ
２５６が供給される各トランジスタ直列回路３Ｐのトラ
ンジスタ１Ｐと同一配列でゲート接続され、トランジス
タ７Ｐは、トランジスタ２Ｐのサイズを、例えば、１０
倍にして構成され、階調電圧ＶＰ６４，ＶＰ１２８，Ｖ
Ｐ１９２，ＶＰ２５６が供給される各トランジスタ直列
回路３Ｐのトランジスタ２Ｐと同一配列でゲート接続さ
れている。尚、各トランジスタ直列回路５Ｐのうち、第
２列目のゲート列対４Ｐのゲート列４Ｐｂに常時オン制
御のトランジスタ７Ｐが配置されるトランジスタ直列回
路５Ｐについては、トランジスタ７Ｐを配置せずに、第
２列目のゲート列対４Ｐのゲート列４Ｐａのトランジス
タ６Ｐをトランジスタ８Ｐに配線で直接接続してもよ
い。
うに、従来のＰＲＯＭデコーダ１０Ｐと同一の回路構成
に加えて、８ビットのデジタルデータ信号Ｄ１〜Ｄ８の
上位２ビットＤ８，Ｄ７に基づいて、駆動電圧の波形の
立ち上がり時および立ち下がり時に、階調電圧ＶＰ６
４，ＶＰ１２８（図示せず），ＶＰ１９２，ＶＰ２５６
のうちの１つを上記の出力ＶＰｘ２として選択して出力
するために、以下の回路が付加されている。この回路
は、各階調電圧ＶＰ６４，ＶＰ１２８，ＶＰ１９２，Ｖ
Ｐ２５６に対応する４本の低インピーダンスのトランジ
スタ直列回路５Ｐからなり、各トランジスタ直列回路５
Ｐの一端側（図面上で左側）は階調電圧ＶＰ６４，ＶＰ
１２８，ＶＰ１９２，ＶＰ２５６が供給される各トラン
ジスタ直列回路３Ｐの一端側にそれぞれ接続され、各ト
ランジスタ直列回路５Ｐの他端側は共通接続され出力Ｖ
Ｐｘ２としている。各トランジスタ直列回路５Ｐは、８
ビットのデジタルデータ信号Ｄ１〜Ｄ８の上位２ビット
Ｄ８，Ｄ７に基づいて、階調電圧ＶＰ６４，ＶＰ１２
８，ＶＰ１９２，ＶＰ２５６のうちの１つを低インピー
ダンスで選択するために、上位２ビットＤ８，Ｄ７が供
給される第１および第２列目のゲート列対４Ｐにゲート
接続されたＭＯＳトランジスタからなるＰ型第３トラン
ジスタ６Ｐとソース・ドレイン間をショートさせて常時
オン状態としたＰ型第４トランジスタ７Ｐとを有し、さ
らに、選択された階調電圧を駆動電圧の波形の立ち上が
り時および立ち下がり時に、出力ＶＰｘ２として出力す
るために、ラッチ信号ＳＴＢの逆相ＳＴＢバーが“０
（ロウレベル）”のときオン制御されるＰ型第５トラン
ジスタ８Ｐを有している。トランジスタ６Ｐは、トラン
ジスタ１Ｐのサイズを、例えば、１０倍にして構成さ
れ、階調電圧ＶＰ６４，ＶＰ１２８，ＶＰ１９２，ＶＰ
２５６が供給される各トランジスタ直列回路３Ｐのトラ
ンジスタ１Ｐと同一配列でゲート接続され、トランジス
タ７Ｐは、トランジスタ２Ｐのサイズを、例えば、１０
倍にして構成され、階調電圧ＶＰ６４，ＶＰ１２８，Ｖ
Ｐ１９２，ＶＰ２５６が供給される各トランジスタ直列
回路３Ｐのトランジスタ２Ｐと同一配列でゲート接続さ
れている。尚、各トランジスタ直列回路５Ｐのうち、第
２列目のゲート列対４Ｐのゲート列４Ｐｂに常時オン制
御のトランジスタ７Ｐが配置されるトランジスタ直列回
路５Ｐについては、トランジスタ７Ｐを配置せずに、第
２列目のゲート列対４Ｐのゲート列４Ｐａのトランジス
タ６Ｐをトランジスタ８Ｐに配線で直接接続してもよ
い。
【００１４】ＮＲＯＭデコーダ１１Ｎは、図５に示すよ
うに、従来のＮＲＯＭデコーダ１０Ｎと同一の回路構成
に加えて、８ビットのデジタルデータ信号Ｄ１〜Ｄ８の
上位２ビットＤ８，Ｄ７に基づいて、駆動電圧の波形の
立ち上がり時および立ち下がり時に、階調電圧ＶＮ６
４，ＶＮ１２８（図示せず），ＶＮ１９２，ＶＮ２５６
のうちの１つを上記の出力ＶＮｘ２として選択して出力
するために、以下の回路が付加されている。この回路
は、各階調電圧ＶＮ６４，ＶＮ１２８，ＶＮ１９２，Ｖ
Ｎ２５６に対応する４本の低インピーダンスのトランジ
スタ直列回路５Ｎからなり、各トランジスタ直列回路５
Ｎの一端側（図面上で左側）は階調電圧ＶＮ６４，ＶＮ
１２８，ＶＮ１９２，ＶＮ２５６が供給される各トラン
ジスタ直列回路３Ｎの一端側にそれぞれ接続され、各ト
ランジスタ直列回路５Ｎの他端側は共通接続され出力Ｖ
Ｎｘ２としている。各トランジスタ直列回路５Ｎは、８
ビットのデジタルデータ信号Ｄ１〜Ｄ８の上位２ビット
Ｄ８，Ｄ７に基づいて、階調電圧ＶＮ６４，ＶＮ１２
８，ＶＮ１９２，ＶＮ２５６のうちの１つを低インピー
ダンスで選択するために、上位２ビットＤ８，Ｄ７が供
給される第１および第２列目のゲート列対４Ｐにゲート
接続されたＭＯＳトランジスタからなるＮ型第３トラン
ジスタ６Ｎとソース・ドレイン間をショートさせて常時
オン状態としたＮ型第４トランジスタ７Ｎとを有し、さ
らに、選択された階調電圧を駆動電圧の波形の立ち上が
り時および立ち下がり時に、出力ＶＮｘ２として出力す
るために、ラッチ信号ＳＴＢが“１（ハイレベル）”の
ときオン制御されるＮ型第５トランジスタ８Ｎを有して
いる。トランジスタ６Ｎは、トランジスタ１Ｐのサイズ
を、例えば、１０倍にして構成され、階調電圧ＶＮ６
４，ＶＮ１２８，ＶＮ１９２，ＶＮ２５６が供給される
各トランジスタ直列回路３Ｎのトランジスタ１Ｎと同一
配列でゲート接続され、トランジスタ７Ｎは、トランジ
スタ２Ｎのサイズを、例えば、１０倍にして構成され、
階調電圧ＶＮ６４，ＶＮ１２８，ＶＮ１９２，ＶＮ２５
６が供給される各トランジスタ直列回路３Ｎのトランジ
スタ２Ｎと同一配列でゲート接続されている。尚、各ト
ランジスタ直列回路５Ｎのうち、第２列目のゲート列対
４Ｎのゲート列４Ｎｂに常時オン制御のトランジスタ７
Ｎが配置されるトランジスタ直列回路５Ｎについては、
トランジスタ７Ｎを配置せずに、第２列目のゲート列対
４Ｎのゲート列４Ｎａのトランジスタ６Ｎをトランジス
タ８Ｎに配線で直接接続してもよい。
うに、従来のＮＲＯＭデコーダ１０Ｎと同一の回路構成
に加えて、８ビットのデジタルデータ信号Ｄ１〜Ｄ８の
上位２ビットＤ８，Ｄ７に基づいて、駆動電圧の波形の
立ち上がり時および立ち下がり時に、階調電圧ＶＮ６
４，ＶＮ１２８（図示せず），ＶＮ１９２，ＶＮ２５６
のうちの１つを上記の出力ＶＮｘ２として選択して出力
するために、以下の回路が付加されている。この回路
は、各階調電圧ＶＮ６４，ＶＮ１２８，ＶＮ１９２，Ｖ
Ｎ２５６に対応する４本の低インピーダンスのトランジ
スタ直列回路５Ｎからなり、各トランジスタ直列回路５
Ｎの一端側（図面上で左側）は階調電圧ＶＮ６４，ＶＮ
１２８，ＶＮ１９２，ＶＮ２５６が供給される各トラン
ジスタ直列回路３Ｎの一端側にそれぞれ接続され、各ト
ランジスタ直列回路５Ｎの他端側は共通接続され出力Ｖ
Ｎｘ２としている。各トランジスタ直列回路５Ｎは、８
ビットのデジタルデータ信号Ｄ１〜Ｄ８の上位２ビット
Ｄ８，Ｄ７に基づいて、階調電圧ＶＮ６４，ＶＮ１２
８，ＶＮ１９２，ＶＮ２５６のうちの１つを低インピー
ダンスで選択するために、上位２ビットＤ８，Ｄ７が供
給される第１および第２列目のゲート列対４Ｐにゲート
接続されたＭＯＳトランジスタからなるＮ型第３トラン
ジスタ６Ｎとソース・ドレイン間をショートさせて常時
オン状態としたＮ型第４トランジスタ７Ｎとを有し、さ
らに、選択された階調電圧を駆動電圧の波形の立ち上が
り時および立ち下がり時に、出力ＶＮｘ２として出力す
るために、ラッチ信号ＳＴＢが“１（ハイレベル）”の
ときオン制御されるＮ型第５トランジスタ８Ｎを有して
いる。トランジスタ６Ｎは、トランジスタ１Ｐのサイズ
を、例えば、１０倍にして構成され、階調電圧ＶＮ６
４，ＶＮ１２８，ＶＮ１９２，ＶＮ２５６が供給される
各トランジスタ直列回路３Ｎのトランジスタ１Ｎと同一
配列でゲート接続され、トランジスタ７Ｎは、トランジ
スタ２Ｎのサイズを、例えば、１０倍にして構成され、
階調電圧ＶＮ６４，ＶＮ１２８，ＶＮ１９２，ＶＮ２５
６が供給される各トランジスタ直列回路３Ｎのトランジ
スタ２Ｎと同一配列でゲート接続されている。尚、各ト
ランジスタ直列回路５Ｎのうち、第２列目のゲート列対
４Ｎのゲート列４Ｎｂに常時オン制御のトランジスタ７
Ｎが配置されるトランジスタ直列回路５Ｎについては、
トランジスタ７Ｎを配置せずに、第２列目のゲート列対
４Ｎのゲート列４Ｎａのトランジスタ６Ｎをトランジス
タ８Ｎに配線で直接接続してもよい。
【００１５】以上の構成のＰＲＯＭデコーダ１１Ｐおよ
びＮＲＯＭデコーダ１１Ｎの動作を説明する。各トラン
ジスタ直列回路３Ｐ，３Ｎの一端側に２５６階調の階調
電圧ＶＰ１〜ＶＰ２５６，ＶＮ１〜ＶＮ２５６が与えら
れ、各トランジスタ直列回路５Ｐ，５Ｎの一端側に階調
電圧ＶＰ６４，ＶＰ１２８，ＶＰ１９２，ＶＰ２５６，
ＶＮ６４，ＶＮ１２８，ＶＮ１９２，ＶＮ２５６が与え
られる。この状態で、”Ｈ（ハイレベル）”又は”Ｌ”
の所定のデータ信号Ｄ８，Ｄ７，…，Ｄ１が、ゲート列
４Ｐａ，４Ｎａの第１列目〜第８列目に正相Ｄ８，Ｄ
７，…，Ｄ１でそれぞれ供給され、ゲート列４Ｐｂ，４
Ｎｂの第１列目〜第８列目に逆相Ｄ８バー，Ｄ７バー，
…，Ｄ１バーでそれぞれ供給されると各トランジスタ直
列回路３Ｐ，３Ｎの内選択された１つのトランジスタ直
列回路３Ｐ，３Ｎのトランジスタ１Ｐ，１Ｎがすべてオ
ン状態（トランジスタ２Ｐ，２Ｎは常時オン状態）とな
り、そのトランジスタ直列回路３Ｐ，３Ｎに与えられて
いる階調電圧が出力ＶＰｘ１として取り出されるととも
に、各トランジスタ直列回路５Ｐ，５Ｎのうちの選択さ
れた１つのトランジスタ直列回路５Ｐ，５Ｎのトランジ
スタ６Ｐ，６Ｎがすべてオン状態（トランジスタ７Ｐ，
７Ｎは常時オン状態）となり、そのトランジスタ直列回
路５Ｐ，５Ｎに与えられている階調電圧が出力ＶＰｘ２
として低インピーダンスで取り出される。
びＮＲＯＭデコーダ１１Ｎの動作を説明する。各トラン
ジスタ直列回路３Ｐ，３Ｎの一端側に２５６階調の階調
電圧ＶＰ１〜ＶＰ２５６，ＶＮ１〜ＶＮ２５６が与えら
れ、各トランジスタ直列回路５Ｐ，５Ｎの一端側に階調
電圧ＶＰ６４，ＶＰ１２８，ＶＰ１９２，ＶＰ２５６，
ＶＮ６４，ＶＮ１２８，ＶＮ１９２，ＶＮ２５６が与え
られる。この状態で、”Ｈ（ハイレベル）”又は”Ｌ”
の所定のデータ信号Ｄ８，Ｄ７，…，Ｄ１が、ゲート列
４Ｐａ，４Ｎａの第１列目〜第８列目に正相Ｄ８，Ｄ
７，…，Ｄ１でそれぞれ供給され、ゲート列４Ｐｂ，４
Ｎｂの第１列目〜第８列目に逆相Ｄ８バー，Ｄ７バー，
…，Ｄ１バーでそれぞれ供給されると各トランジスタ直
列回路３Ｐ，３Ｎの内選択された１つのトランジスタ直
列回路３Ｐ，３Ｎのトランジスタ１Ｐ，１Ｎがすべてオ
ン状態（トランジスタ２Ｐ，２Ｎは常時オン状態）とな
り、そのトランジスタ直列回路３Ｐ，３Ｎに与えられて
いる階調電圧が出力ＶＰｘ１として取り出されるととも
に、各トランジスタ直列回路５Ｐ，５Ｎのうちの選択さ
れた１つのトランジスタ直列回路５Ｐ，５Ｎのトランジ
スタ６Ｐ，６Ｎがすべてオン状態（トランジスタ７Ｐ，
７Ｎは常時オン状態）となり、そのトランジスタ直列回
路５Ｐ，５Ｎに与えられている階調電圧が出力ＶＰｘ２
として低インピーダンスで取り出される。
【００１６】以下に、本発明に基づき、液晶表示装置に
おいて、液晶パネルを駆動する第１実施例の駆動装置で
ある水平ドライバＩＣを、液晶パネルのデータ線３８４
本分を駆動する能力を有するものとして図６および図１
３を参照して説明する。尚、図２および図３と同一部分
には同一符号を付してその説明を省略する。図６におい
て、水平ドライバＩＣ１００は、データ線３８４本のＮ
番目（Ｎ＝１，３，…，３８３）と（Ｎ＋１）番目を１
組として、１９２組のデータ線対に対応して、演算増幅
器２０Ｐとして配置されるボルテージホロワ接続の１９
２個の立ち上がり専用演算増幅器２１と、演算増幅器２
０Ｎとして配置されるボルテージホロワ接続の１９２個
の立ち下がり専用演算増幅器２２と、各演算増幅器２１
（演算増幅器２０Ｐ）に図２に示す接続関係で接続され
る１９２個のＰＲＯＭデコーダ１１Ｐと、各演算増幅器
２２（演算増幅器２０Ｎ）に図３に示す接続関係で接続
される１９２個のＮＲＯＭデコーダ１１Ｎと、奇数番目
のデータ線に接続される奇数番目の１９２個の出力端子
３０ｏと、偶数番目のデータ線に接続される偶数番目の
１９２個の出力端子３０ｅと、８ビットのデジタルデー
タ信号を、各奇数番目と偶数番目のデータ線に対応して
各ＲＯＭデコーダ１１Ｐ，１１Ｎに交互に供給するため
の第１切り換えスイッチ４０と、各出力端子３０ｏ，３
０ｅに各演算増幅器２１，２２の出力側の正電圧および
負電圧を駆動電圧Ｖｏとして交互に供給するための第２
切り換えスイッチ４１と、を出力段に備え、第１切り換
えスイッチ４０の入力は水平ドライバＩＣ１００内の図
示しないシフトレジスタ、データレジスタ、ラッチ、レ
ベルシフタを順次段接続した前段回路のレベルシフタの
出力に接続されている。このドライバＩＣ１００はドッ
ト反転駆動方式に用いることができる。
おいて、液晶パネルを駆動する第１実施例の駆動装置で
ある水平ドライバＩＣを、液晶パネルのデータ線３８４
本分を駆動する能力を有するものとして図６および図１
３を参照して説明する。尚、図２および図３と同一部分
には同一符号を付してその説明を省略する。図６におい
て、水平ドライバＩＣ１００は、データ線３８４本のＮ
番目（Ｎ＝１，３，…，３８３）と（Ｎ＋１）番目を１
組として、１９２組のデータ線対に対応して、演算増幅
器２０Ｐとして配置されるボルテージホロワ接続の１９
２個の立ち上がり専用演算増幅器２１と、演算増幅器２
０Ｎとして配置されるボルテージホロワ接続の１９２個
の立ち下がり専用演算増幅器２２と、各演算増幅器２１
（演算増幅器２０Ｐ）に図２に示す接続関係で接続され
る１９２個のＰＲＯＭデコーダ１１Ｐと、各演算増幅器
２２（演算増幅器２０Ｎ）に図３に示す接続関係で接続
される１９２個のＮＲＯＭデコーダ１１Ｎと、奇数番目
のデータ線に接続される奇数番目の１９２個の出力端子
３０ｏと、偶数番目のデータ線に接続される偶数番目の
１９２個の出力端子３０ｅと、８ビットのデジタルデー
タ信号を、各奇数番目と偶数番目のデータ線に対応して
各ＲＯＭデコーダ１１Ｐ，１１Ｎに交互に供給するため
の第１切り換えスイッチ４０と、各出力端子３０ｏ，３
０ｅに各演算増幅器２１，２２の出力側の正電圧および
負電圧を駆動電圧Ｖｏとして交互に供給するための第２
切り換えスイッチ４１と、を出力段に備え、第１切り換
えスイッチ４０の入力は水平ドライバＩＣ１００内の図
示しないシフトレジスタ、データレジスタ、ラッチ、レ
ベルシフタを順次段接続した前段回路のレベルシフタの
出力に接続されている。このドライバＩＣ１００はドッ
ト反転駆動方式に用いることができる。
【００１７】次に水平ドライバＩＣ１００を液晶パネル
のデータ線に接続したときの動作を説明する。ある１水
平期間において、水平ドライバＩＣ１００内の前段回路
のラッチにラッチ信号ＳＴＢが供給されると、出力段の
２５６階調の正極性および負極性階調電圧ＶＰ１〜ＶＰ
２５６，ＶＮ１〜ＶＮ２５６が供給されている各ＲＯＭ
デコーダ１１Ｐ，１１Ｎに第１切り換えスイッチ４０を
介して奇数番目と偶数番目のデータ線にそれぞれ対応す
る８ビットのデジタルデータ信号Ｄ８ｏ，Ｄ７ｏ，…，
Ｄ１ｏ，Ｄ８ｅ，Ｄ７ｅ，…，Ｄ１ｅが供給されるとと
もに、ラッチ信号ＳＴＢが供給される。各ＲＯＭデコー
ダ１１Ｐ，１１Ｎで、デジタルデータ信号Ｄ８ｏ，Ｄ７
ｏ，…，Ｄ１ｏ，Ｄ８ｅ，Ｄ７ｅ，…，Ｄ１ｅに基づ
き、２５６階調の正極性および負極性階調電圧ＶＰ１〜
ＶＰ２５６，ＶＮ１〜ＶＮ２５６のうちのそれぞれ１つ
がＲＯＭデコーダ１１Ｐ，１１Ｎからの出力ＶＰｘ１，
ＶＮｘ１として選択され、演算増幅器２１，２２に供給
される。また、このとき、各ＲＯＭデコーダ１１Ｐ，１
１Ｎで、デジタルデータ信号Ｄ８ｏ，Ｄ７ｏ，Ｄ８ｅ，
Ｄ７ｅに基づき、正極性および負極性階調電圧ＶＰ６
４，ＶＰ１２８，ＶＰ１９２，ＶＰ２５６，ＶＮ６４，
ＶＮ１２８，ＶＮ１９２，ＶＮ２５６のうちのそれぞれ
１つが選択され、ラッチ信号ＳＴＢのパルスが供給され
ている期間にのみ、ＲＯＭデコーダ１１Ｐ，１１Ｎから
の低インピーダンスの出力ＶＰｘ２，ＶＮｘ２として、
演算増幅器２１，２２の出力側に直接供給される。演算
増幅器２１の出力側電圧は、正の駆動電圧ＶＰｏとして
第２切り換えスイッチ４１および各出力端子３０ｏを介
して奇数番目のデータ線に波形の立ち上がりの傾きが急
峻な方向に付勢された正の駆動電圧ＶＰｏとして供給さ
れ、演算増幅器２２の出力側電圧は、負の駆動電圧ＶＮ
ｏとして第２切り換えスイッチ４１および各出力端子３
０ｅを介して偶数番目のデータ線に波形の立ち下がりの
傾きが急峻な方向に付勢された負の駆動電圧ＶＮｏとし
て供給される。
のデータ線に接続したときの動作を説明する。ある１水
平期間において、水平ドライバＩＣ１００内の前段回路
のラッチにラッチ信号ＳＴＢが供給されると、出力段の
２５６階調の正極性および負極性階調電圧ＶＰ１〜ＶＰ
２５６，ＶＮ１〜ＶＮ２５６が供給されている各ＲＯＭ
デコーダ１１Ｐ，１１Ｎに第１切り換えスイッチ４０を
介して奇数番目と偶数番目のデータ線にそれぞれ対応す
る８ビットのデジタルデータ信号Ｄ８ｏ，Ｄ７ｏ，…，
Ｄ１ｏ，Ｄ８ｅ，Ｄ７ｅ，…，Ｄ１ｅが供給されるとと
もに、ラッチ信号ＳＴＢが供給される。各ＲＯＭデコー
ダ１１Ｐ，１１Ｎで、デジタルデータ信号Ｄ８ｏ，Ｄ７
ｏ，…，Ｄ１ｏ，Ｄ８ｅ，Ｄ７ｅ，…，Ｄ１ｅに基づ
き、２５６階調の正極性および負極性階調電圧ＶＰ１〜
ＶＰ２５６，ＶＮ１〜ＶＮ２５６のうちのそれぞれ１つ
がＲＯＭデコーダ１１Ｐ，１１Ｎからの出力ＶＰｘ１，
ＶＮｘ１として選択され、演算増幅器２１，２２に供給
される。また、このとき、各ＲＯＭデコーダ１１Ｐ，１
１Ｎで、デジタルデータ信号Ｄ８ｏ，Ｄ７ｏ，Ｄ８ｅ，
Ｄ７ｅに基づき、正極性および負極性階調電圧ＶＰ６
４，ＶＰ１２８，ＶＰ１９２，ＶＰ２５６，ＶＮ６４，
ＶＮ１２８，ＶＮ１９２，ＶＮ２５６のうちのそれぞれ
１つが選択され、ラッチ信号ＳＴＢのパルスが供給され
ている期間にのみ、ＲＯＭデコーダ１１Ｐ，１１Ｎから
の低インピーダンスの出力ＶＰｘ２，ＶＮｘ２として、
演算増幅器２１，２２の出力側に直接供給される。演算
増幅器２１の出力側電圧は、正の駆動電圧ＶＰｏとして
第２切り換えスイッチ４１および各出力端子３０ｏを介
して奇数番目のデータ線に波形の立ち上がりの傾きが急
峻な方向に付勢された正の駆動電圧ＶＰｏとして供給さ
れ、演算増幅器２２の出力側電圧は、負の駆動電圧ＶＮ
ｏとして第２切り換えスイッチ４１および各出力端子３
０ｅを介して偶数番目のデータ線に波形の立ち下がりの
傾きが急峻な方向に付勢された負の駆動電圧ＶＮｏとし
て供給される。
【００１８】次の１水平期間において、水平ドライバＩ
Ｃ１００内の前段回路のラッチにラッチ信号ＳＴＢが供
給されると、出力段の２５６階調の正極性および負極性
階調電圧ＶＰ１〜ＶＰ２５６，ＶＮ１〜ＶＮ２５６が供
給されている各ＲＯＭデコーダ１１Ｐ，１１Ｎに第１切
り換えスイッチ４０を介して偶数番目と奇数番目のデー
タ線にそれぞれ対応する８ビットのデジタルデータ信号
Ｄ８ｅ，Ｄ７ｅ，…，Ｄ１ｅ，Ｄ８ｏ，Ｄ７ｏ，…，Ｄ
１ｏが供給されるとともに、ラッチ信号ＳＴＢが供給さ
れる。各ＲＯＭデコーダ１１Ｐ，１１Ｎで、デジタルデ
ータ信号Ｄ８ｅ，Ｄ７ｅ，…，Ｄ１ｅ，Ｄ８ｏ，Ｄ７
ｏ，…，Ｄ１ｏに基づき、２５６階調の正極性および負
極性階調電圧ＶＰ１〜ＶＰ２５６，ＶＮ１〜ＶＮ２５６
のうちのそれぞれ１つがＲＯＭデコーダ１１Ｐ，１１Ｎ
からの出力ＶＰｘ１，ＶＮｘ１として選択され、演算増
幅器２１，２２に供給される。また、このとき、各ＲＯ
Ｍデコーダ１１Ｐ，１１Ｎで、デジタルデータ信号Ｄ８
ｅ，Ｄ７ｅ，Ｄ８ｏ，Ｄ７ｏに基づき、正極性および負
極性階調電圧ＶＰ６４，ＶＰ１２８，ＶＰ１９２，ＶＰ
２５６，ＶＮ６４，ＶＮ１２８，ＶＮ１９２，ＶＮ２５
６のうちのそれぞれ１つが選択され、ラッチ信号ＳＴＢ
のパルスが供給されている期間にのみ、ＲＯＭデコーダ
１１Ｐ，１１Ｎからの低インピーダンスの出力ＶＰｘ
２，ＶＮｘ２として、演算増幅器２１，２２の出力側に
直接供給される。演算増幅器２１の出力側電圧は、正の
駆動電圧ＶＰｏとして第２切り換えスイッチ４１および
各出力端子３０ｅを介して偶数番目のデータ線に波形の
立ち上がりの傾きが急峻な方向に付勢された正の駆動電
圧ＶＰｏとして供給され、演算増幅器２２の出力側電圧
は、負の駆動電圧ＶＮｏとして第２切り換えスイッチ４
１および各出力端子３０ｏを介して奇数番目のデータ線
に波形の立ち下がりの傾きが急峻な方向に付勢された負
の駆動電圧ＶＮｏとして供給される。
Ｃ１００内の前段回路のラッチにラッチ信号ＳＴＢが供
給されると、出力段の２５６階調の正極性および負極性
階調電圧ＶＰ１〜ＶＰ２５６，ＶＮ１〜ＶＮ２５６が供
給されている各ＲＯＭデコーダ１１Ｐ，１１Ｎに第１切
り換えスイッチ４０を介して偶数番目と奇数番目のデー
タ線にそれぞれ対応する８ビットのデジタルデータ信号
Ｄ８ｅ，Ｄ７ｅ，…，Ｄ１ｅ，Ｄ８ｏ，Ｄ７ｏ，…，Ｄ
１ｏが供給されるとともに、ラッチ信号ＳＴＢが供給さ
れる。各ＲＯＭデコーダ１１Ｐ，１１Ｎで、デジタルデ
ータ信号Ｄ８ｅ，Ｄ７ｅ，…，Ｄ１ｅ，Ｄ８ｏ，Ｄ７
ｏ，…，Ｄ１ｏに基づき、２５６階調の正極性および負
極性階調電圧ＶＰ１〜ＶＰ２５６，ＶＮ１〜ＶＮ２５６
のうちのそれぞれ１つがＲＯＭデコーダ１１Ｐ，１１Ｎ
からの出力ＶＰｘ１，ＶＮｘ１として選択され、演算増
幅器２１，２２に供給される。また、このとき、各ＲＯ
Ｍデコーダ１１Ｐ，１１Ｎで、デジタルデータ信号Ｄ８
ｅ，Ｄ７ｅ，Ｄ８ｏ，Ｄ７ｏに基づき、正極性および負
極性階調電圧ＶＰ６４，ＶＰ１２８，ＶＰ１９２，ＶＰ
２５６，ＶＮ６４，ＶＮ１２８，ＶＮ１９２，ＶＮ２５
６のうちのそれぞれ１つが選択され、ラッチ信号ＳＴＢ
のパルスが供給されている期間にのみ、ＲＯＭデコーダ
１１Ｐ，１１Ｎからの低インピーダンスの出力ＶＰｘ
２，ＶＮｘ２として、演算増幅器２１，２２の出力側に
直接供給される。演算増幅器２１の出力側電圧は、正の
駆動電圧ＶＰｏとして第２切り換えスイッチ４１および
各出力端子３０ｅを介して偶数番目のデータ線に波形の
立ち上がりの傾きが急峻な方向に付勢された正の駆動電
圧ＶＰｏとして供給され、演算増幅器２２の出力側電圧
は、負の駆動電圧ＶＮｏとして第２切り換えスイッチ４
１および各出力端子３０ｏを介して奇数番目のデータ線
に波形の立ち下がりの傾きが急峻な方向に付勢された負
の駆動電圧ＶＮｏとして供給される。
【００１９】以上で説明したように、駆動電圧ＶＰｏ，
ＶＮｏとして、演算増幅器２１，２２を介した出力に加
えて、駆動電圧ＶＰｏ，ＶＮｏの波形の立ち上がり時お
よび立ち下がり時に立ち上がりおよび立ち下がりの傾き
を急峻な方向に付勢する電圧を低インピーダンスでＲＯ
Ｍデコーダ１１Ｐ，１１Ｎから演算増幅器２１，２２を
介さずに演算増幅器２１，２２の出力側に直接供給する
ことにより、液晶パネルの大型化により負荷が大きくな
っても、演算増幅器２１，２２のバイアス電流を従来ほ
ど増加させることなく駆動電圧ＶＰｏ，ＶＮｏの波形の
立ち上がりおよび立ち下がりの傾きを、図１３に立ち上
がり波形の例を示すように、急峻にでき、水平ドライバ
ＩＣを低消費電流で駆動することができる。
ＶＮｏとして、演算増幅器２１，２２を介した出力に加
えて、駆動電圧ＶＰｏ，ＶＮｏの波形の立ち上がり時お
よび立ち下がり時に立ち上がりおよび立ち下がりの傾き
を急峻な方向に付勢する電圧を低インピーダンスでＲＯ
Ｍデコーダ１１Ｐ，１１Ｎから演算増幅器２１，２２を
介さずに演算増幅器２１，２２の出力側に直接供給する
ことにより、液晶パネルの大型化により負荷が大きくな
っても、演算増幅器２１，２２のバイアス電流を従来ほ
ど増加させることなく駆動電圧ＶＰｏ，ＶＮｏの波形の
立ち上がりおよび立ち下がりの傾きを、図１３に立ち上
がり波形の例を示すように、急峻にでき、水平ドライバ
ＩＣを低消費電流で駆動することができる。
【００２０】次に、本発明に基づき、液晶パネルを駆動
する第２実施例の半導体集積回路装置である水平ドライ
バＩＣを液晶パネルのデータ線３８４本分の駆動能力を
有するものとして図７を参照して説明する。尚、図６と
同一部分には同一符号を付してその説明を省略する。図
７において、水平ドライバＩＣ２００は、データ線３８
４本に対応して、演算増幅器２０Ｐおよび演算増幅器２
０Ｎとして立ち上がりおよび立ち下がり用の両方を兼ね
て配置されるボルテージホロワ接続の３８４個の１アン
プ方式の演算増幅器２３と、各演算増幅器２３（演算増
幅器２０Ｐとして）に図２に示す接続関係で接続される
１９２個のＰＲＯＭデコーダ１１Ｐと、各演算増幅器２
３（演算増幅器２０Ｎとして）に図３に示す接続関係で
接続される１９２個のＮＲＯＭデコーダ１１Ｎと、奇数
番目のデータ線に接続される奇数番目の１９２個の出力
端子３０ｏと、偶数番目のデータ線に接続される偶数番
目の１９２個の出力端子３０ｅと、８ビットのデジタル
データ信号を、各奇数番目と偶数番目のデータ線に対応
して各ＲＯＭデコーダ１１Ｐ，１１Ｎに交互に供給する
ための第１切り換えスイッチ４０と、各ＲＯＭデコーダ
１１Ｐ，１１Ｎの出力ＶＰｘ１，ＶＮｘ１を、各奇数番
目の演算増幅器２３と各偶数番目の演算増幅器２３との
入力側に交互に供給するための第３スイッチ４２と、各
ＲＯＭデコーダ１１Ｐ，１１Ｎの出力ＶＰｘ２，ＶＮｘ
２を、各奇数番目の演算増幅器２３と各偶数番目の演算
増幅器２３との出力側に交互に直接供給するための第４
スイッチ４３と、を出力段に備え、第１切り換えスイッ
チ４０の入力は水平ドライバＩＣ１００内の図示しない
シフトレジスタ、データレジスタ、ラッチ、レベルシフ
タを順次段接続した前段回路のレベルシフタの出力に接
続されている。このドライバＩＣ２００はドット反転駆
動方式にでもライン反転駆動方式にでも用いることがで
きる。尚、水平ドライバＩＣ２００を液晶パネルに接続
したときの動作は水平ドライバＩＣ１００に準じるので
説明を省略する。
する第２実施例の半導体集積回路装置である水平ドライ
バＩＣを液晶パネルのデータ線３８４本分の駆動能力を
有するものとして図７を参照して説明する。尚、図６と
同一部分には同一符号を付してその説明を省略する。図
７において、水平ドライバＩＣ２００は、データ線３８
４本に対応して、演算増幅器２０Ｐおよび演算増幅器２
０Ｎとして立ち上がりおよび立ち下がり用の両方を兼ね
て配置されるボルテージホロワ接続の３８４個の１アン
プ方式の演算増幅器２３と、各演算増幅器２３（演算増
幅器２０Ｐとして）に図２に示す接続関係で接続される
１９２個のＰＲＯＭデコーダ１１Ｐと、各演算増幅器２
３（演算増幅器２０Ｎとして）に図３に示す接続関係で
接続される１９２個のＮＲＯＭデコーダ１１Ｎと、奇数
番目のデータ線に接続される奇数番目の１９２個の出力
端子３０ｏと、偶数番目のデータ線に接続される偶数番
目の１９２個の出力端子３０ｅと、８ビットのデジタル
データ信号を、各奇数番目と偶数番目のデータ線に対応
して各ＲＯＭデコーダ１１Ｐ，１１Ｎに交互に供給する
ための第１切り換えスイッチ４０と、各ＲＯＭデコーダ
１１Ｐ，１１Ｎの出力ＶＰｘ１，ＶＮｘ１を、各奇数番
目の演算増幅器２３と各偶数番目の演算増幅器２３との
入力側に交互に供給するための第３スイッチ４２と、各
ＲＯＭデコーダ１１Ｐ，１１Ｎの出力ＶＰｘ２，ＶＮｘ
２を、各奇数番目の演算増幅器２３と各偶数番目の演算
増幅器２３との出力側に交互に直接供給するための第４
スイッチ４３と、を出力段に備え、第１切り換えスイッ
チ４０の入力は水平ドライバＩＣ１００内の図示しない
シフトレジスタ、データレジスタ、ラッチ、レベルシフ
タを順次段接続した前段回路のレベルシフタの出力に接
続されている。このドライバＩＣ２００はドット反転駆
動方式にでもライン反転駆動方式にでも用いることがで
きる。尚、水平ドライバＩＣ２００を液晶パネルに接続
したときの動作は水平ドライバＩＣ１００に準じるので
説明を省略する。
【００２１】以上で説明したように、駆動電圧ＶＰｏ，
ＶＮｏとして、演算増幅器２３を介した出力に加えて、
演算増幅器２３の出力波形の立ち上がり時および立ち下
がり時に立ち上がりおよび立ち下がりの傾きを急峻な方
向に付勢する電圧を低インピーダンスでＲＯＭデコーダ
１１Ｐ，１１Ｎから演算増幅器２３を介さずに演算増幅
器２３の出力に直接供給することにより、液晶パネルの
大型化により負荷が大きくなっても、演算増幅器２３の
バイアス電流を従来ほど増加させることなく演算増幅器
の出力波形の立ち上がりおよび立ち下がりの傾きを急峻
にでき、水平ドライバＩＣを低消費電流で駆動すること
ができる。
ＶＮｏとして、演算増幅器２３を介した出力に加えて、
演算増幅器２３の出力波形の立ち上がり時および立ち下
がり時に立ち上がりおよび立ち下がりの傾きを急峻な方
向に付勢する電圧を低インピーダンスでＲＯＭデコーダ
１１Ｐ，１１Ｎから演算増幅器２３を介さずに演算増幅
器２３の出力に直接供給することにより、液晶パネルの
大型化により負荷が大きくなっても、演算増幅器２３の
バイアス電流を従来ほど増加させることなく演算増幅器
の出力波形の立ち上がりおよび立ち下がりの傾きを急峻
にでき、水平ドライバＩＣを低消費電流で駆動すること
ができる。
【００２２】
【発明の効果】本発明に係わる液晶表示装置の駆動方法
および駆動装置によれば、駆動電圧として、演算増幅器
を介した出力に加えて、駆動電圧の波形の立ち上がり時
および立ち下がり時に立ち上がりおよび立ち下がりの傾
きを急峻な方向に付勢する電圧を低インピーダンスでＲ
ＯＭデコーダから演算増幅器を介さずに演算増幅器出力
に直接供給することにより、低消費電流の駆動で液晶パ
ネルの大型化に対応できる。
および駆動装置によれば、駆動電圧として、演算増幅器
を介した出力に加えて、駆動電圧の波形の立ち上がり時
および立ち下がり時に立ち上がりおよび立ち下がりの傾
きを急峻な方向に付勢する電圧を低インピーダンスでＲ
ＯＭデコーダから演算増幅器を介さずに演算増幅器出力
に直接供給することにより、低消費電流の駆動で液晶パ
ネルの大型化に対応できる。
【図１】 本発明の液晶表示装置の駆動方法を説明する
ためのＲＯＭデコーダと演算増幅器の接続図。
ためのＲＯＭデコーダと演算増幅器の接続図。
【図２】 図１において正の駆動電圧による駆動方法を
説明するためのＰＲＯＭデコーダと演算増幅器の接続
図。
説明するためのＰＲＯＭデコーダと演算増幅器の接続
図。
【図３】 図１において負の駆動電圧による駆動方法を
説明するためのＮＲＯＭデコーダと演算増幅器の接続
図。
説明するためのＮＲＯＭデコーダと演算増幅器の接続
図。
【図４】 図２に示すＰＲＯＭデコーダの要部回路図。
【図５】 図３に示すＮＲＯＭデコーダの要部回路図。
【図６】 本発明の第１実施例である水平ドライバＩＣ
の要部回路図。
の要部回路図。
【図７】 本発明の第２実施例である水平ドライバＩＣ
の要部回路図。
の要部回路図。
【図８】 従来の液晶表示装置の駆動方法を説明するた
めのＲＯＭデコーダと演算増幅器の接続図。
めのＲＯＭデコーダと演算増幅器の接続図。
【図９】 図８において正の駆動電圧による駆動方法を
説明するためのＰＲＯＭデコーダと演算増幅器の接続
図。
説明するためのＰＲＯＭデコーダと演算増幅器の接続
図。
【図１０】 図８において負の駆動電圧による駆動方法
を説明するためのＮＲＯＭデコーダと演算増幅器の接続
図。
を説明するためのＮＲＯＭデコーダと演算増幅器の接続
図。
【図１１】 図９に示すＰＲＯＭデコーダの要部回路
図。
図。
【図１２】 図１０に示すＮＲＯＭデコーダの要部回路
図。
図。
【図１３】 駆動電圧の立ち上がり波形図。
１Ｐ Ｐ型第１トランジスタ １Ｎ Ｎ型第１トランジスタ ２Ｐ Ｐ型第２トランジスタ（常時オン制御） ２Ｎ Ｎ型第２トランジスタ（常時オン制御） ３Ｐ、３Ｎ トランジスタ直列回路 ４Ｐ、４Ｎ ゲート列対 ４Ｐａ、４Ｐｂ、４Ｎａ、４Ｎｂ ゲート列 ５Ｐ、５Ｎ トランジスタ直列回路 ６Ｐ Ｐ型第３トランジスタ ６Ｎ Ｎ型第３トランジスタ ７Ｐ Ｐ型第４トランジスタ（常時オン制御） ７Ｎ Ｎ型第４トランジスタ（常時オン制御） ８Ｐ Ｐ型第５トランジスタ ８Ｎ Ｎ型第５トランジスタ １１ ＲＯＭデコーダ １１Ｐ ＰＲＯＭデコーダ １１Ｎ ＮＲＯＭデコーダ ２０、２１、２２，２３：演算増幅器 ３０ 出力端子 ３０ｏ 奇数番目出力端子 ３０ｅ 偶数番目出力端子 ４０ 第１切り換えスイッチ ４１ 第２切り換えスイッチ ４２ 第３切り換えスイッチ ４３ 第４切り換えスイッチ
Claims (8)
- 【請求項１】駆動すべき液晶パネルのデータ線の駆動電
圧として、ｎビットのデジタルデータ信号に基づいて、
２のｎ乗階調の階調電圧のうちの１つの階調電圧をＲＯ
Ｍデコーダで選択し、ボルテージホロワ接続の演算増幅
器で駆動能力を上げて出力する液晶表示装置の駆動方法
において、 前記駆動電圧の波形の立ち上がりおよび立ち下がり時
に、前記デジタルデータ信号に基づいて、２のｎ乗階調
の階調電圧のうち、前記立ち上がりおよび立ち下がりの
傾きを急峻な方向に付勢する１つの階調電圧を前記ＲＯ
Ｍデコーダで低インピーダンスで選択し、前記演算増幅
器の出力側に直接供給することを特徴とする液晶表示装
置の駆動方法。 - 【請求項２】前記低インピーダンスで選択される階調電
圧が前記デジタルデータ信号のうち上位ｍビットのデー
タに基づいて選択されることを特徴とする請求項１記載
の液晶表示装置の駆動方法。 - 【請求項３】ｎビットのデジタルデータ信号に基づいて
２のｎ乗階調の階調電圧のうちの１つの階調電圧を選択
するＲＯＭデコーダと、この選択された階調電圧を駆動
能力を上げて駆動すべき液晶パネルのデータ線に出力す
るボルテージホロワ接続の演算増幅器とを具備した液晶
表示装置の駆動装置において、 前記ＲＯＭデコーダが、前記駆動電圧の立ち上がりおよ
び立ち下がり時に、前記デジタルデータ信号に基づい
て、２のｎ乗階調の階調電圧のうち、前記立ち上がりお
よび立ち下がりの傾きを急峻な方向に付勢する１つの階
調電圧を低インピーダンスで選択し、前記演算増幅器の
出力側に直接供給することを特徴とする液晶表示装置の
駆動装置。 - 【請求項４】前記低インピーダンスで選択される階調電
圧が前記デジタルデータ信号のうち上位ｍビットのデー
タに基づいて選択されることを特徴とする請求項３記載
の液晶表示装置の駆動装置。 - 【請求項５】前記ＲＯＭデコーダが、オン／オフ制御可
能な第１トランジスタと常時オンの第２トランジスタと
の２個を１対とするｎ対で２ｎ列として２のｎ乗行２ｎ
列のマトリックスで両トランジスタを所定配置し、行毎
に前記両トランジスタをソースとドレインとで接続した
トランジスタ直列回路を有すると共に、前記各対の一方
のトランジスタのゲートが列毎に共通接続された一方の
ゲート列と他方のトランジスタのゲートが列毎に共通接
続された他方のゲート列とからなるゲート列対を有し、
前記各トランジスタ直列回路の一端は前記２のｎ乗階調
の各階調電圧がそれぞれ接続され前記各トランジスタ直
列回路の各他端は共通接続されて前記演算増幅器の入力
に接続されると共に、前記一方のゲート列が前記デジタ
ルデータ信号の正相に接続され前記他方のゲート列が前
記デジタルデータ信号の逆相に接続されるＲＯＭデコー
ダからなることを特徴とする請求項４記載の液晶表示装
置の駆動装置。 - 【請求項６】前記ＲＯＭデコーダが、前記ｎ対のゲート
列対のうち上位ｍビットのデータが供給されるゲート列
対に、前記２のｎ乗行のトランジスタ直列回路の２の
（ｎ−ｍ）乗行ごとに、オン／オフ制御可能な第３トラ
ンジスタと常時オンの第４トランジスタとの１対を、第
３トランジスタは前記第１トランジスタと、および第４
トランジスタは前記第２トランジスタとそれぞれ同一ゲ
ート列で配置し、この両トランジスタをソースとドレイ
ンとで接続した第２トランジスタ直列回路を有すると共
に、前記各第２トランジスタ直列回路の一端は前記２の
（ｎ−ｍ）乗行ごとに対応する各階調電圧のうち１つが
それぞれ接続され、前記各第２トランジスタ直列回路の
各他端は共通接続されて前記演算増幅器の出力に接続さ
れることを特徴とする請求項５記載の液晶表示装置の駆
動装置。 - 【請求項７】前記演算増幅器が立ち上がり用演算増幅器
と立ち下がり用演算増幅器とからなり、前記立ち上がり
用演算増幅器に接続される前記ＲＯＭデコーダがＰＲＯ
Ｍデコーダであり、前記立ち下がり用演算増幅器に接続
される前記ＲＯＭデコーダがＮＲＯＭデコーダであるこ
とを特徴とする請求項３記載の液晶表示装置の駆動装
置。 - 【請求項８】前記演算増幅器が立ち上がり波形と立ち下
がり波形の両方を出力する演算増幅器であり、前記ＲＯ
Ｍデコーダとして、ＰＲＯＭデコーダとＮＲＯＭデコー
ダとが交互に前記演算増幅器に接続されることを特徴と
する請求項３記載の液晶表示装置の駆動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2000021775A JP3384375B2 (ja) | 2000-01-26 | 2000-01-26 | 液晶表示装置の駆動方法および駆動装置 |
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| Application Number | Priority Date | Filing Date | Title |
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| JP2000021775A JP3384375B2 (ja) | 2000-01-26 | 2000-01-26 | 液晶表示装置の駆動方法および駆動装置 |
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| Publication Number | Publication Date |
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| JP2001209359A true JP2001209359A (ja) | 2001-08-03 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2008046578A (ja) * | 2006-08-15 | 2008-02-28 | Renei Kagi Kofun Yugenkoshi | 電圧バッファと電圧バッファのソースドライバ |
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| CN111028754A (zh) | 2019-12-06 | 2020-04-17 | 深圳市华星光电半导体显示技术有限公司 | 显示面板 |
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| JP4558701B2 (ja) * | 2006-08-15 | 2010-10-06 | 聯詠科技股▲分▼有限公司 | 電圧バッファと電圧バッファのソースドライバ |
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| JP3384375B2 (ja) | 2003-03-10 |
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| R360 | Written notification for declining of transfer of rights |
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| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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