JP2009065497A - 高速シリアルインターフェース回路及び電子機器 - Google Patents
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Abstract
【解決手段】高速シリアルインターフェース回路は、データレシーバ回路10、クロックレシーバ回路20、シリアル/パラレル変換回路40を少なくとも有するロジック回路ブロック30、自走クロック生成回路70、クロック検出回路80、出力マスク回路90を含む。クロック検出回路80は、クロックレシーバ回路20からの受信クロックCKINと自走クロック生成回路70からの自走クロックOSCKを比較し、差動クロック信号線を介してクロックが転送されているか否かを検出する。出力マスク回路90は、差動クロック信号線を介してクロックが転送されていないことが検出された場合に、ロジック回路ブロック30の出力信号RT、RCKを、後段の回路に伝達されないようにマスクする。
【選択図】図1
Description
図1に本実施形態の高速シリアルインターフェース回路(データ転送制御装置、シリアルインターフェース回路)の第1の構成例を示す。この高速シリアルインターフェース回路は、データレシーバ回路10、クロックレシーバ回路20、ロジック回路ブロック30、自走クロック生成回路70、クロック検出回路80、出力マスク回路90を含む。なお本実施形態の高速シリアルインターフェース回路は図1の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
図3に本実施形態の第2の構成例を示す。この第2の構成例はトランジスタの経時変化現象を低減する構成例である。
図4に本実施形態の第3の構成例を示す。図4では図1の構成に対して周波数検出回路100が更に設けられている。なお図4に図3等を組み合わせた変形実施も可能である。
次に、自走クロック生成回路70、クロック検出回路80の詳細について説明する。
図11に本実施形態の第4の構成例を示す。図11では図1の構成に対してHiZ検出回路110やマスク信号生成回路92が更に設けられている。なお図11に図3、図4等を組み合わせた変形実施も可能である。
図15に本実施形態の第5の構成例を示す。図15では図11の構成に対して第2の電圧検出回路120が更に設けられている。なお図15に図3、図4等を組み合わせた変形実施も可能である。
図16にサンプリングクロック生成回路50の構成例を示す。なお本実施形態のサンプリングクロック生成回路50は図16の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば多相ではないサンプリングクロックを生成する構成のサンプリングクロック生成回路50を採用してもよい。
図18に本実施形態の高速シリアルインターフェース回路510を用いた電子機器の一例を示す。図18は、LCD等の表示パネル580を備えた大型テレビや携帯電話機などの電子機器の構成例である。
10 データレシーバ回路、20 クロックレシーバ回路、
30 ロジック回路ブロック、40 シリアル/パラレル変換回路、
50 サンプリングクロック生成回路、52 遅延調整回路、53 位相比較回路、
54 チャージ・ポンプ回路、55 バイアス回路、56 遅延回路、
60 ロジック回路、70 自走クロック生成回路、72 自走発振回路、
74 バイアス回路、76 分周回路、80 クロック検出回路、82 充電回路、
84 放電回路、86 電圧検出回路、90 出力マスク回路、
92 マスク信号生成回路、100 周波数検出回路、102 停止信号生成回路、
110 HiZ検出回路、112 電圧検出回路、120 第2の電圧検出回路
Claims (15)
- 差動データ信号線を介して転送される差動信号のシリアルデータを受信し、受信シリアルデータを出力するデータレシーバ回路と、
差動クロック信号線を介して転送される差動信号のクロックを受信し、受信クロックを出力するクロックレシーバ回路と、
前記クロックレシーバ回路からの前記受信クロックにより生成されるサンプリングクロックに基づいて、前記データレシーバ回路からの前記受信シリアルデータをサンプリングして、パラレルデータに変換するシリアル/パラレル変換回路を少なくとも有するロジック回路ブロックと、
自走クロックを生成して出力する自走クロック生成回路と、
前記クロックレシーバ回路からの前記受信クロックと前記自走クロック生成回路からの前記自走クロックを比較し、前記差動クロック信号線を介してクロックが転送されているか否かを検出するクロック検出回路と、
前記差動クロック信号線を介してクロックが転送されていないことが検出された場合に、前記ロジック回路ブロックの出力信号を、後段の回路に伝達されないようにマスクする出力マスク回路と、
を含むことを特徴とする高速シリアルインターフェース回路。 - 請求項1において、
前記クロック検出回路は、
前記受信クロックの周波数と、前記自走クロックの周波数を比較し、前記受信クロックの周波数の方が前記自走クロックの周波数よりも低い場合に、前記差動クロック信号線を介してクロックが転送されていないと判定することを特徴とする高速シリアルインターフェース回路。 - 請求項2において、
前記自走クロック生成回路は、
前記自走クロックの周波数をFCとし、前記差動クロック信号線でのクロックの周波数範囲の最小周波数をFLとし、最大周波数をFHとした場合に、FC<FLに設定された周波数FCの前記自走クロックを生成して出力することを特徴とする高速シリアルインターフェース回路。 - 請求項1乃至3のいずれかにおいて、
前記クロックレシーバ回路は、
前記自走クロック生成回路から前記自走クロックを受け、前記差動クロック信号線を介してクロックが転送されていないことが検出された場合には前記受信クロックの代わりに前記自走クロックを前記ロジック回路ブロックに出力することを特徴とする高速シリアルインターフェース回路。 - 請求項4において、
前記データレシーバ回路は、
前記自走クロック生成回路から前記自走クロックを受け、前記差動クロック信号線を介してクロックが転送されていなことが検出された場合には前記受信シリアルデータの代わりに前記自走クロックを前記ロジック回路ブロックに出力することを特徴とする高速シリアルインターフェース回路。 - 請求項1乃至5のいずれかにおいて、
前記受信クロックの周波数を検出し、前記受信クロックの周波数が所与の周波数FMよりも高くなった場合に、前記自走クロック生成回路の動作停止信号をアクティブにする周波数検出回路を含むことを特徴とする高速シリアルインターフェース回路。 - 請求項1乃至6のいずれかにおいて、
前記クロック検出回路は、
前記自走クロックの周波数に応じた時定数で、第1のキャパシタが接続されるチャージ・ポンプノードへの電荷の充電を行う充電回路と、
前記受信クロックの周波数に応じた時定数で前記チャージ・ポンプノードからの電荷の放電を行う放電回路と、
前記チャージ・ポンプノードの電圧の検出を行う電圧検出回路を含むことを特徴とする高速シリアルインターフェース回路。 - 請求項7において、
前記放電回路は、
第2のキャパシタが接続される第1の中間ノードと第1の電源との間に設けられ、前記受信クロックが第1の電圧レベルである場合にオンになる第1導電型の第1のトランジスタと、
前記チャージ・ポンプノードと前記第1の中間ノードとの間に設けられ、前記受信クロックが第2の電圧レベルである場合にオンになる第1導電型の第2のトランジスタを含み、
前記充電回路は、
第3のキャパシタが接続される第2の中間ノードと前記チャージ・ポンプノードとの間に設けられ、前記自走クロックが第2の電圧レベルである場合にオンになる第2導電型の第3のトランジスタと、
第2の電源と前記第2の中間ノードとの間に設けられ、前記自走クロックが第1の電圧レベルである場合にオンになる第2導電型の第4のトランジスタを含むことを特徴とする高速シリアルインターフェース回路。 - 請求項7又は8において、
前記電圧検出回路はシュミットトリガ回路により構成されることを特徴とする高速シリアルインターフェース回路。 - 請求項1乃至9のいずれかにおいて、
前記差動クロック信号線を構成する第1、第2のクロック信号線のハイインピーダンス状態を検出するハイインピーダンス状態検出回路を含み、
前記出力マスク回路は、
前記第1、第2のクロック信号線のハイインピーダンス状態が検出された場合に、前記ロジック回路ブロックの前記出力信号をマスクすることを特徴とする高速シリアルインターフェース回路。 - 請求項10において、
前記ハイインピーダンス状態検出回路は、
前記第1のクロック信号線に接続される第1のプルアップ抵抗と、
前記第2のクロック信号線に接続される第2のプルアップ抵抗と、
前記クロックレシーバ回路のコモンモードの入力電圧範囲の最小電圧をVLとし、最大電圧をVHとした場合に、前記第1、第2のクロック信号線の電圧が、前記最大電圧VHよりも高くなったか否かを検出する電圧検出回路を含み、
前記出力マスク回路は、
前記第1、第2のクロック信号線の電圧が前記最大電圧VHよりも高くなった場合に、前記ロジック回路ブロックの前記出力信号をマスクすることを特徴とする高速シリアルインターフェース回路。 - 請求項11において、
前記第1、第2のクロック信号線の電圧が前記最小電圧VLよりも低くなったか否かを検出する第2の電圧検出回路を含み、
前記出力マスク回路は、
前記第1、第2のクロック信号線の電圧が前記最小電圧VLよりも低くなった場合に、前記ロジック回路ブロックの前記出力信号をマスクすることを特徴とする高速シリアルインターフェース回路。 - 請求項10において、
前記ハイインピーダンス状態検出回路は、
前記第1のクロック信号線に接続される第1のプルダウン抵抗と、
前記第2のクロック信号線に接続される第2のプルダウン抵抗と、
前記クロックレシーバ回路のコモンモードの入力電圧範囲の最小電圧をVLとし、最大電圧をVHとした場合に、前記第1、第2のクロック信号線の電圧が、前記最小電圧VLよりも低くなったか否かを検出する電圧検出回路を含み、
前記出力マスク回路は、
前記第1、第2のクロック信号線の電圧が前記最小電圧VLよりも低くなった場合に、前記ロジック回路ブロックの前記出力信号をマスクすることを特徴とする高速シリアルインターフェース回路。 - 請求項13において、
前記第1、第2のクロック信号線の電圧が前記最大電圧VHよりも高くなったか否かを検出する第2の電圧検出回路を含み、
前記出力マスク回路は、
前記第1、第2のクロック信号線の電圧が前記最大電圧VHよりも高くなった場合に、前記ロジック回路ブロックの前記出力信号をマスクすることを特徴とする高速シリアルインターフェース回路。 - 請求項1乃至14のいずれかに記載の高速シリアルインターフェース回路と、
前記高速シリアルインターフェース回路により受信されたデータ又はクロックに基づき動作するデバイスと、
を含むことを特徴とする電子機器。
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