JP4561188B2 - 半導体装置、サンプリングパルス生成回路及び受信回路 - Google Patents

Description

本発明は、小振幅差動伝送が可能なＬＶＤＳ（小振幅差動信号、Low Voltage Differential Signalの略）回路のレシーバ等に好適な半導体装置、サンプリングパルス生成回路及び受信回路に関する。

近年、高速データ伝送の要求を満たすため、ＬＶＤＳ回路と呼ばれる小振幅差動信号伝送が注目されている。

ＬＶＤＳは、例えば、パソコンのグラフィックスコントローラから液晶パネルの間を結ぶケーブルに関する規格である。ＬＶＤＳにおいては、小振幅の差動信号を用いるので、ＥＭＩ（電磁気障害、ElectroMagnetic Interferenceの略）ノイズが発生しにくく、また、外来ノイズに強いという特徴を有する（例えば、特許文献１参照）。

ＬＶＤＳは主にパソコン画像データ転送に用いられ、画像サイズ（即ちパネルサイズ）に応じた各種転送クロック（ドッククロック）周波数に設定可能である。一般的にはクロック周波数は２０MHZ〜１６０MHZ程度である。

ＬＶＤＳ回路は、パソコン本体側のドライバ（トランシーバとも言われる）と液晶パネル側のレシーバとの間に、例えば４チャンネル分のデータラインと、クロックラインとが並行して設けられている。クロックラインは、液晶パネルの１ドットクロック当たりの周期を有するクロックＣＫを伝送するもので、１ドットクロックの周期はデータラインを伝送されるデータビットの例えば７個分の時間即ち７周期分に相当する。

１チャンネル分のデータラインは、互いに逆位相のデータ信号をそれぞれ伝送する２本のラインを１対（ペア）として構成されている。この互いに逆相のデータを伝送する１対の伝送ラインは平衡伝送路と呼ばれる。すなわち、ＬＶＤＳ回路では２本の伝送ラインにより１つの信号の伝送を行うようになっている。

ＬＶＤＳ回路の受信側であるレシーバは、上記の４チャンネル分のデータラインを通して伝送されてくる４チャンネル分のシリアルデータを受信し、各シリアルデータをパラレルデータに変換するデータラッチ回路としての４つのサンプリング回路と、１チャンネル分のクロックラインを通して伝送されてくるクロックＣＫを入力し、このクロックＣＫに基づいて、前記の４つのサンプリング回路それぞれに入力される各シリアルデータを１クロック（ＣＫ）単位（＝７データクロック）でパラレルデータに変換するためのデータラッチ用のサンプリングパルスＣＫ1〜ＣＫ7を生成するクロック生成回路と、が設けられている。

クロック生成回路としては、ＤＬＬ（遅延位相同期ループ、Delay Locked Loop の略）回路が用いられている。サンプリング回路としては、シリアルな入力データを構成する１クロック単位内に有る７つの単位データをサンプリングしてパラレルに取り出すことが可能なシリアル・パラレル変換回路が用いられる。

ＤＬＬ回路は、位相比較回路と、チャージポンプ回路と、ローパスフィルタ（以下、ＬＰＦ）と、ＤＬＬバイアス回路と、複数の単位遅延回路からなる遅延回路と、サンプリングパルス生成回路と、を有して構成されている。ここで、複数の単位遅延回路は直列に接続され、前段の少なくとも１つの単位遅延回路は例えばダミーとされ、前段のダミーの少なくとも１つの単位遅延回路にはクロックＣＫが入力され、ダミーを除く初段の単位遅延回路の入力信号は位相比較回路の一方の入力端に入力され、最終段の単位遅延回路の出力信号は位相比較回路のもう一方の入力端にフィードバックされ、ダミーを除く前記初段から最終段までの複数の単位遅延回路からは多相クロックが出力される。

各単位遅延回路は、制御電圧によって遅延量が変化し、各単位遅延回路から出力される多相クロックＣＫは、ダミーを除く初段の単位遅延回路の入力信号と最終段の単位遅延回路の出力信号との位相が一致するように遅延量が制御される。この結果、位相が１／７周期ずつずれた７相分の多相クロックを生成することができる。そして、サンプリングパルス生成回路によって、この７相分の多相クロックに基づいてノン・オーバーラップ（互いに時間的にオーバーラップしない）のサンプリングパルスＣＫ1〜ＣＫ7を生成し、これをデータサンプリング用としてサンプリング回路であるシリアル・パラレル変換回路に供給することができる。
特開平１０−２１５１５３号公報特開２００２-２３２４９０号公報

ところで、近年、素子の微細化に伴って、ＮＢＴＩ（ネガティブ・バイアス・テンパラチャー・インスタビリティ）と呼ばれるトランジスタの特性不良の問題が顕在化してきている。ＮＢＴＩは、特にＰチャントランジスタにおいて顕著な変動要因となり、トランジスタの応答速度の低下等を発生させる。

上述したように、従来、ＤＬＬ回路においては、単位遅延回路の出力をフィードバックすることで、単位遅延回路の遅延量を制御し、これにより、入力クロックに同期したサンプリングパルスを得ている。ところが、ＮＢＴＩによって、単位遅延回路の出力が遅れると、ＤＬＬ回路はこの遅延した出力にロックして動作することから、サンプリングパルスの発生タイミングが最適値からずれてしまう。

即ち、適正なセットアップ時間及びホールド時間を安定して確保できなくなることがあるという問題点があった。

本発明はかかる問題点に鑑みてなされたもので、ＮＢＴＩ等に起因する単位遅延回路の動作不良に拘わらず、適正なセットアップ時間及びホールド時間を安定して確保することができる半導体装置、サンプリングパルス生成回路及び受信回路を提供することを目的とする。

本発明に係る半導体装置は、入力されたクロックを順次遅延させる多数段の単位遅延素子を有し、前記単位遅延素子の出力に基づくロック制御用パルス及びサンプリングパルスを出力する遅延部と、前記遅延部からのロック制御用パルスに基づく制御信号を前記遅延部にフィードバックして前記単位遅延素子の遅延量をフィードバック制御する位相同期手段と、前記遅延部に設けられ、前記単位遅延素子からのクロックの立ち上がりエッジ又は立ち下がりエッジのいずれか一方のエッジを用いて前記ロック制御用パルスを生成するロック制御用パルス生成手段と、前記遅延部に設けられ、前記単位遅延素子からのクロックの立ち上がりエッジ又は立ち下がりエッジのうち前記ロック制御用パルス生成手段が用いた一方のエッジを用いて前記サンプリングパルスを生成するサンプリングパルス生成手段とを具備したことを特徴とする。

このような構成によれば、入力されたクロックは、多数段の単位遅延素子によって順次遅延される。遅延部のロック制御用パルス生成手段は、単位遅延素子の出力に基づくロック制御用パルスを生成し、サンプリングパルス生成手段は、単位遅延素子の出力に基づくサンプリングパルスを生成する。ロック制御用パルスは位相同期手段に与えられて、単位遅延素子の遅延量を制御する制御信号が生成される。この制御信号が遅延部にフィードバックされて、単位遅延素子の遅延量が適正値にロックされる。これにより、単位遅延素子の出力に基づくサンプリングパルスは、入力クロックに基づく適正なタイミングで発生する。この場合において、ロック制御用パルスとサンプリングパルスとは、単位遅延素子からのクロックの立ち上がりエッジ又は立ち下がりエッジのうちの一方のエッジを用いて生成される。従って、単位遅延素子からのクロックの立ち上がりエッジ又は立ち下がりエッジの一方のみが遅延する場合等においても、適正なタイミングのサンプリングパルスを生成することが可能となる。

また、前記ロック制御用パルス生成手段及び前記サンプリングパルス生成手段は、前記単位遅延素子からのクロックの立ち上がりエッジを用いて、夫々前記ロック制御用パルス及び前記サンプリングパルスを生成することを特徴とする。

このような構成によれば、単位遅延素子からのクロックの立ち下がりエッジが遅延する場合でも、適正なタイミングのサンプリングパルスを生成することが可能となる。

また、前記単位遅延素子は、Ｐチャネルトランジスタを含んで構成されることを特徴とする。

このような構成によれば、Ｐチャンネルトランジスタに生じる特性不良に起因する単位遅延素子からのクロックの遅延に拘わらず、適正なタイミングのサンプリングパルスを生成することができる。

また、前記単位遅延素子は、差動回路によって構成されることを特徴とする。

このような構成によれば、Ｐチャネルトランジスタに生じる特性不良の影響及びノイズの影響を回避して、適正なタイミングのサンプリングパルスを生成することができる。

また、本発明に係るサンプリングパルス生成回路は、上記半導体装置を用いて構成したことを特徴とする。

このような構成によれば、入力クロックに応じた適正なタイミングのサンプリングパルスを生成することが可能である。

また、本発明に係る受信回路は、上記サンプリングパルス生成回路からのサンプリングパルスを用いてシリアルの受信信号をパラレル信号に変換することを特徴とする。

このような構成によれば、サンプリングパルスが適正なタイミングで発生しているので、受信信号を確実にパラレル信号に変換することができる。

以下、図面を参照して本発明の実施の形態について詳細に説明する。図１は本発明の一実施の形態に係る半導体装置を示すブロック図である。

本実施の形態はＬＶＤＳ回路のレシーバのＤＬＬ回路に適用したものである。先ず、図２を参照してＬＶＤＳ回路の全体の概略構成について説明する。

ＬＶＤＳトランスミッタ１０は、パラレルシリアル変換回路１及びＰＬＬ回路２を有している。パラレルシリアル変換回路１は、例えば画像データやその同期信号等の各種データに基づく７ビットの差動信号をパラレル信号に変換する。パラレルシリアル変換回路１からは４チャンネルの出力が出力される。各チャンネルの出力は出力部３-1〜３-4を介して夫々伝送路４-1〜４-4に出力される。

ＰＬＬ回路２は、これらの出力に同期したクロックを生成する。このクロックは出力部３-5を介して伝送路４-5にクロックＣＫとして出力される。

一方、ＬＶＤＳレシーバ１１は、受信部１２-1〜１２-5によって、夫々伝送路４-1〜４-5を介して入力された信号を受信する。受信部１２-1〜１２−４からは、夫々各チャンネルの受信信号ＤIN1〜ＤIN4が出力される。シリアルパラレル変換回路１３は、ＤＬＬ回路１４からサンプリングパルスが与えられており、サンプリングパルスに応じて受信信号ＤIN1〜ＤIN4をサンプリングすることによって、元のパラレル差動信号を再生して出力する。

ＤＬＬ回路１４は、受信したクロックＣＫに基づいて、サンプリングパルスを生成する。図３はサンプリングパルスの発生タイミングを示すタイミングチャートである。図３のサンプリングパルスＳＰ１〜ＳＰ７の矢印は、立上りエッジを用いて受信信号ＤIN1〜ＤIN4をサンプリングすることを示している。図３では、サンプリングパルスＳＰ１〜ＳＰ７の立上りエッジは、いずれもデータビットの中央のタイミングに発生して、セットアップタイム及びホールドタイムの双方が適正範囲にあることを示している。

次に、図４乃至図７を参照して、ＮＢＴＩに起因して、サンプリングパルスがデータビットに対してずれて、セットアップタイム及びホールドタイムに余裕が無くなる理由について説明する。

先ず、図４及び図５を用いてＮＢＴＩの悪影響を受けていない場合について、ＤＬＬ回路の遅延量の制御に用いるパルス（以下、ロック制御用パルスという）の生成方法及びサンプリングパルスの生成方法について説明する。

図４は図３に対応したものであり、クロックＣＫの１周期を７分割して１期間を破線で区切って示している。即ち、サンプリングパルスは、図４の１破線期間毎に発生させるようになっている。図４に示すクロックＣＫは複数段の遅延素子によって順次遅延される。遅延素子４段分の遅延量が１破線期間の遅延量に相当する。

各段の遅延素子の出力Ｏ１〜Ｏ３２のうち図４では４段おきの出力Ｏ４，Ｏ８，…Ｏ２８，Ｏ３２を示している。これらの遅延素子の出力Ｏ４，Ｏ８，…の一部をロック制御用パルスとする。この場合において、ＤＬＬ回路は、ロック制御用パルスの立ち下がりエッジを基準にロックするようになっている。

いま、各遅延素子の遅延量が適正でないものとする。この場合には、初段の遅延素子の出力の位相は変化しないが、最終段の遅延素子の出力位相は変化する。例えば、各遅延素子の遅延量が適正値よりも長く、クロックＣＫに対して遅延出力が遅れるものとする。この場合には、サンプリングパルスの発生が適正タイミングよりも遅れてしまうことになる。各遅延素子の遅延は後段にいくほど累積されて大きくなり、最終段の遅延素子の出力位相の遅れは大きい。逆に、サンプリングパルスの発生が適正タイミングよりも早く、即ち、各遅延素子の遅延量が適正値よりも短く、クロックＣＫに対して遅延出力が早くなるものとする。この場合にも、各遅延素子の進みは後段にいくほど累積されて大きくなり、最終段の遅延素子の出力位相の進みは大きい。

即ち、入力クロックＣＫに対する初段の遅延素子の出力位相と、クロックＣＫの１周期後の出力を出力すべき遅延素子の出力との位相が一致した場合には、サンプリングパルスが適正なタイミングで発生することになる。そこで、これらのクロックＣＫの１周期前後に相当する２つの遅延素子の出力位相の進み又は遅れに応じて、各遅延素子の遅延量をフィードバック制御する。これにより、各遅延素子の遅延量を適正値にして、クロックＣＫの１周期を均等に７分割したタイミングにおいて、適正なサンプリングパルスを発生させるようになっている。

図５に示すように、サンプリングパルスは、各遅延素子の反転出力ＸＯ４，ＸＯ６，…ＸＯ３０を用いて生成する。サンプリングパルスＳＰ１は、遅延素子の反転出力ＸＯ４の反転信号（/ＸＯ４）と６段目の遅延素子の反転出力ＸＯ６とのナンド演算によって求められる。即ち、サンプリングパルスＳＰ１〜ＳＰ７は、遅延素子の４段おきの反転出力の立ち下がりタイミングで立ち下がり、２段分の遅延量幅のパルス幅を有するパルスとなる。

次に、ＮＢＴＩの影響を受けた場合について説明する。ＮＢＴＩは、特にＰチャントランジスタのゲートにネガティプバイアスが印加されて高温となることによって発生する。例えば、受信データの待機状態のように、クロックが比較的長期間０Ｖに維持された場合には、各遅延素子を構成するＰチャネルトランジスタの特性が劣化し、オフからオンに変化する場合の伝搬遅延が大きくなる。そうすると、クロックが入力された場合において、このＰチャネルトランジスタによる伝搬遅延の増大から、各遅延素子の出力の立ち上がり又は立ち下がりが遅延してしまう。

図６は説明を簡略化するために、ＮＢＴＩの影響を受け始めた瞬間から、各遅延素子の遅延量を適正値にするフィードバック制御が開始され、遅延量が適正値となってフィードバック制御がロックされた状態を分けて示している。即ち、図６（ａ）は受信したクロックＣＫを示し、図６（ｂ）はＮＢＴＩの影響を受けた直後の状態を示し、図６（ｃ）はＮＢＴＩの影響に応じたフィードバック制御が行われてロックした状態を示している。

図６（ｂ）に示すように、各遅延素子は、ＮＢＴＩの影響を受けて、正極性出力の立ち下がりがΔＴだけ遅延する。また、各遅延素子の反転出力は立ち上がりエッジがΔＴだけ遅延する。ＮＢＴＩの影響による遅延量は後段に行くに従って累積されて大きくなる。

この遅延を補正するように、フィードバック制御が行われる。これにより、図６（ｃ）に示すように、各遅延素子の出力は立ち下がりエッジが適正なタイミングとなるように制御される。この制御によって、遅延素子の出力Ｏ４，Ｏ６，…の立ち上がりエッジ及び遅延素子の反転出力ＸＯ４，ＸＯ６，…の立ち下がりエッジは、本来のタイミングよりも進んでしまう。

一方、サンプリングパルスＳＰ１〜ＳＰ７は、図５に示すように、遅延素子の反転出力ＸＯ４，ＸＯ６，…の立ち下がりエッジのタイミングで立ち下がるパルスである。従って、この場合には、サンプリングパルスＳＰ１〜ＳＰ７は、適正なサンプリングタイミングから進んだものとなり、特に１クロック周期の後半に発生するサンプリングパルスの進み量は大きく、ホールドタイムには余裕ができるものの、セットアップタイムは短くなって確実なサンプリングが行われなくなってしまう。

なお、Ｐチャネルトランジスタのゲートが比較的長期間ハイレベルに維持された場合には、各遅延素子の出力の立ち上がりエッジ及び反転出力の立ち下がりエッジが遅延することがある。図７はこの場合の例を示しており、図７（ａ）乃至図７（ｃ）は夫々図６（ａ）乃至図６（ｃ）に対応したものである。この場合には、図７（ｃ）に示すように、ロック状態において、遅延素子の反転出力ＸＯ４，ＸＯ６の立ち下がりエッジが遅れるので、サンプリングパルスＳＰ１〜ＳＰ７は適正なタイミングから遅れて発生することになる。即ち、この場合には、セットアップタイムには余裕ができるものの、ホールドタイムは短くなって確実なサンプリングが行われなくなってしまう。

そこで、本実施の形態においては、遅延素子の立ち上がりエッジを用いたロック制御用パルスの生成方法を採用することによって、ＮＢＴＩの影響によるサンプリングパルスＳＰ１〜ＳＰ７のずれを防止するようになっている。

図１（Ａ）に示すように、ＤＬＬ回路１４は、遅延部２１、位相比較回路２３、チャージポンプ回路２８及びバイアス変換回路２９によって構成されている。図１（Ｂ）は図１（Ａ）中の位相比較回路２３の具体的な構成を示し、図１（Ｃ）は図１（Ａ）中のチャージポンプ回路２５の具体的な構成を示し、図１（Ｄ）は図１（Ａ）中のバイアス変換回路２９の具体的な構成を示している。

遅延部２１には、受信したクロックＣＫ及びその反転信号ＣＫＸが入力される。遅延部２１は複数段の遅延素子２２-1，２２-2…（以下、代表して遅延素子２２ともいう）を有している。

図８は図１中の遅延部２１の構成を示すブロック図であり、図９は遅延部２１の具体的な構成の一部を示す回路図である。

遅延素子２２-1，２２-2，２２-3，…は、縦続接続されており、夫々制御信号ＰＢ，ＮＢによって遅延量が制御されるようになっている。遅延素子２２-1には受信したクロックＣＫ及びその反転信号ＣＫＸが入力される。遅延素子２２-1，２２-2，２２-3，…は、入力された信号を制御信号ＰＢ，ＮＢに基づく遅延量だけ遅延させて、夫々出力Ｏ１，Ｏ２，…を次段の遅延素子２２-2，２２−3，…に出力すると共に、その反転出力ＸＯ１，ＸＯ２，…を次段の遅延素子２２-2，２２−3，…に夫々出力する。

図９に示すように、各遅延素子は同一構成である。各遅延素子は、ＰチャネルトランジスタＴ1 〜Ｔ3 及びＮチャネルトランジスタＴ4 〜Ｔ6 を有している。差動対をなすＰチャネルトランジスタＴ1 ，Ｔ2 のゲートに夫々入力信号及びその反転信号が入力されるようになっている。初段の遅延素子２２-1のトランジスタＴ1 ，Ｔ2 には、夫々クロックＣＫ，ＣＫＸが入力される。

ＰチャネルトランジスタＴ1 ，Ｔ2 のソースは共通接続されてＰチャネルトランジスタＴ3 のドレインに接続され、トランジスタＴ3 のソースには電源電圧が印加される。また、トランジスタＴ3 のベースには制御信号ＰＢが供給される。

トランジスタＴ1 ，Ｔ2 のドレインは夫々ＮチャネルトランジスタＴ4 ，Ｔ5 のソースに接続されると共に、トランジスタＴ5 ，Ｔ4 のベースにも接続される。トランジスタＴ4 ，Ｔ5 のドレインは共通接続されて、ＮチャネルトランジスタＴ6 のソースに接続される。トランジスタＴ6 のベースには制御信号ＮＢが供給され、ドレインは電源端子に接続される。

各遅延素子のトランジスタＴ2 のドレインからの正相出力は、インバータによって反転されて夫々反転出力ＸＯ１，ＸＯ２，…として出力される。また、各遅延素子のトランジスタＴ1 の逆相出力は、インバータによって反転されて夫々出力Ｏ１，Ｏ２，…として出力される。

図９の出力Ｏ１，Ｏ２，…及び反転出力ＸＯ１，ＸＯ２，…の近傍に示した矢印は信号の論理を示しており、偶数段からの出力Ｏ２，Ｏ４，…及び反転出力ＸＯ２，ＸＯ４，…に対して、奇数段からの出力Ｏ１，Ｏ３，…及び反転出力ＸＯ１，ＸＯ３，…の論理は逆である。

制御信号ＰＢ，ＮＢによって、各トランジスタＴ1 〜Ｔ6 に流れる電流量が制御され、正相出力及び逆相出力の立ち上がり及び立ち下がりに要する時間が調整される。即ち、制御信号ＰＢ，ＮＢによって、入力された信号を次段に伝搬する時間（遅延量）が制御されることになる。

本実施の形態においては、例えば、遅延部２１の各遅延素子２２-1，２２-2，…の遅延量は、入力されるクロックＣＫの１周期の略１／２８とする。この場合において、ロック制御用パルスは、図８に示すように、遅延素子２２-3，２２-7，２２-11，２２-15，２２-19，２２-23，２２-27，２２-31の出力から生成するようになっている。この場合において、本実施の形態においては、ロック制御用パルスを、クロックの立ち上がりエッジに同期させて生成するようになっている。

また、サンプリングパルスＳＰ１〜ＳＰ７は、図８に示すように、遅延素子２２-4，２２-6，２２-8，…，２２-28，２２-30の反転出力から、インバータＩ２１〜Ｉ２７及びナンド回路Ｎ２１〜Ｎ２７を用いて生成するようになっている。即ち、
ＳＰ１は、反転出力ＸＯ４の反転信号と反転出力Ｏ６とのナンド演算によって生成され、
ＳＰ２は、反転出力ＸＯ８の反転信号と反転出力Ｏ１０とのナンド演算によって生成され、
ＳＰ３は、反転出力ＸＯ１２の反転信号と反転出力Ｏ１４とのナンド演算によって生成され、
ＳＰ４は、反転出力ＸＯ１６の反転信号と反転出力Ｏ１８とのナンド演算によって生成され（図示省略）、
ＳＰ５は、反転出力ＸＯ２０の反転信号と反転出力Ｏ２２とのナンド演算によって生成され、
ＳＰ６は、反転出力ＸＯ２４の反転信号と反転出力Ｏ２６とのナンド演算によって生成され、
ＳＰ７は、反転出力ＸＯ２８の反転信号と反転出力Ｏ３０とのナンド演算によって生成される。

サンプリングパルスＳＰ１〜ＳＰ７についても、クロックの立ち上がりエッジに同期して生成されている。

即ち、本実施の形態においては、ロック制御用パルスの生成とサンプリングパルスＳＰ１〜ＳＰ７の生成には、いずれもクロックの同一エッジが用いられる。

図１（Ａ）において、遅延部２１からの各遅延素子の出力のうち、クロックＣＫの１周期分前後する２つの遅延素子の出力をロック制御用パルスとして位相比較回路２３に与えるようになっている。なお、図１の例ではロック制御用パルスとして、出力Ｏ４，Ｏ３２を用いた例を示しているが、他の出力を用いてもよい。例えば、後述する図１０ではロック制御用パルスとして出力Ｏ３，Ｏ３１を用いた例を示している。

これらの出力Ｏ４，Ｏ３２は夫々位相比較回路２３を構成するラッチ回路２６，２７のクロック端ＣＫに入力される。また、ラッチ回路２６，２７のセット端ＳＥＴには、夫々出力Ｏ３２，Ｏ４が入力される。ラッチ回路２６，２７のデータ端Ｄには夫々ローレベル（以下、“Ｌ”という）又はハイレベル（以下、“Ｈ”という）の信号が入力される。ラッチ回路２６，２７の出力端Ｑからは夫々アップ信号（ＵＰ）又はダウン信号（ＤＮ）が出力される。

チャージポンプ回路２８は、電源端子と基準電位点との間に接続されたＰチャネルトランジスタＴ１１及びＮチャネルトランジスタ１２を有している。トランジスタＴ１１のソースには電源電圧が印加され、ドレインはトランジスタＴ１２のソースに接続される。トランジスタＴ１２のドレインは基準電位点に接続される。トランジスタＴ１１，Ｔ１２のゲートには夫々アップ信号又はダウン信号が供給される。

トランジスタＴ１１のドレインとトランジスタＴ１２のソースとの接続点は、コンデンサＣ１を介して基準電位点に接続されている。コンデンサＣ１は、トランジスタＴ１１がオンとなることによって、電源電圧が供給されて充電される。また、トランジスタＴ１２がオンになると、コンデンサＣ１に蓄積されている電荷はトランジスタＴ１２を介して放電する。

出力Ｏ４，Ｏ３２は、遅延素子２２の遅延量が適正であれば、クロックＣＫの１周期分前後したタイミングで発生するので、位相比較回路２３のラッチ回路２６，２７はいずれもセット状態であって、ラッチ回路２６は“Ｈ”を出力し、ラッチ回路２７は“Ｌ”を出力する。即ち、コンデンサＣ１は充放電せず、コンデンサＣ１の端子電圧は変化しない。

ここで、遅延部２１の各遅延素子の遅延量が適正値よりも大きくなるものとする。この場合には、出力Ｏ３２は出力Ｏ４に比べて位相が遅れる。出力Ｏ４の立ち上がりでラッチ回路２６の出力は“Ｌ”となり、出力Ｏ３２の立ち上がりでラッチ回路２６の出力は“Ｈ”に復帰する。一方、ラッチ回路２７の出力は“Ｌ”のままである。ラッチ回路２６，２７の出力がいずれも“Ｌ”の期間には、コンデンサＣ１はトランジスタＴ１１を介して充電されて端子電圧が上昇する。コンデンサＣ１の端子電圧は、遅延素子の遅延量が大きいほど大きくなる。

逆に、遅延部２１の各遅延素子の遅延量が適正値よりも小さくなり、出力Ｏ３２が出力Ｏ４に比べて位相が進むものとする。この場合には、ラッチ回路２７の出力は、出力Ｏ３２の立ち上がりで“Ｈ”となり出力Ｏ４の立ち上がりで“Ｌ”に復帰する。ラッチ回路２６の出力は“Ｈ”のままである。従って、この場合には、コンデンサＣ１は、ＤＮ信号の“Ｈ”期間にトランジスタＴ１２を介して放電して端子電圧が下降する。

コンデンサＣ１の端子電圧はバイアス変換回路２９を構成するＮチャネルトランジスタＴ１３のゲートに供給される。トランジスタＴ１３のドレインは基準電位点に接続されソースはＰチャネルトランジスタＴ１４のゲート及びドレインに接続されると共に、トランジスタＴ１５のゲートにも接続される。トランジスタＴ１４，Ｔ１５のソースには電源電圧が印加される。トランジスタＴ１５のドレインはトランジスタＴ１６のゲート及びソースに接続され、トランジスタＴ１６のドレインは基準電位点に接続される。

トランジスタＴ１３のソース電位が制御信号ＰＢとして遅延部２１にフィードバックされ、トランジスタＴ１６のソース電位が制御信号ＮＢとして遅延部２１にフィードバックされる。コンデンサＣ１の端子電圧が上昇すると、制御信号ＮＢはレベルが上昇し、制御信号ＰＢはレベルが低下する。逆に、コンデンサＣ１の端子電圧が下降すると、制御信号ＮＢはレベルが低下し、制御信号ＰＢはレベルが上昇する。

遅延部２１の遅延素子２２の遅延量が適正値よりも大きくなり、クロックＣＫ，ＣＫＸの伝搬が遅れると、アップ信号によってトランジスタＴ１１がオンとなってコンデンサＣ１が充電される。これにより、制御信号ＰＢのレベルが低下すると共に、制御信号ＮＢのレベルが上昇する。そうすると、各遅延素子を構成するトランジスタＴ３及びＴ６のソース・ドレインに流れる電流量が増加し、各遅延素子の遅延量が小さくなる。逆に、遅延素子２２の遅延量が適正値より小さくなり、クロックＣＫ，ＣＫＸの伝搬が進むと、ダウン信号によってトランジスタＴ１２がオンとなってコンデンサＣ１が放電される。これにより、制御信号ＰＢのレベルが上昇すると共に、制御信号ＮＢのレベルが下降する。そうすると、各遅延素子を構成するトランジスタＴ３及びＴ６のソース・ドレインに流れる電流量が低下し、各遅延素子の遅延量が大きくなる。

このフィードバック制御によって、各遅延素子の遅延量は適正な値に収束するようになっている。

次に、このように構成された実施の形態の動作について図１０乃至図１２を参照して説明する。図１０は位相比較回路２３の動作を説明するためのタイミングチャートである。図１０（ａ）はＤＬＬ回路のロック状態を示し、図１０（ｂ）は出力Ｏ３２が出力Ｏ４よりも遅れた状態を示し、図１０（ｃ）は出力Ｏ３２が出力Ｏ４よりも進んだ状態を示している。図１１はロック制御用パルスの生成を説明するためのタイミングチャートであり、図１２はＮＢＴＩの影響がある場合におけるサンプリングパルスＳＰ１〜ＳＰ７の生成を説明するためのタイミングチャートである。なお、図１０はロック制御用パルスとして、出力Ｏ３，Ｏ３１を用いた例を示している。

図１０（ａ）に示すように、遅延素子２２の遅延量が適正であれば、位相比較回路２３のラッチ回路２６は“Ｈ”を出力し、ラッチ回路２７は“Ｌ”を出力する。即ち、コンデンサＣ１は充放電せず、コンデンサＣ１の端子電圧は変化しない。

遅延部２１の各遅延素子の遅延量が適正値よりも大きくなると、出力Ｏ３２は出力Ｏ４に比べて位相が遅れ、図１０（ｂ）に示すように、この遅れ期間だけラッチ回路２６の出力が“Ｌ”となる。一方、ラッチ回路２７の出力は“Ｌ”のままであり、コンデンサＣ１は出力Ｏ３２の位相遅れの分だけトランジスタＴ１１を介して充電されて端子電圧が上昇する。

逆に、遅延部２１の各遅延素子の遅延量が適正値よりも小さくなると、出力Ｏ３２が出力Ｏ４に比べて位相が進み、図１０（ｃ）に示すように、ラッチ回路２７の出力は、この進み期間だけ“Ｈ”となる。ラッチ回路２６の出力は“Ｈ”のままであり、コンデンサＣ１は、ＤＮ信号の“Ｈ”期間にトランジスタＴ１２を介して放電して端子電圧が下降する。

遅延部２１の各遅延素子の遅延量が適正値よりも大きくなると、コンデンサＣ１の端子電圧の上昇によって、制御信号ＮＢはレベルが上昇し、制御信号ＰＢはレベルが低下する。そうすると、各遅延素子を構成するトランジスタＴ３及びＴ６のソース・ドレインに流れる電流量が増加し、各遅延素子の遅延量が小さくなる。逆に、遅延部２１の各遅延素子の遅延量が適正値よりも小さくなると、コンデンサＣ１の端子電圧の下降によって、制御信号ＮＢはレベルが低下し、制御信号ＰＢはレベルが上昇する。これにより、各遅延素子を構成するトランジスタＴ３及びＴ６のソース・ドレインに流れる電流量が低下し、各遅延素子の遅延量が大きくなる。こうして、遅延部２１の各遅延素子の遅延量は適正値に収束する。

図１１は図４に対応したものであり、破線はクロックＣＫの１周期を７分割した１期間を示している。各段の遅延素子の出力Ｏ１〜Ｏ３２のうち図１１では４段おきの出力Ｏ３，Ｏ７，…Ｏ２７，Ｏ３１を示している。これらの遅延素子の出力Ｏ３，Ｏ７，…を用いて、ロック制御用パルスを生成する。即ち、ＵＰ信号及びＤＮ信号は、入力クロックＣＫの立ち上がりエッジに同期して生成される。

図１２は本実施の形態においてＮＢＴＩの影響を受けた場合のサンプリングパルスの生成を説明するためのものである。図１２は説明を簡略化するために、ＮＢＴＩの影響を受け始めた瞬間から、各遅延素子の遅延量を適正値にするフィードバック制御が開始され、遅延量が適正値となってフィードバック制御がロックされた状態を分けて示している。即ち、図１２（ａ）は受信したクロックＣＫを示し、図１２（ｂ）はＮＢＴＩの影響を受けた直後の状態を示し、図１２（ｃ）はＮＢＴＩの影響に応じたフィードバック制御が行われてロックした状態を示している。

図１２（ｂ）に示すように、各遅延素子は、ＮＢＴＩの影響を受けて、出力及び反転出力の立ち上がりがΔＴだけ遅延する。ＮＢＴＩの影響による遅延量は後段に行くに従って累積されて大きくなる。しかしながら、図１１に示すように、ロック制御用パルスは、４段おきの遅延素子の出力の立ち下がりエッジを用いて生成されており、ＮＢＴＩの影響による遅延は、ロック制御用パルスに影響を与えない。

ロック制御用パルスを用いてフィードバック制御を行うと、ＤＬＬ回路１４はＮＢＴＩの影響によるエッジの遅延とは無関係に動作して、各遅延素子の遅延量を決定する。こうして、図１２（ｃ）に示すように、各遅延素子の出力は立ち下がりエッジが適正なタイミングとなるように制御される。この制御によっても、遅延素子の出力Ｏ３，Ｏ５，…の立ち上がりエッジ及び遅延素子の反転出力ＸＯ４，ＸＯ６，…の立ち上がりエッジは、ＮＢＴＩの影響を受けて遅延した状態である。しかし、遅延素子の反転出力ＸＯ４，ＸＯ６，…の立ち下がりエッジは、ＮＢＴＩの影響を受けることなく、適正なタイミングで立ち下がる。

図５に示すように、サンプリングパルスＳＰ１〜ＳＰ７は、遅延素子の反転出力ＸＯ４，ＸＯ６，…の立ち下がりエッジのタイミングで立ち下がるパルスである。従って、この場合には、サンプリングパルスＳＰ１〜ＳＰ７は、適正なサンプリングタイミングで発生することになる。

なお、ロック制御用パルス及びサンプリングパルスＳＰ１〜ＳＰ７をいずれも、入力クロックＣＫの立ち下がりエッジに同期して生成することも可能である。この場合には、生成されたサンプリングパルスＳＰ１〜ＳＰ７を、ＮＢＴＩの遅延量だけ補正して出力すればよい。

このように、本実施の形態においては、ロック制御用パルス及びサンプリングパルスＳＰ１〜ＳＰ７のいずれも、入力クロックＣＫの同一エッジに同期して生成しており、ＮＢＴＩによる影響によって遅延素子のエッジに遅延が生じた場合でも、適正なタイミングでサンプリングパルスＳＰ１〜ＳＰ７を生成することができる。

本発明は、以上述べた実施の形態に限るものではなく、本発明の要旨を変えない範囲で各実施例を適宜変更して実施することができる。

以上のように、本発明に係る半導体装置は、画像データ及びクロック信号などを小振幅で伝送でき、不要な電磁放射ノイズを低減できるほかに、周辺からの外来ノイズの影響を受けにくいので、液晶表示装置やプリンタ装置などのほか、小型で携帯性のある電子機器に用いて有用である。

本発明の一実施の形態に係る半導体装置を示すブロック図。 ＬＶＤＳ回路の全体の概略構成を示すブロック図。 サンプリングパルスの発生タイミングを示すタイミングチャート。 ＮＢＴＩの悪影響を受けていない場合のロック制御パルス生成方法を示すタイミングチャート。 ＮＢＴＩの悪影響を受けていない場合のサンプリングパルス生成方法を示すタイミングチャート。 ＮＢＴＩの影響を説明するためのタイミングチャート。 ＮＢＴＩの影響を説明するためのタイミングチャート。 図１中の遅延部２１の構成を示すブロック図。 遅延部２１の具体的な構成の一部を示す回路図。 図１中の位相比較回路２３の動作を説明するための説明図。 ロック制御用パルスの生成を説明するためのタイミングチャート。 ＮＢＴＩの影響がある場合におけるサンプリングパルスＳＰ１〜ＳＰ７の生成を説明するためのタイミングチャート。

符号の説明

２１…遅延部、２２…遅延素子、２３，２４，２６…ナンド回路、２５…チャージポンプ回路、２７…ノア回路、Ｔ１１〜Ｔ１６…トランジスタ。

Claims (6)

1. 入力されたクロックを順次遅延させる多数段の単位遅延素子を有し、前記単位遅延素子の出力に基づくロック制御用パルス及びサンプリングパルスを出力する遅延部と、
   前記多数段の単位遅延素子のうち、クロックの１周期分前後する２つの単位遅延素子の出力であるクロック制御用パルスを比較して制御信号を生成し、前記遅延部にフィードバックして前記単位遅延素子の遅延量をフィードバック制御する位相同期手段と、
   前記遅延部に設けられ、前記単位遅延素子からのクロックの立ち上がりエッジ又は立ち下がりエッジのいずれか一方のエッジを用いて前記ロック制御用パルスを生成するロック制御用パルス生成手段と、
   前記遅延部に設けられ、前記単位遅延素子からのクロックの立ち上がりエッジ又は立ち下がりエッジのうち前記ロック制御用パルス生成手段が用いた一方のエッジを用いて前記サンプリングパルスを生成するサンプリングパルス生成手段とを具備したことを特徴とする半導体装置。
2. 前記ロック制御用パルス生成手段及び前記サンプリングパルス生成手段は、前記単位遅延素子からのクロックの立ち上がりエッジを用いて、夫々前記ロック制御用パルス及び前記サンプリングパルスを生成することを特徴とする請求項１に記載の半導体装置。
3. 前記単位遅延素子は、Ｐチャネルトランジスタを含んで構成されることを特徴とする請求項１に記載の半導体装置。
4. 前記単位遅延素子は、差動回路によって構成されることを特徴とする請求項１に記載の半導体装置。
5. 請求項１乃至４のいずれか１つに記載の半導体装置を用いて構成したことを特徴とするサンプリングパルス生成回路。
6. 請求項５に記載のサンプリングパルス生成回路からのサンプリングパルスを用いてシリアルの受信信号をパラレル信号に変換することを特徴とする受信回路。

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