JPH1013219A - クロック信号のズレを防止する回路 - Google Patents

Abstract

(57)【要約】 【課題】 外部クロック信号と内部クロック信号とのズ
レを修正する時間を短縮する。 【解決手段】 位相比較器において、外部クロック信号
６と内部クロック信号７とのズレの程度の違いによる情
報も含むような比較結果８‐１，８‐２，９‐１，９‐
２，１０を生成する。マルチプレクサは、外部クロック
信号を遅延させる遅延素子の選択について、この比較結
果に応じた遅延素子の個数の変更を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、複数のクロック
信号間で発生するクロック信号のズレを防止する回路に
関し、特に半導体集積回路装置におけるＰＬＬ（Phase
Locked Loop：位相同期ループ）回路の一種であるディ
レイロックループ（Delay Locked Loop）回路に関する
ものである。

【０００２】

【従来の技術】ディレイロックループ回路（以下、ＤＬ
Ｌ回路という。）は、半導体チップに内蔵され、半導体
チップの内部と外部でクロック信号の位相を合わせる働
きをする回路である。この回路によって、異なるチップ
間においても、クロック信号に同期した動作を得られ
る。図８は、従来のＤＬＬ回路の構成を示すブロック図
である。図８において、１は外部クロック信号６と内部
クロック信号７の立ち上がり位相を比較する位相比較
器、２は位相比較器１が比較結果として出力するアップ
信号８およびダウン信号９の計数を行うアップダウンカ
ウンタ、３は直列に接続され外部クロック信号６を遅延
させるための複数の遅延素子、４は複数の遅延素子３の
出力の選択を行う選択回路として働くマルチプレクサ、
５はマルチプレクサ４で選択された遅延素子３の出力か
ら内部クロック信号７を生成して内部回路に対し出力す
るクロックドライバである。

【０００３】位相比較器１は、位相同期の基準となる外
部クロック信号６とクロックドライバ５から与えられる
内部クロック信号７の立ち上がり位相を比較して同期し
ていない場合にアップ信号８またはダウン信号９のいず
れかを出力する。アップダウンカウンタ２はアップ信号
８またはダウン信号９を受けてそれぞれカウントアップ
またはカウントダウンする。遅延素子３は、外部クロッ
ク信号６を遅延させる最小単位である。遅延素子３は、
例えばインバータ回路を２段直列接続した回路で、入力
信号をある一定時間遅延させてから出力する。この遅延
素子３は少なくとも２個以上直列接続され、それぞれの
接続点から信号線が引き出され、マルチプレクサ４に入
力される。マルチプレクサ４は、アップダウンカウンタ
２の出力に応じて、直列に接続された遅延素子３の複数
の接続点の中から１つだけ選択する。チップ外部から供
給される外部クロック信号６は、その接続点までの遅延
素子３を経由してクロックドライバ５へ供給される。マ
ルチプレクサ４によって選択された接続点までの遅延素
子３を経由してクロックドライバ５に入力されるので、
チップ内部に供給される内部クロック信号７の立ち上が
り位相の進み遅れは、経由する遅延素子３の個数に依存
しており、遅延素子３の個数を変化させることによって
変更することが可能である。クロックドライバ５は、マ
ルチプレクサ４から出力されるクロック信号をバッファ
してチップ内部に供給する。

【０００４】位相比較器１の構成の一例を図９に示す。
ＤＬＬ回路は、アナログＰＬＬ回路のように周波数を比
較する必要がないので、単純にフリップフロップ回路の
みで構成可能である。フリップフロップ回路２０のクロ
ック端子（Ｔ端子）には外部クロック信号６を入力し、
データ端子（Ｄ端子）には内部クロック信号７を入力す
る。外部クロック信号６に対し内部クロック信号７が遅
れている場合、外部クロック信号６がロー（Ｌｏ）レベ
ルからハイ（Ｈｉ）レベルに立ち上がった時に内部クロ
ック信号７がまだハイレベルに立ち上がっていないの
で、フリップフロップ回路２０はローレベルをラッチし
てＱＣ端子にハイレベルを出力する。逆に、外部クロッ
ク信号６に対し内部クロック信号７が進んでいる場合、
外部クロック信号６がローレベルからハイレベルに立ち
上がった時に内部クロック信号７はすでにハイレベルに
立ち上がっているので、フリップフロップ回路２０はハ
イレベルをラッチしてＱ端子にハイレベルを出力する。

【０００５】外部クロック信号６と内部クロック信号７
の立ち上がり位相は、位相比較器１により比較される。
図１０は位相比較器１の位相比較特性を示すグラフであ
る。図１１において、横軸は外部クロック信号６と内部
クロック信号７の位相差で、グラフのプラス領域は内部
クロック信号７が遅れていることを表し、マイナス領域
は内部クロック信号７が進んでいることを表している。
縦軸は、位相比較器１の出力、すなわち一回の位相比較
で増減する遅延素子の数量である。このグラフからわか
るように、外部クロック信号６に対し内部クロック信号
７が遅れているとき、比較器１はアップ信号８を出力す
る。逆に、外部クロック信号６に対し内部クロック信号
７が進んでいるとき、位相比較器１はダウン信号９を出
力する。アップダウンカウンタ２はアップ信号８が入力
されると外部クロック信号６が経由している遅延素子３
を１個減らし、ダウン信号９が入力されると外部クロッ
ク信号６が経由している遅延素子３を１個増やす。遅延
素子３の総遅延時間を、外部クロック周期に比べて充分
大きくし、初期設定を行えば、外部クロック信号６に対
し１周期遅れで内部クロック信号７と同期する。同期す
る時間は、外部クロック周波数、遅延素子１個当たりの
遅延時間などによって変化する。一般的には、遅延素子
１個当たりの遅延が大きい場合は小さい場合に比べて、
位相同期時間は短いが位相誤差は大きくなる。

【０００６】

【発明が解決しようとする課題】従来のクロック信号の
ズレを防止する回路は以上のように構成されているの
で、外部クロック信号６と内部クロック信号７のズレ
（位相差を含む。）の大きさは比較器１では判断してお
らず、ズレの程度はアップダウンカウンタ２から出力さ
れるアップ信号８およびダウン信号９に反映されない。
比較器１は、アップダウンカウンタ２がクロック信号に
応答して動作するので、外部クロック信号６より内部ク
ロック信号７が進んでいれば、そのズレの程度に関係な
くダウン信号９が出力され、遅れていれば、そのズレの
程度に関係なくアップ信号８が出力される。したがっ
て、ズレが大きい場合、同期までにズレの程度に応じた
比較回数が必要となり、同期時間が長くなるという問題
がある。

【０００７】またそのため、同期した後、ノイズなどに
より同期が外れた場合、同期状態に復帰するまでに時間
がかかり、誤差が大きくなってしまうという問題があ
る。

【０００８】この発明は上記のような問題点を解消する
ためになされたもので、クロック信号のズレを防止する
回路において、ズレの程度に応じて一度に変更する遅延
時間を変化させてやることにより、比較特性を疑似的に
線形に近づけ、同期時間の短縮を図ることを目的として
おり、電源ノイズなどの外乱により同期が外れた場合で
も、誤差の増大を抑え、迅速に再同期させることを目的
とする。

【０００９】

【課題を解決するための手段】第１の発明に係るクロッ
ク信号のズレを防止する回路は、外部クロック信号を遅
延させるため直列に接続された複数の遅延素子と、前記
複数の遅延素子の出力を制御信号に応じて選択すること
により、前記外部クロック信号が通過する遅延素子の個
数を変える選択回路と、前記選択回路が選択した遅延素
子の出力から内部クロック信号を生成して内部回路に対
し出力するクロックドライバと、前記外部クロック信号
と前記内部クロック信号とを比較し、前記外部クロック
信号と前記内部クロック信号との進み遅れの情報および
ズレの程度に応じた比較結果を出力する比較器と、前記
比較器の比較結果に応じて前記制御信号を前記選択回路
へ出力する制御信号発生回路とを備え、前記制御信号発
生回路は、前記選択回路が一度に変化させる遅延素子の
個数を、前記ズレの程度に応じて増減させることを特徴
とする。

【００１０】第２の発明に係るクロック信号のズレを防
止する回路は、第１の発明のクロック信号のズレを防止
する回路において、前記比較器は、前記内部クロック信
号を遅延させて遅延量の異なる複数の第１の遅延クロッ
ク信号を生成する第１の遅延付加回路と、前記外部クロ
ック信号を遅延させて遅延量の異なる複数の第２の遅延
クロック信号を生成する第２の遅延付加回路と、前記第
１の遅延付加回路が出力した前記複数の第１の遅延クロ
ック信号のそれぞれに対し前記外部クロック信号が遅れ
ているか否かを検出する第１の検出回路と、前記第２の
遅延付加回路が出力した前記複数の第２の遅延クロック
信号のそれぞれに対し前記内部クロック信号が遅れてい
るか否かを検出する第２の検出回路と、前記第１および
第２の検出回路の検出結果から前記複数の第１の遅延ク
ロック信号の中の前記外部クロック信号に対し遅延量の
近い信号または前記複数の第２の遅延クロック信号の中
の前記内部クロック信号に対し遅延量の近い信号を判定
することにより前記比較結果を生成し出力する判定回路
とを備えて構成される。

【００１１】第３の発明に係るクロック信号のズレを防
止する回路は、第２の発明のクロック信号のズレを防止
する回路において、前記複数の第１の遅延クロック信号
の遅延量は、等差級数的でなくその差が漸次増加するよ
う重み付けがなされ、前記複数の第２の遅延クロック信
号の遅延量は、等差級数的でなくその差が漸次増加する
ように重み付けされていることを特徴とする。

【００１２】第４の発明に係るクロック信号のズレを防
止する回路は、第２または第３の発明のクロック信号の
ズレを防止する回路において、前記第１の検出回路は、
前記複数の第１の遅延クロック信号にそれぞれ対応して
設けられ、前記外部クロック信号に応答してそれぞれ対
応する第１の遅延クロック信号をデータとして取り込む
複数の第１のフリップフロップ回路を含み、前記第２の
検出回路は、前記複数の第２の遅延クロック信号にそれ
ぞれ対応して設けられ、それぞれ対応する第２の遅延ク
ロック信号に応答して前記内部クロック信号をデータと
して取り込む複数の第２のフリップフロップ回路を含
み、前記判定回路は、前記複数の第１のフリップフロッ
プ回路の中で、データとして取り込む第１の遅延クロッ
ク信号の遅延量が近接する２つのフリップフロップ回路
の出力の異同を判別する少なくとも一つの第１の判別回
路と、前記複数の第２のフリップフロップ回路の中で、
データ取り込みのタイミングを与える前記第２の遅延ク
ロック信号の遅延量が近接する２つのフリップフロップ
回路の出力の異同を判別する少なくとも一つの第２の判
別回路と、前記複数の第１の遅延クロック信号の中の遅
延量が最も小さい第１の遅延クロック信号をデータとし
て取り込む第１のフリップフロップ回路の出力に対し、
前記複数の第２の遅延クロック信号の中の遅延量が最も
小さい第２の遅延クロック信号をデータ取り込みのタイ
ミングを与える信号として用いる第２のフリップフロッ
プ回路の出力の異同を判別する第３の判別回路とを含む
ことを特徴とする。

【００１３】

【発明の実施の形態】

実施の形態１．以下、この発明の実施の形態１によるク
ロック信号のズレを防止する回路（ＤＬＬ回路）につい
て図１〜図３を用いて説明する。ここでは、説明を簡単
にするために、外部クロック信号６と内部クロック信号
７は互いにそのデューティ比（１周期中のハイレベルの
期間の割合）が同じものであるとしてＤＬＬ回路につい
て説明する。図１はこの発明の実施の形態１によるＤＬ
Ｌ回路の構成を示すブロック図である。図１において、
１４はＤＬＬ回路、１１は外部クロック信号６と内部ク
ロック信号７の位相を比較する位相比較器、１３は位相
比較器１１の比較結果８−１，８−２，９−１，９−２
および１０に基づいて位相差に応じた制御信号を発生す
る制御信号発生回路、３は外部クロック信号６を遅延さ
せるため直列に接続されるとともにそれぞれの接続点か
ら信号線が引き出される複数の遅延素子、４は制御信号
発生回路１３が出力した制御信号に応じて複数の遅延素
子３の接続点の中から一つだけ選択する選択回路として
働くマルチプレクサ、５はマルチプレクサ４で選択され
た遅延素子３の出力から内部クロック信号７を生成して
チップ内部の内部回路に対し出力するクロックドライバ
である。遅延素子３は、外部クロック信号６を遅延させ
る最小単位である。制御信号発生回路１３は、位相比較
器１１の比較結果に応じて遅延素子３を増減するため、
この増減する個数に関する制御信号をマルチプレクサ４
に伝達する。例えば、制御信号発生回路１３は、従来か
らあるエンコーダで構成できる。この制御信号発生回路
１３が出力する制御信号は、アップダウンカウンタ２が
出力していたものと同じビット数の信号である。

【００１４】図２は、位相比較器１１の構成を示す回路
図である。この実施例では説明を簡単にするため、６個
のフリップフロップ回路を並列配置した例を示す。図２
において、１５は内部クロック信号７を遅延させて遅延
量の異なる複数の第１の遅延クロック信号Ｘ１〜Ｘ３を
生成する第１の遅延付加回路、１６は外部クロック信号
６を遅延させて遅延量の異なる複数の第２の遅延クロッ
ク信号Ｙ１〜Ｙ３を生成する第２の遅延付加回路、１７
は第１の遅延付加回路１５が出力した複数の第１の遅延
クロック信号Ｘ１〜Ｘ３のそれぞれに対し外部クロック
信号６が遅れているか否かを検出する第１の検出回路、
１８は第２の遅延付加回路１６が出力した複数の第２の
遅延クロック信号Ｙ１〜Ｙ３のそれぞれに対し内部クロ
ック信号７が遅れているか否かを検出する第２の検出回
路、１９は第１および第２の検出回路１７，１８の検出
結果から外部クロック信号６と内部クロック信号７の進
み遅れの情報およびズレの程度を含む比較結果を出力す
る判定回路である。

【００１５】第１および第２の遅延付加回路１５，１６
は、それぞれ３個づつの遅延素子３で構成されている。
第１の遅延付加回路１５において、３個の遅延素子３は
直列に接続され、内部クロック信号７は一つ目の遅延素
子３によって遅延されて第１の遅延クロック信号Ｘ１と
なり、２番目までの２つの遅延素子３によって遅延され
て第１の遅延クロック信号Ｘ２となり、全ての遅延素子
３を経て第１の遅延クロック信号Ｘ３となる。第２の遅
延付加回路１６において、３個の遅延素子３は直列に接
続され、外部クロック信号６は一つ目の遅延素子３によ
って遅延されて第２の遅延クロック信号Ｙ１となり、２
番目までの２つの遅延素子３によって遅延されて第２の
遅延クロック信号Ｙ２となり、全ての遅延素子３を経て
第２の遅延クロック信号Ｙ３となる。

【００１６】第１の検出回路１７は、フリップフロップ
回路２１〜２３で構成されており、その性能は図７に示
したフリップフロップ回路２０と同様である。１番目の
フリップフロップ回路２１は、そのＤ端子に第１の遅延
クロック信号Ｘ３が与えられ、そのＴ端子に外部クロッ
ク信号６が与えられる。２番目のフリップフロップ回路
２２は、そのＤ端子に第１の遅延クロック信号Ｘ２が与
えられ、そのＴ端子に外部クロック信号６が与えられ
る。３番目のフリップフロップ回路２３は、そのＤ端子
に第１の遅延クロック信号Ｘ１が与えられ、そのＴ端子
に外部クロック信号６が与えられる。

【００１７】第２の検出回路１８は、フリップフロップ
回路２４〜２６で構成されている。４番目のフリップフ
ロップ回路２４は、そのＴ端子に第２の遅延クロック信
号Ｙ１が与えられ、そのＤ端子に内部クロック信号７が
与えられる。５番目のフリップフロップ回路２５は、そ
のＴ端子に第２の遅延クロック信号Ｙ２が与えられ、そ
のＤ端子に内部クロック信号７が与えられる。６番目の
フリップフロップ回路２６は、そのＴ端子に第２の遅延
クロック信号Ｙ３が与えられ、そのＤ端子に内部クロッ
ク信号７が与えられる。

【００１８】判定回路１９は、フリップフロップ回路２
１〜２６より一つ少ない５つの２入力ＡＮＤ回路３１〜
３５で構成されている。ＡＮＤ回路３１は、その一方の
入力端子にフリップフロップ回路２１のＱＣ出力が与え
られ、その他方の入力端子にフリップフロップ回路２２
のＱ出力が与えられる。ＡＮＤ回路３２は、その一方の
入力端子にフリップフロップ回路２２のＱＣ出力が与え
られ、その他方の入力端子にフリップフロップ回路２３
のＱ出力が与えられる。ＡＮＤ回路３３は、その一方の
入力端子にフリップフロップ回路２３のＱＣ出力が与え
られ、その他方の入力端子にフリップフロップ回路２４
のＱ出力が与えられる。ＡＮＤ回路３４は、その一方の
入力端子にフリップフロップ回路２４のＱＣ出力が与え
られ、その他方の入力端子にフリップフロップ回路２５
のＱ出力が与えられる。ＡＮＤ回路３５は、その一方の
入力端子にフリップフロップ回路２５のＱＣ出力が与え
られ、その他方の入力端子にフリップフロップ回路２６
のＱ出力が与えられる。

【００１９】例えば、初期状態で、外部クロック信号６
に対し内部クロック信号７が遅延素子３の２．５個分の
時間だけ遅れているとする。この場合の位相比較器１１
の各フリップフロップ回路２１〜２６の出力状態を示し
たものが表１である。

【００２０】

【表１】

【００２１】フリップフロップ回路２５のＱＣ出力と、
フリップフロップ回路２６のＱ出力がともにハイレベル
であるので、ＡＮＤ回路３５の出力８‐２のみハイレベ
ルになる。すなわち、判定回路１９は、内部クロック信
号７は、外部クロック信号６に比べて遅延素子３の遅延
時間の２倍以上進んでいるという判定結果を制御信号発
生回路１３に対し出力する。この判定結果を受けて、制
御信号発生回路１３は、遅延素子３を２個分減らす信号
をマルチプレクサ４に伝達する。外部クロック信号６が
経由する遅延素子３が２個減った後の比較器１１の各フ
リップフロップ回路の出力状態を表２に示す。

【００２２】

【表２】

【００２３】この状態では、外部クロック信号６に対し
内部クロック信号７が遅延素子３の０．５個分の時間だ
け遅れている。フリップフロップ回路２３のＱＣ出力
と、フリップフロップ回路２４のＱ出力がともにハイレ
ベルであるので、ＡＮＤ回路３３の出力１０のみハイレ
ベルとなる。すなわち、判定回路は、内部クロック信号
７に対する外部クロック信号６の進み遅れが遅延素子３
一個分の遅延時間以内に収まっており、位相同期が完了
したことを示す。しかしながら、依然として遅延素子
０．５個分のズレは存在するが、遅延素子１個の遅延時
間よりも小さいので、ズレをそれ以上縮めることはでき
ず、位相誤差として現れる。この遅延素子３一個分の遅
延時間が、ＤＬＬ回路の時間分解能といえる。このよう
に、一回の位相比較で外部クロック信号６と内部クロッ
ク信号７の位相同期を行うことができる。

【００２４】もし、ＡＮＤ回路３１の出力９‐２がハイ
レベルならば、一度に、遅延素子３の２個分の遅延時間
を増やし、ＡＮＤ回路３２の出力９‐１がハイレベルな
らば、遅延素子３の１個分の遅延時間を増やし、ＡＮＤ
回路３３の出力１０がハイレベルならば、遅延素子３の
増減はせず、ＡＮＤ回路３４の出力８‐１がハイレベル
ならば、遅延素子３の１個分の遅延時間を減らし、ＡＮ
Ｄ回路３５の出力８‐２がハイレベルならば、遅延素子
３の２個分の遅延時間を減らす。最終的にＡＮＤ回路３
３の出力１０、すなわちロック（lock）信号がハイレベ
ルになれば、位相同期が完了したことになる。これら、
ＡＮＤ回路３１，３２が第１の判別回路に属し、ＡＮＤ
回路３４，３５が第２の判別回路に属し、ＡＮＤ回路３
３が第３の判別回路に属する。

【００２５】図３は、位相比較器１１の位相比較特性を
示すグラフである。横軸は外部クロック信号６と内部ク
ロック信号７のズレの程度で、グラフの横軸のプラス領
域は内部クロック信号７が遅れていることを表し、マイ
ナス領域は内部クロック信号７が進んでいることを表し
ている。縦軸は、位相比較器１１の出力、すなわち一回
の位相比較で増減する遅延素子の数量である。このグラ
フからわかるように、外部クロック信号６に対し内部ク
ロック信号７が遅れていれば、そのズレの程度に応じた
遅延素子の個数分だけ遅延時間を増やすアップ信号８を
出力し、外部クロック信号に対し内部クロック信号７が
進んでいればそのズレの程度に応じた遅延素子の個数分
だけ遅延時間を減らすダウン信号９を出力する。その結
果、位相特性は離散的ではあるが、線形なものになる。
図３から分かるように、従来のＤＬＬ回路では、ズレが
０の近傍にあるときでも０を越えるか越えないかによっ
て遅延素子の切換が行われていた。それに対し、この実
施の形態１によるＤＬＬ回路では、ズレが０の近傍では
進み遅れの調整のための遅延素子の個数の変更が行われ
ない。外部クロック信号６と内部クロック信号７のズレ
がない状態が最も頻繁に現れる状態であるため、０の近
傍で遅延素子の個数の切換が行われないことは、ノイズ
の原因や消費電力を抑制できるという効果がある。

【００２６】上述の例では、説明を簡単にするため、６
個のフリップフロップ回路を使用した位相比較器１１を
構成したので、１回の位相比較について遅延素子３個分
のズレまでの判定しかできないが、使用するフリップフ
ロップ回路の個数を増やせば、より広範囲のズレ判定が
瞬時に行える。

【００２７】実施の形態２．図４は、この発明の実施の
形態２によるＤＬＬ回路に用いられる位相比較器の構成
を示す回路図である。実施の形態２によるＤＬＬ回路
は、図１に示した位相比較器１１の構成が実施の形態１
によるＤＬＬ回路と異なるだけである。図４において、
３６は内部クロック信号７を遅延させて遅延量の異なる
複数の第１の遅延クロック信号Ｘ４〜Ｘ７を生成する第
１の遅延付加回路、３７は外部クロック信号６を遅延さ
せて遅延量の異なる複数の第２の遅延クロック信号Ｙ４
〜Ｙ７を生成する第２の遅延付加回路、３８は第１の遅
延付加回路３６が出力した複数の第１の遅延クロック信
号Ｘ４〜Ｘ７のそれぞれに対し内部クロック信号７が遅
れているか否かを検出する第１の検出回路、３９は第２
の遅延付加回路３７が出力した複数の第２の遅延クロッ
ク信号Ｙ４〜Ｙ７のそれぞれに対し外部クロック信号６
が遅れているか否かを検出する第２の検出回路、４０は
第１および第２の検出回路３８，３９の検出結果から外
部クロック信号６と内部クロック信号７の進み遅れの情
報およびズレの程度を含む比較結果を出力する判定回路
である。

【００２８】図４からわかるように、複数の第１の遅延
クロック信号Ｘ４〜Ｘ７の遅延量が、等差級数的でなく
その差が漸次増加するよう重み付けがなされている。第
１の遅延クロック信号Ｘ４は、内部クロック信号７に対
し遅延素子３の１個分の遅延時間が付加されており、同
様に第１の遅延クロック信号Ｘ５は遅延素子３の２個分
の遅延時間が付加されており、同様に第１の遅延クロッ
ク信号Ｘ６は遅延素子３の４個分の遅延時間が付加され
ており、同様に第１の遅延クロック信号Ｘ７は遅延素子
３の８個分の遅延時間が付加されている。すなわち、第
１の遅延クロック信号Ｘ４〜Ｘ７の隣接するもの同士の
遅延時間の差は、遅延素子３の１個分、２個分、４個分
と漸次増加している。複数の第２の遅延クロック信号Ｙ
４〜Ｙ７の遅延量が、等差級数的でなくその差が漸次増
加するように重み付けされていることも同様である。

【００２９】第１の検出回路３８は、フリップフロップ
回路４１〜４４で構成されており、その性能は図７に示
したフリップフロップ回路２０と同様である。１番目の
フリップフロップ回路４１は、そのＤ端子に第１の遅延
クロック信号Ｘ７が与えられ、そのＴ端子に外部クロッ
ク信号６が与えられる。２番目のフリップフロップ回路
４２は、そのＤ端子に第１の遅延クロック信号Ｘ６が与
えられ、そのＴ端子に外部クロック信号６が与えられ
る。３番目のフリップフロップ回路４３は、そのＤ端子
に第１の遅延クロック信号Ｘ５が与えられ、そのＴ端子
に外部クロック信号６が与えられる。４番目のフリップ
フロップ回路４４は、そのＤ端子に第１の遅延クロック
信号Ｘ４が与えられ、そのＴ端子に外部クロック信号６
が与えられる。

【００３０】第２の検出回路３９は、フリップフロップ
回路４５〜４８で構成されている。５番目のフリップフ
ロップ回路４５は、そのＤ端子に内部クロック信号７が
与えられ、そのＴ端子に第２の遅延クロック信号Ｙ４が
与えられる。６番目のフリップフロップ回路４６は、そ
のＤ端子に内部クロック信号７が与えられ、そのＴ端子
に第２の遅延クロック信号Ｙ５が与えられる。７番目の
フリップフロップ回路４７は、そのＤ端子に内部クロッ
ク信号７が与えられ、そのＴ端子に第２の遅延クロック
信号Ｙ６が与えられる。８番目のフリップフロップ回路
４８は、そのＤ端子に内部クロック信号７が与えられ、
そのＴ端子に第２の遅延クロック信号Ｙ７が与えられ
る。

【００３１】判定回路４０は、フリップフロップ回路４
１〜４８より一つ少ない７つの２入力ＡＮＤ回路５１〜
５７で構成されている。ＡＮＤ回路５１は、その一方の
入力端子にフリップフロップ回路４１のＱＣ出力が与え
られ、その他方の入力端子にフリップフロップ回路４２
のＱ出力が与えられる。ＡＮＤ回路５２は、その一方の
入力端子にフリップフロップ回路４２のＱＣ出力が与え
られ、その他方の入力端子にフリップフロップ回路４３
のＱ出力が与えられる。ＡＮＤ回路５３は、その一方の
入力端子にフリップフロップ回路４３のＱＣ出力が与え
られ、その他方の入力端子にフリップフロップ回路４４
のＱ出力が与えられる。ＡＮＤ回路５４は、その一方の
入力端子にフリップフロップ回路４４のＱＣ出力が与え
られ、その他方の入力端子にフリップフロップ回路４５
のＱ出力が与えられる。ＡＮＤ回路５５は、その一方の
入力端子にフリップフロップ回路４５のＱＣ出力が与え
られ、その他方の入力端子にフリップフロップ回路４６
のＱ出力が与えられる。ＡＮＤ回路５６は、その一方の
入力端子にフリップフロップ回路４６のＱＣ出力が与え
られ、その他方の入力端子にフリップフロップ回路４７
のＱ出力が与えられる。ＡＮＤ回路５７は、その一方の
入力端子にフリップフロップ回路４７のＱＣ出力が与え
られ、その他方の入力端子にフリップフロップ回路４８
のＱ出力が与えられる。ＡＮＤ回路５１〜５２は第１の
判別回路に属し、ＡＮＤ回路５４は第３の判別回路に属
し、ＡＮＤ回路５５〜５７は第２の判別回路に属する。

【００３２】例えば、初期状態で、外部クロック信号６
に対し内部クロック信号７が遅延素子３の７．５個分の
時間だけ遅れているとする。この場合の位相比較器１１
の各フリップフロップ回路４１〜４８の出力状態を示し
たものが表３である。

【００３３】

【表３】

【００３４】フリップフロップ回路４７のＱＣ出力と、
フリップフロップ回路４８のＱ出力がともにハイレベル
であるので、ＡＮＤ回路５７の出力８‐３のみハイレベ
ルとなる。すなわち、判定回路４０は、外部クロック信
号６に対し内部クロック信号７が遅延素子３の遅延時間
４個分以上遅れていることを示す判定結果を出力する。
この判定結果を受けて、制御信号発生回路１３は、遅延
素子３を４個分減らすという信号をマルチプレクサ４へ
出力する。

【００３５】次の位相比較の時には外部クロック信号６
に対し内部クロック信号７が遅延素子３の３．５個分の
時間だけ遅れている。この場合の位相比較器１１の各フ
リップフロップ回路４１〜４８の出力状態を示したもの
が表４である。

【００３６】

【表４】

【００３７】フリップフロップ回路４６のＱＣ出力と、
フリップフロップ回路４７のＱ出力がともにハイレベル
であるので、ＡＮＤ回路５６の出力８‐２のみハイレベ
ルとなる。すなわち、判定回路４０は、外部クロック信
号６に対し内部クロック信号７が遅延素子３の遅延時間
２個分以上４個分以下の遅れを有していることを示す判
定結果を出力する。この判定結果を受けて、制御信号発
生回路１３は、遅延素子３の２個分の遅延時間を減らす
という信号をマルチプレクサ４へ出力する。

【００３８】次の位相比較の時には外部クロック信号６
に対し内部クロック信号７が遅延素子３の１．５個分の
時間だけ遅れている。この場合の位相比較器１１の各フ
リップフロップ回路４１〜４８の出力状態を示したもの
が表５である。

【００３９】

【表５】

【００４０】フリップフロップ回路４５のＱＣ出力と、
フリップフロップ回路４６のＱ出力がともにハイレベル
であるので、ＡＮＤ回路５５の出力８‐１のみハイレベ
ルとなる。すなわち、判定回路４０は、外部クロック信
号６に対し内部クロック信号７が遅延素子１個分以上２
個分以内の遅れを有していることを示す判定結果を出力
する。遅延素子１個分減らすという信号を制御信号発生
回路１３に入力する。

【００４１】次の位相比較の時には外部クロック信号６
に対し内部クロック信号７が遅延素子３の０．５個分の
時間だけ遅れている。この場合の位相比較器１１の各フ
リップフロップ回路４１〜４８の出力状態を示したもの
が表６である。

【００４２】

【表６】

【００４３】フリップフロップ回路４４のＱＣ出力と、
フリップフロップ回路４５のＱ出力がともにハイレベル
であるので、ＡＮＤ回路５４の出力１０、すなわちロッ
ク信号のみハイレベルとなる。すなわち、判定回路４０
は、外部ブロック信号６に対し内部クロック信号７が遅
延素子３の１個分未満の進み遅れしか有していないこと
を示す判定結果を出力する。この判定結果を受けて、制
御信号発生回路１３は、その出力を変更せず、位相同期
が完了したことになる。このように、７．５個分のズレ
では４段階の位相比較で位相同期が完了する。従来では
７．５個分のズレでは７段階の位相比較を行わなければ
ならないのに対し、この実施の形態２によるＤＬＬ回路
では位相同期時間の短縮を図ることができる。

【００４４】もし、ＡＮＤ回路５１の出力９‐３がハイ
レベルならば、一度に、遅延素子３の４個分の遅延時間
を増やし、ＡＮＤ回路５２の出力９‐２がハイレベルな
らば、遅延素子３の２個分の遅延時間を増やし、ＡＮＤ
回路５３の出力９‐１がハイレベルならば、遅延素子３
の１個分の遅延時間を増やし、ＡＮＤ回路５４の出力１
０がハイレベルならば、遅延時間の増減はせず、ＡＮＤ
回路５５の出力８‐１がハイレベルならば、遅延素子３
の１個分の遅延時間を減らし、ＡＮＤ回路５６の出力８
‐２がハイレベルならば、遅延素子３の２個分の遅延時
間を減らし、ＡＮＤ回路５７の出力８‐３がハイレベル
ならば、遅延素子３の４個分の遅延時間を減らす。最終
的にＡＮＤ回路５４の出力１０がハイレベルになれば、
位相同期が完了したことになる。

【００４５】比較器の位相比較特性を示すグラフを図７
に示す。横軸は外部クロック信号６と内部クロック信号
７のズレの程度で、グラフの横時のプラス領域は内部ク
ロック信号７が遅れていることを表し、マイナス領域は
内部クロック信号７が進んでいることを表している。縦
軸は、位相比較器１１の出力、すなわち一回の位相比較
で増減する遅延素子の数量である。このグラフからわか
るように、外部クロック信号６に対し内部クロック信号
７が遅れていれば、そのズレの程度に応じて遅延素子を
増やすアップ信号８を出力し、外部クロック信号６に対
し内部クロック信号７が進んでいればそのズレの程度に
応じて遅延素子を減らすダウン信号９を出力する。

【００４６】実施の形態１によるＤＬＬ回路では、フリ
ップフロップ回路２１〜２６に接続する遅延素子３の遅
延時間の１個分ずつで変えていたが、実施の形態２のＤ
ＬＬ回路のように遅延素子３の遅延時間の１個分、２個
分、４個分、８個分というように重み付けして変える
と、実施の形態１のＤＬＬ回路と同じく遅延時間に応じ
た比較結果を出力することができ、更に、同じズレ判定
範囲の場合、使用するフリップフロップ回路の個数を減
らすことができる。但し、実施の形態２によるＤＬＬ回
路の場合は１回の位相比較では同期できず、数回の位相
比較を行い、段階的に位相同期を行うことになる。

【００４７】実施の形態３．以上の実施の形態１，２に
よるＤＬＬ回路を構成するトランジスタのゲート長、ゲ
ート幅などの各トランジスタサイズは、特に制限される
ものではないが、ＳＯＧ（Sea Of Gates：ゲート敷き詰
め型ゲートアレイ）のような、同じサイズのトランジス
タが規則的に配列されているチップ上にも実現すること
ができる。

【００４８】図６はこの発明の実施の形態３によるＤＬ
Ｌ回路の構成を示す平面図である。図６において、６０
はＳＯＧの半導体チップ、６１は半導体チップ６０の内
部トランジスタ領域、１４ａ〜１４ｄは内部トランジス
タ領域６０の四隅に形成されたＤＬＬ回路、６２は内部
トランジスタ領域６０の一部の領域、６３は半導体チッ
プ６０上の内部トランジスタ領域６０の周囲に配置され
た入力／出力バッファ領域、６４は半導体チップ６０上
の入／出力バッファ領域６３の周囲に配置されたパッド
領域、６５は内部トランジスタ領域６１に設けられたト
ランジスタゲートである。内部トランジスタ領域６１
は、全体にわたり一部の領域６２と同じように、ゲート
長、ゲート幅が同じトランジスタが規則正しく配列され
ている。

【００４９】アナログＰＬＬ回路においてはノイズ対策
などの理由から、アナログ回路部分とディジタル回路部
分とを分離させなければならず、レイアウト上の制約が
多い。一方、ＤＬＬ回路においてはアナログ回路を使用
していないので、ＳＯＧのような、チップの内部領域に
同じサイズのトランジスタが規則正しく配列されている
半導体チップ６０上に実現することができる。この場
合、図６のように、チップ６０上の任意の位置に任意の
個数だけ、実施の形態１および／または実施の形態２に
よるＤＬＬ回路１４を配置することが可能である。

【００５０】ＤＬＬ回路１４を複数個搭載することによ
る効果として、外部クロックの位相に合わせる内部クロ
ックの場所が増えるので、チップ内部全体のクロックス
キューをより小さく抑えることが可能となる。図７は、
一つの半導体チップ上に複数のＤＬＬ回路を設けたとき
のＤＬＬ回路とクロックバッファとの関係を示す概念図
である。図７において、７０は外部クロック信号ＣＬＫ
を受けて内部に分配するメインクロックバッファ、７１
〜７４はメインクロックバッファ７０から受けたクロッ
ク信号をバッファするサブクロックバッファ、６１ａ〜
６１ｄはそれぞれサブクロックバッファ７１〜７４から
クロック信号の供給を受ける内部トランジスタ領域６１
に設けられた部分回路である。このように各サブクロッ
クバッファ７１〜７４の出力をそれぞれＤＬＬ回路１４
ａ〜１４ｄを介して部分回路６１ａ〜６１ｄに分配する
ことにより、サブクロックバッファ７１〜７４の負荷の
違いによるクロックスキューの違いを低減できる。

【００５１】なお、上記各実施の形態は、外部クロック
信号６と内部クロック信号７のデューティ比が同じ場合
について説明したが、クロックドライバ５がマルチプレ
クサ４から出力されるクロック信号を所望のデューティ
比に生成することができ、図２および図４に示した比較
器１１は、第１および第２の検出回路において第１およ
び第２の遅延クロック信号を用いて比較をしているの
で、デューティ比が異なる場合においても外部クロック
信号６と内部クロック信号７の信号の立ち上がりのタイ
ミングを比較して、そのズレを比較することができ、位
相を比較する場合と同様の効果を奏する。また、上記各
実施の形態での遅延素子には便宜的にインバータ回路を
使用したが、信号を遅延させる回路であるなら、他のも
のであってもよく上記各実施の形態と同様の効果を有す
る。

【００５２】

【発明の効果】以上のように請求項１記載のクロック信
号のズレを防止する回路によれば、比較器で外部クロッ
ク信号と内部クロック信号の比較を行ったときの比較結
果の中に進み遅れの情報およびズレの程度が含んでお
り、制御信号発生回路は、前記選択回路が一度に変化さ
せる遅延素子の個数を、進み遅れの情報およびズレの程
度に応じて増減させるので、進み遅れの情報のみに応じ
て遅延素子を増減させる場合に比べて、ズレを修正する
までの時間を短縮することができるという効果がある。

【００５３】請求項２記載の発明のクロック信号のズレ
を防止する回路によれば、第１および第２の遅延付加回
路によりそれぞれ内部クロック信号および外部クロック
信号を遅延させて遅延量の異なる複数の第１および第２
の遅延クロック信号を生成し、それぞれ第１および第２
の検出回路で複数の第１および第２の遅延クロック信号
のそれぞれに対し外部クロック信号および内部クロック
信号が遅れているか否かを検出するよう構成されている
ので、内部クロック信号と外部クロック信号のデューテ
ィ比が異なっていてもそれらの信号のズレを比較するこ
とができ、汎用性のあるクロック信号のズレを防止する
回路が得られるという効果がある。

【００５４】請求項３記載の発明のクロック信号のズレ
を防止する回路によれば、複数の第１および第２の遅延
クロック信号の遅延量に重み付けがなされているので、
回路規模を小さくすることができるという効果がある。

【００５５】請求項４記載の発明のクロック信号のズレ
を防止する回路によれば、第３の判別回路により、複数
の第１の遅延クロック信号の中の遅延量が最も小さい第
１の遅延クロック信号をデータとして取り込む第１のフ
リップフロップ回路の出力と、複数の第２の遅延クロッ
ク信号の中の遅延量が最も小さい第２の遅延クロック信
号をデータ取り込みのタイミングを与える信号として用
いる第２のフリップフロップ回路の出力とを比較し、そ
の異同を判別するので、外部クロック信号と内部クロッ
ク信号との間で遅延がほとんどない場合に、遅延素子の
個数を変化させる回数を抑制することができるという効
果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるＤＬＬ回路の
構成を示すブロック図である。

【図２】 図１に示した位相比較器の構成を示す回路図
である。

【図３】 図２に示した位相比較器の位相比較特性を示
すグラフである。

【図４】 この発明の実施の形態２による位相比較器の
構成を示す回路図である。

【図５】 図４に示した位相比較器の位相比較特性を示
すグラフである。

【図６】 この発明の実施の形態３によるＤＬＬ回路の
構成を示す平面図である。

【図７】 図６のＤＬＬ回路の使用形態を示す概念図で
ある。

【図８】 従来のＤＬＬ回路の構成を示すブロック図で
ある。

【図９】 従来のＤＬＬ回路に用いられる位相比較器の
構成を示す回路図である。

【図１０】 従来のＤＬＬ回路の位相比較特性を示すグ
ラフである。

【符号の説明】

３ 遅延素子、４ マルチプレクサ、５ クロックドラ
イバ、１１ 位相比較器、１３ 制御信号発生回路、１
４，１４ａ〜１４ｄ ディレイロックループ回路、１
５，３６ 第１の遅延付加回路、１６，３７ 第２の遅
延付加回路、１７，３８ 第１の検出回路、１８，３９
第２の検出回路、１９，４０ 判定回路。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 外部クロック信号を遅延させるため直列
   に接続された複数の遅延素子と、 前記複数の遅延素子の出力を制御信号に応じて選択する
   ことにより、前記外部クロック信号が通過する遅延素子
   の個数を変える選択回路と、 前記選択回路が選択した遅延素子の出力から内部クロッ
   ク信号を生成して内部回路に対し出力するクロックドラ
   イバと、 前記外部クロック信号と前記内部クロック信号とを比較
   し、前記外部クロック信号と前記内部クロック信号との
   進み遅れの情報およびズレの程度に応じた比較結果を出
   力する比較器と、 前記比較器の比較結果に応じて前記制御信号を前記選択
   回路へ出力する制御信号発生回路とを備え、 前記制御信号発生回路は、前記選択回路が一度に変化さ
   せる遅延素子の個数を、前記ズレの程度に応じて増減さ
   せることを特徴とする、クロック信号のズレを防止する
   回路。
2. 【請求項２】 前記比較器は、 前記内部クロック信号を遅延させて遅延量の異なる複数
   の第１の遅延クロック信号を生成する第１の遅延付加回
   路と、 前記外部クロック信号を遅延させて遅延量の異なる複数
   の第２の遅延クロック信号を生成する第２の遅延付加回
   路と、 前記第１の遅延付加回路が出力した前記複数の第１の遅
   延クロック信号のそれぞれに対し前記外部クロック信号
   が遅れているか否かを検出する第１の検出回路と、 前記第２の遅延付加回路が出力した前記複数の第２の遅
   延クロック信号のそれぞれに対し前記内部クロック信号
   が遅れているか否かを検出する第２の検出回路と、 前記第１および第２の検出回路の検出結果から前記複数
   の第１の遅延クロック信号の中の前記外部クロック信号
   に対し遅延量の近い信号または前記複数の第２の遅延ク
   ロック信号の中の前記内部クロック信号に対し遅延量の
   近い信号を判定することにより前記比較結果を生成し出
   力する判定回路とを備える、請求項１記載のクロック信
   号のズレを防止する回路。
3. 【請求項３】 前記複数の第１の遅延クロック信号の遅
   延量は、等差級数的でなくその差が漸次増加するよう重
   み付けがなされ、 前記複数の第２の遅延クロック信号の遅延量は、等差級
   数的でなくその差が漸次増加するように重み付けされて
   いることを特徴とする、請求項２記載のクロック信号の
   ズレを防止する回路。
4. 【請求項４】 前記第１の検出回路は、前記複数の第１
   の遅延クロック信号にそれぞれ対応して設けられ、前記
   外部クロック信号に応答してそれぞれ対応する第１の遅
   延クロック信号をデータとして取り込む複数の第１のフ
   リップフロップ回路を含み、 前記第２の検出回路は、前記複数の第２の遅延クロック
   信号にそれぞれ対応して設けられ、それぞれ対応する第
   ２の遅延クロック信号に応答して前記内部クロック信号
   をデータとして取り込む複数の第２のフリップフロップ
   回路を含み、 前記判定回路は、 前記複数の第１のフリップフロップ回路の中で、データ
   として取り込む第１の遅延クロック信号の遅延量が近接
   する２つのフリップフロップ回路の出力の異同を判別す
   る少なくとも一つの第１の判別回路と、 前記複数の第２のフリップフロップ回路の中で、データ
   取り込みのタイミングを与える前記第２の遅延クロック
   信号の遅延量が近接する２つのフリップフロップ回路の
   出力の異同を判別する少なくとも一つの第２の判別回路
   と、 前記複数の第１の遅延クロック信号の中の遅延量が最も
   小さい第１の遅延クロック信号をデータとして取り込む
   第１のフリップフロップ回路の出力に対し、前記複数の
   第２の遅延クロック信号の中の遅延量が最も小さい第２
   の遅延クロック信号をデータ取り込みのタイミングを与
   える信号として用いる第２のフリップフロップ回路の出
   力の異同を判別する第３の判別回路とを含むことを特徴
   とする、請求項２または請求項３記載のクロック信号の
   ズレを防止する回路。