JP2003110423A - 混合型遅延固定ループ回路及びそのクロック信号同期方法 - Google Patents

混合型遅延固定ループ回路及びそのクロック信号同期方法

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JP2003110423A JP2001401857A JP2001401857A JP2003110423A JP 2003110423 A JP2003110423 A JP 2003110423A JP 2001401857 A JP2001401857 A JP 2001401857A JP 2001401857 A JP2001401857 A JP 2001401857A JP 2003110423 A JP2003110423 A JP 2003110423A
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Abstract

(57)【要約】 【課題】 ノイズの影響による遅延の変化が大きくない
混合型遅延固定ループ（ＤＬＬ）回路及びそのクロック
信号同期方法を提供する。 【解決手段】 混合型ＤＬＬ回路において、複数の単位
遅延器からなるデジタル方式のハーフ遅延ライン１１１
を有し、外部入力基準クロック信号と混合型ＤＬＬ回路
により生成された出力クロック信号の位相を比較、デジ
タルハーフ遅延ラインで基準クロック信号遅延量を制御
し、基準クロック、出力クロック信号間にロッキングが
行われると、デジタルハーフ遅延ラインに対する制御を
固定させるデジタル遅延部１００と、アナログ遅延ライ
ン２０７を有し、基準クロック、出力クロック信号間の
位相を比較、比較結果をアナログ信号に変換後、アナロ
グ信号を用いアナログ遅延ラインでデジタルハーフ遅延
ラインの出力信号遅延量を制御するアナログ遅延部２０
０とを備えている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は混合型遅延固定ルー
プ回路（ＤＬＬ）に関し、特に、外部基準信号と出力ク
ロック信号を同期させる混合型遅延固定ループ回路に関
する。
【０００２】
【従来の技術】局部クロック信号が基準信号に比べて進
む（ｌｅａｄｉｎｇ）か、又は遅れる（ｌａｇｇｉｎ
ｇ）かを問わず、最も短い時間内に安定したロッキング
を行おうとする半導体メモリ装置にクロック再生成シス
テムを提供する問題は、高速コンピュータ分野で非常に
重要な課題となってきた。全ての再生成されたクロック
信号が最小限のスキュー（ｓｋｅｗ）を有して生成され
るように、再生成はコンピュータ内の全ての位置で行わ
れなければならない。ピクセルクロック生成のようなグ
ラフィックアプリケーションは、高い解像度と速いロッ
キングタイムと広い周波数範囲が要求される。さらに、
ＤＤＲ ＤＲＡＭ回路は基準信号の１／２周期より小さ
い最小限の位相遅延時間が要求される。
【０００３】遅延固定ループ（ＤＬＬ）回路は、このよ
うな電子システムのタイミング問題を解決するにあた
り、重要な部分になってきた。特に、ＤＬＬは設計者を
して基準信号と内部クロック信号の間の位相差を、前記
基準信号と関連してモニターできるようにする。基準信
号と内部クロック信号との間のこのような位相差は、半
導体メモリ装置で相応する応答遅延をもたらす。結果的
に、ＤＬＬは基準信号を内部クロック信号と整列させる
ために利用されていた。ＤＬＬにはデジタル、アナログ
及び混成（又は混合型）という３つの形式がある。
【０００４】混合型ＤＬＬが米国特許６，２４２，９５
５ Ｂ１（Ａｓｓｉｇｎｅｅ：Ｓｉｌｉｃｏｎ Ｍａｇ
ｉｃ Ｃｏｒｐｏｒａｔｉｏｎ， Ａｐｐｌ．Ｎｏ．：
０９／３９９，１１６， Ｆｉｌｅｄ：Ｓｅｐ．２０，
１９９９）に開示されている。前記特許公報に開示され
ているように、このような混合型ＤＬＬはより速いロッ
キング時間、広い周波数範囲、高い解像度等の利点を有
してはいるが、使用しようとするクロック周波数をカバ
ーするため１サイクル遅延ライン（ｏｎｅ ｃｙｃｌｅ
ｄｅｌａｙ ｌｉｎｅ）が求められる。このような１
サイクル遅延ラインを用いる場合、ノイズの影響による
遅延の変化が非常に大きいという問題点がある。さら
に、遅延ラインにより消費電力が大きくなり、設置のた
めの所要面積が増加するという問題点がある。また、デ
ジタルＤＬＬでは遅延ラインがユニット遅延（ｕｎｉｔ
ｄｅｌａｙ）で構成されているので、ロッキング（ｌ
ｏｃｋｉｎｇ）後のノイズの影響による動きもユニット
遅延で動くものであるため、クロックジッタ（ｃｌｏｃ
ｋ ｊｉｔｔｅｒ）が非常に大きいという問題点があ
る。
【０００５】
【発明が解決しようとする課題】そこで、本発明は上記
従来の混合型遅延固定ループ回路及びそのクロック信号
同期方法における問題点に鑑みてなされたものであっ
て、本発明の目的は、ノイズの影響による遅延の変化が
大きくない混合型遅延固定ループ回路及びそのクロック
信号同期方法を提供することにある。
【０００６】また、本発明の他の目的は、消費電力と所
要面積が小さい混合型遅延固定ループ回路及びそのクロ
ック信号同期方法を提供することにある。さらに、本発
明の他の目的は、ロッキング後のノイズの影響による動
きでクロックジッタが大きくない混合型遅延固定ループ
回路及びそのクロック信号同期方法を提供することにあ
る。
【０００７】
【課題を解決するための手段】上記目的を達成するため
になされた本発明による混合型遅延固定ループ回路は、
混合型遅延固定ループ回路において、複数の単位遅延器
からなるデジタル方式のハーフ遅延ラインを有し、外部
から入力される基準クロック信号と前記混合型遅延固定
ループ回路により生成された出力クロック信号の位相を
比べて前記デジタルハーフ遅延ラインで前記基準クロッ
ク信号が遅延される遅延量を制御し、前記基準クロック
信号と前記出力クロック信号との間にロッキング（ｌｏ
ｃｋｉｎｇ）が行われると、前記デジタルハーフ遅延ラ
インに対する制御を固定させるデジタル遅延部と、アナ
ログ遅延ラインを有し、前記基準クロック信号と前記出
力クロック信号との位相を比べてその比較結果をアナロ
グ信号に変換したあと、前記アナログ信号を用いて前記
アナログ遅延ラインで前記デジタルハーフ遅延ラインの
出力信号が遅延される遅延量を制御するアナログ遅延部
とを備えていることを特徴とする。
【０００８】また、前記基準クロック信号を用いて、前
記混合型遅延固定ループ回路に適した信号レベルを有す
る第１内部クロック信号と前記第１内部クロック信号と
１８０°の位相差を有する第２内部クロック信号とを生
成して出力する入力バッファをさらに備えていることを
特徴とする。また、前記デジタル遅延部は、前記第１内
部クロック信号と前記出力クロック信号の位相とを比べ
て比較結果を示す第１位相比較信号を出力する第１位相
比較器と、前記第１位相比較信号を受信して前記デジタ
ルハーフ遅延ラインでの遅延量を制御する第１遅延制御
信号を生成する第１遅延制御器と、前記第１位相比較信
号を受信して前記第１内部クロック信号と前記出力クロ
ック信号とがロッキングされたと判定されると、前記第
１遅延制御信号を固定させるロッキング検出器とをさら
に備えていることを特徴とする。また、前記第１遅延制
御器は、前記第１位相比較信号に従って動作するカウン
ターを有し、前記ロッキング検出器により前記第１内部
クロック信号と前記出力クロック信号とがロッキングさ
れたと判定されると、前記カウンターは固定されること
を特徴とする。また、前記第１位相比較信号に従って、
前記デジタルハーフ遅延ラインに前記第１内部クロック
信号及び前記第２内部クロック信号の中の何れか１つの
内部クロック信号が選択的に提供され、前記アナログ遅
延ラインの出力信号が前記混合型遅延固定ループ回路の
出力クロック信号として提供されることを特徴とする。
また、前記アナログ遅延部は、前記基準クロック信号と
前記出力クロック信号の位相を比べて比較結果を示す第
２位相比較信号を出力する第２遅延制御器と、前記第２
位相比較信号をアナログ信号に変換して前記アナログ遅
延ラインの制御のために前記アナログ遅延ラインに提供
するデジタル／アナログ変換器とをさらに備えているこ
とを特徴とする。
【０００９】上記目的を達成するためになされた本発明
による混合型遅延固定ループ回路は、混合型遅延固定ル
ープ回路において、複数の単位遅延部で構成され、外部
から入力されるクロック信号をデジタル方式により所定
時間遅延させるデジタルハーフ遅延ラインと、前記入力
クロック信号と前記遅延固定ループ回路により生成され
た出力クロック信号との位相を比べて比較結果を示す第
１位相比較信号を出力する第１位相比較器と、前記第１
位相比較信号を受信して前記デジタルハーフ遅延ライン
での遅延量を制御する第１遅延制御信号を生成し、前記
デジタルハーフ遅延ラインに提供する第１遅延制御器
と、前記第１位相比較信号を受信して前記第１内部クロ
ック信号と前記出力クロック信号とがロッキングされた
と判定されると、前記第１遅延制御信号を固定させるロ
ッキング検出器と、前記デジタルハーフ遅延ラインの出
力信号をアナログ方式により所定時間遅延させるアナロ
グ遅延ラインと、前記入力クロック信号と前記出力クロ
ック信号との位相を比べて比較結果を示す第２位相比較
信号を出力する第２遅延制御器と、前記第２位相比較信
号をアナログ信号に変換して前記アナログ遅延ラインの
制御のために前記アナログ遅延ラインに提供するデジタ
ル／アナログ変換器とを備えていることを特徴とする。
【００１０】上記目的を達成するためになされた本発明
による混合型遅延固定ループ回路のクロック信号同期方
法は、外部から入力される基準クロック信号に対し生成
された出力クロック信号を同期させる方法において、前
記基準クロック信号と前記出力クロック信号との位相を
比べて第１位相比較信号を生成し、前記第１位相比較信
号を用いて複数の単位遅延部でなるデジタル方式のハー
フ遅延ラインで前記基準クロック信号の遅延量を制御す
る段階と、前記基準クロック信号と前記出力クロック信
号との間にロッキングが行われると、前記ハーフ遅延ラ
インに対する制御を固定させる段階と、前記基準クロッ
ク信号と前記出力クロック信号との位相を比べて第２位
相比較信号を生成し、前記第２位相比較信号をアナログ
信号に変換する段階と、前記アナログ信号を用いてアナ
ログ遅延ラインにより前記ハーフ遅延ラインの出力信号
が遅延される遅延量を制御する段階とを備えていること
を特徴とする。
【００１１】このような構成の本発明によれば、遅延ラ
インの長さが短くなるため、ノイズの影響による遅延の
変化が大きくなくなる。さらに、消費電力と所要面積が
小さくなり、ロッキング後のノイズの影響によるクロッ
クジッタが大きくない利点がある。
【００１２】
【発明の実施の形態】次に、本発明にかかる混合型遅延
固定ループ回路及びそのクロック信号同期方法の実施の
形態の具体例を図面を参照しながら説明する。図１は、
本発明によるハーフ遅延ライン（ｈａｌｆ ｄｅｌａｙ
ｌｉｎｅ）を有する混合型遅延固定ループ回路（以
下、混合型ＤＬＬ回路）のブロック図である。図１に示
すように、本発明による混合型ＤＬＬはデジタル遅延部
１００とアナログ遅延部２００で大きく区分される。デ
ジタル遅延部１００は位相検出器１０１、遅延制御器１
０３、ロッキング検出器１０５、位相遅延モニター１０
７、Ｍｕｘ１０９、デジタル（粗）遅延ライン１１１を
含む。一方、アナログ遅延部２００は位相検出器２０
１、遅延制御器２０３、デジタル／アナログ変換器２０
５、アナログ（精細）遅延ライン２０７を含む。
【００１３】図１に示した位相検出器２０１は、図面作
成の便宜の上でデジタル遅延部１００に含まれるものと
示しているが、アナログ遅延部２００を構成する要素で
ある。他に、入力バッファ３０１と出力複製遅延器３０
３とクロック分周器３０５をさらに備えている。図１に
示したＲＥＦ＿ＣＬＫは外部から入力される基準クロッ
ク信号を、ＤＬＬ＿ＣＬＫは本発明の混合型ＤＬＬ回路
により生成されたクロック信号を、ＦＢ＿ＣＬＫはＤＬ
Ｌ＿ＣＬＫが出力複製遅延器３０３を介して第１位相検
出器１０１及び第２位相検出器２０１にフィードバック
されたクロック信号を、ＣＬＫは入力バッファ３０１の
出力クロック信号を、ＣＬＫ＿Ｂは入力バッファ３０１
の他の出力クロック信号であり、ＣＬＫから１８０°位
相転移されたクロック信号をそれぞれ表わす。
【００１４】先ず、デジタル遅延部１００で位相検出器
１０１は、入力バッファ３０１の出力信号ＣＬＫとフィ
ードバック信号ＦＢ＿ＣＬＫとの位相差を比べてアップ
信号（ＵＰ）又はダウン信号（ＤＮ）を生成する。位相
検出器１０１の出力信号は、遅延制御器１０３とロッキ
ング検出器１０５と位相遅延モニター１０７に提供され
る。遅延制御器１０３は、デジタル（粗）遅延ライン１
１１での遅延程度を貯蔵するカウンター（図示省略）を
備えており、位相検出器１０１の出力信号に従ってカウ
ンターの値を変更させる。ロッキング検出器１０５は、
位相検出器１０１からのアップ信号（ＵＰ）又はダウン
信号（ＤＮ）を受信して内部クロック信号ＣＬＫとフィ
ードバッククロック信号ＦＢ＿ＣＬＫとの間のロッキン
グ可否を判断し、この２つのクロック信号が互いにロッ
キングされたことが確認されると、遅延制御器１０３内
部のカウンターを固定させる。位相遅延モニター１０７
は、位相検出器１０１の出力信号を用いて設けたクロッ
ク信号の周波数範囲に対する半分遅延可否を判断する。
Ｍｕｘ１０９は、位相遅延モニター１０７の出力信号に
従って第１内部クロック信号ＣＬＫ、又は内部クロック
信号から１８０°位相転移された第２内部クロック信号
ＣＬＫ＿Ｂを、選択的にデジタル（粗）遅延ライン１１
１に提供するスイッチの役割を果たす。デジタル（粗）
遅延ライン１１１はユニット遅延（ｕｎｉｔ ｄｅｌａ
ｙ）で構成されており、Ｍｕｘ１０９を介して提供され
るクロック信号を所定時間遅延させ、アナログ遅延部２
００のアナログ（精細）遅延ライン２０７に提供する。
【００１５】次に、アナログ遅延部２００で位相検出器
２０１は、第１内部クロック信号ＣＬＫとフィードバッ
ククロック信号ＦＢ＿ＣＬＫとの位相差を比べ、アップ
信号（ＵＰ）又はダウン信号（ＤＮ）を生成して遅延制
御器２０３に提供する。遅延制御器２０３は、アナログ
（精細）遅延ライン２０７での遅延程度を貯蔵するカウ
ンター（図示省略）を備えており、位相検出器２０３の
出力に従ってカウンターの値を変更させる。デジタル／
アナログ変換器２０５は、遅延制御器２０３のカウンタ
ー値をアナログ信号である電流量に変換する。一方、入
力バッファ３０１は外部から基準クロック信号ＲＥＦ＿
ＣＬＫを受信し、ＤＬＬ回路に適した信号レベルに変更
させる。出力複製遅延器３０３は、このＤＬＬ回路によ
り生成された内部クロック信号ＤＬＬ＿ＣＬＫをフィー
ドバックさせて位相検出器１０１、２０１に提供する。
クロック分周器３０５は、基準クロック信号を適切に分
周して遅延制御器１０３、２０３に提供することによ
り、遅延制御器１０３、２０３内のカウンターを動作さ
せる。
【００１６】図１に示したデジタル遅延部１００は、デ
ジタル方法を用いてユニット遅延で構成されているデジ
タル（粗）遅延ライン１１１を調節することにより、入
力バッファ３０１を介して提供される外部基準信号ＲＥ
Ｆ＿ＣＬＫを粗い精密度で遅延させる。アナログ遅延部
２００は、デジタル遅延部１００のロッキング後にアナ
ログ方法を用いて微細にアナログ（精細）遅延ライン２
０７を調節し、デジタル（粗）遅延ライン１１１の出力
信号を高い精密度で遅延させる。
【００１７】より具体的に説明すると、デジタル遅延部
１００で位相検出器１０１は、外部クロック信号ＣＬＫ
とフィードバッククロック信号ＦＢ＿ＣＬＫとを比べて
ＵＰ／ＨＯＬＤ／ＤＯＷＮを判断する。ハーフ遅延ライ
ンだけで、望む外部基準クロック信号ＲＥＦ＿ＣＬＫ範
囲をカバーしなければならず、ユニット遅延で構成され
ているデジタル（粗）遅延ライン１１１で遅延制御器１
０３を介して最初からユニット遅延を選択しなければな
らないため、位相遅延モニター１０７が位相検出器１０
１のＵＰ／ＤＯＷＮ信号を判断して第１内部クロック信
号ＣＬＫ又は第２内部クロック信号ＣＬＫ＿Ｂを選択す
る。遅延制御器１０３は、位相検出器１０１の出力信号
により粗い遅延を増減することができるように、アップ
信号及びダウン信号の回数をチェックする。ロッキング
検出器１０５は、位相検出器１０１の出力であるＨＯＬ
Ｄ状態を感知して遅延制御器１０３を停止させる。この
ようにしてデジタル遅延部１００がロック状態を維持す
れば、ユニット遅延程度のジッタ（ｊｉｔｔｅｒ）を有
することになるため、次にはユニット遅延のジッタに対
しアナログ遅延部２００の動作による微細チューニング
が行われる。
【００１８】デジタル遅延部２００のロッキング検出器
１０５により遅延制御器１０３が固定された後、位相検
出器２０１は遅延を微細チューニングすることができる
ように、クロック信号ＣＬＫとフィードバッククロック
信号ＦＢ＿ＣＬＫとを比べてアップ（ＵＰ）／ダウン
（ＤＯＷＮ）を判断する。遅延制御器２０３は、位相検
出器２０１の出力信号により遅延を増減することができ
るように、内部のカウンター（図示省略）を利用してア
ップ信号（ＵＰ）又はダウン信号（ＤＮ）の回数をチェ
ックする。デジタル／アナログ変換器２０５は、遅延制
御器２０３のカウンター値をアナログ信号である電流量
に変換させる。デジタル／アナログ変換器２０５の電流
調節により微細遅延を調節する。
【００１９】尚、本発明は、上述の実施例に限られるも
のではない。本発明の技術的範囲から逸脱しない範囲内
で多様に変更実施することが可能である。
【００２０】
【発明の効果】上述のように、このような構成を有する
本発明による混合型遅延固定ループ回路及びそのクロッ
ク信号同期方法によれば、遅延ラインの長さが短くなる
ためノイズの影響による遅延の変化が大きくなくなる。
さらに、消費電力と所要面積が小さくなり、ロッキング
後のノイズの影響によるクロックジッタが大きくないと
いう利点がある。
【図面の簡単な説明】
【図１】本発明による混合型遅延固定ループ回路の構成
図である。
【符号の説明】
１００ デジタル遅延部 １０１ 位相検出器 １０３ 遅延制御器 １０５ ロッキング検出器 １０７ 位相遅延モニター １０９ Ｍｕｘ １１１ デジタル（粗）遅延ライン ２００ アナログ遅延部 ２０１ 位相検出器 ２０３ 遅延制御器 ２０５ デジタル／アナログ変換器 ２０７ アナログ（精細）遅延ライン ３０１ 入力バッファ ３０３ 出力複製遅延器 ３０５ クロック分周器
フロントページの続き Ｆターム(参考） 5B079 CC02 CC08 CC14 DD03 DD06 5J106 AA03 CC24 CC30 CC52 CC59 DD24 DD35 EE08 HH02 KK25 5K047 AA13 GG09 GG45 MM36 MM44 MM55 MM56 MM60 MM63 5M024 AA20 AA22 AA70 BB03 BB34 DD83 JJ03 JJ38 PP01

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 混合型遅延固定ループ回路において、 複数の単位遅延器からなるデジタル方式のハーフ遅延ラ
    インを有し、外部から入力される基準クロック信号と前
    記混合型遅延固定ループ回路により生成された出力クロ
    ック信号の位相を比べて前記デジタルハーフ遅延ライン
    で前記基準クロック信号が遅延される遅延量を制御し、
    前記基準クロック信号と前記出力クロック信号との間に
    ロッキング（ｌｏｃｋｉｎｇ）が行われると、前記デジ
    タルハーフ遅延ラインに対する制御を固定させるデジタ
    ル遅延部と、 アナログ遅延ラインを有し、前記基準クロック信号と前
    記出力クロック信号との位相を比べてその比較結果をア
    ナログ信号に変換したあと、前記アナログ信号を用いて
    前記アナログ遅延ラインで前記デジタルハーフ遅延ライ
    ンの出力信号が遅延される遅延量を制御するアナログ遅
    延部とを備えていることを特徴とする混合型遅延固定ル
    ープ回路。
  2. 【請求項２】 前記基準クロック信号を用いて、前記混
    合型遅延固定ループ回路に適した信号レベルを有する第
    １内部クロック信号と前記第１内部クロック信号と１８
    ０°の位相差を有する第２内部クロック信号とを生成し
    て出力する入力バッファをさらに備えていることを特徴
    とする請求項１に記載の混合型遅延固定ループ回路。
  3. 【請求項３】 前記デジタル遅延部は、 前記第１内部クロック信号と前記出力クロック信号の位
    相とを比べて比較結果を示す第１位相比較信号を出力す
    る第１位相比較器と、 前記第１位相比較信号を受信して前記デジタルハーフ遅
    延ラインでの遅延量を制御する第１遅延制御信号を生成
    する第１遅延制御器と、 前記第１位相比較信号を受信して前記第１内部クロック
    信号と前記出力クロック信号とがロッキングされたと判
    定されると、前記第１遅延制御信号を固定させるロッキ
    ング検出器とをさらに備えていることを特徴とする請求
    項１に記載の混合型遅延固定ループ回路。
  4. 【請求項４】 前記第１遅延制御器は、前記第１位相比
    較信号に従って動作するカウンターを有し、前記ロッキ
    ング検出器により前記第１内部クロック信号と前記出力
    クロック信号とがロッキングされたと判定されると、前
    記カウンターは固定されることを特徴とする請求項３に
    記載の混合型遅延固定ループ回路。
  5. 【請求項５】 前記第１位相比較信号に従って、前記デ
    ジタルハーフ遅延ラインに前記第１内部クロック信号及
    び前記第２内部クロック信号の中の何れか１つの内部ク
    ロック信号が選択的に提供され、前記アナログ遅延ライ
    ンの出力信号が前記混合型遅延固定ループ回路の出力ク
    ロック信号として提供されることを特徴とする請求項３
    に記載の混合型遅延固定ループ回路。
  6. 【請求項６】 前記アナログ遅延部は、 前記基準クロック信号と前記出力クロック信号の位相を
    比べて比較結果を示す第２位相比較信号を出力する第２
    遅延制御器と、 前記第２位相比較信号をアナログ信号に変換して前記ア
    ナログ遅延ラインの制御のために前記アナログ遅延ライ
    ンに提供するデジタル／アナログ変換器とをさらに備え
    ていることを特徴とする請求項１に記載の混合型遅延固
    定ループ回路。
  7. 【請求項７】前記基準クロック信号を分周して前記第１
    遅延制御器及び第２遅延制御器に提供するクロック分周
    器をさらに備えていることを特徴とする請求項１に記載
    の混合型遅延固定ループ回路。
  8. 【請求項８】 前記出力クロック信号を前記第１位相遅
    延器及び第２位相遅延器にフィードバックさせる出力複
    製遅延器をさらに備えていることを特徴とする請求項１
    に記載の混合型遅延固定ループ回路。
  9. 【請求項９】 混合型遅延固定ループ回路において、 複数の単位遅延部で構成され、外部から入力されるクロ
    ック信号をデジタル方式により所定時間遅延させるデジ
    タルハーフ遅延ラインと、 前記入力クロック信号と前記遅延固定ループ回路により
    生成された出力クロック信号との位相を比べて比較結果
    を示す第１位相比較信号を出力する第１位相比較器と、 前記第１位相比較信号を受信して前記デジタルハーフ遅
    延ラインでの遅延量を制御する第１遅延制御信号を生成
    し、前記デジタルハーフ遅延ラインに提供する第１遅延
    制御器と、 前記第１位相比較信号を受信して前記第１内部クロック
    信号と前記出力クロック信号とがロッキングされたと判
    定されると、前記第１遅延制御信号を固定させるロッキ
    ング検出器と、 前記デジタルハーフ遅延ラインの出力信号をアナログ方
    式により所定時間遅延させるアナログ遅延ラインと、 前記入力クロック信号と前記出力クロック信号との位相
    を比べて比較結果を示す第２位相比較信号を出力する第
    ２遅延制御器と、 前記第２位相比較信号をアナログ信号に変換して前記ア
    ナログ遅延ラインの制御のために前記アナログ遅延ライ
    ンに提供するデジタル／アナログ変換器とを備えている
    ことを特徴とする混合型遅延固定ループ回路。
  10. 【請求項１０】 前記第１遅延制御器は、前記第１位相
    比較信号に従って動作するカウンターを有し、前記ロッ
    キング検出器により前記入力クロック信号と前記出力ク
    ロック信号とがロッキングされたと判定されると、前記
    カウンターは固定されることを特徴とする請求項９に記
    載の混合型遅延固定ループ回路。
  11. 【請求項１１】 前記入力クロック信号を用いて、前記
    混合型遅延固定ループ回路に適した信号レベルを有する
    第１内部クロック信号と、前記第１内部クロック信号と
    １８０°の位相差を有する第２内部クロック信号とを生
    成して前記第１内部クロック信号を前記第１及び第２位
    相比較器に提供し、前記第１及び第２内部クロック信号
    を前記デジタルハーフ遅延ラインに提供する入力バッフ
    ァをさらに備えていることを特徴とする請求項９に記載
    の混合型遅延固定ループ回路。
  12. 【請求項１２】 前記デジタルハーフ遅延ラインには、
    前記第１位相比較信号に従って前記第１及び前記第２内
    部クロック信号の中の何れか１つの内部クロック信号が
    選択的に提供されることを特徴とする請求項９に記載の
    混合型遅延固定ループ回路。
  13. 【請求項１３】 前記入力クロック信号を分周して前記
    第１遅延制御器及び第２遅延制御器に提供するクロック
    分周器をさらに備えていることを特徴とする請求項９に
    記載の混合型遅延固定ループ回路。
  14. 【請求項１４】 前記出力クロック信号を前記第１位相
    遅延器及び第２位相遅延器にフィードバックさせる出力
    複製遅延器をさらに備えていることを特徴とする請求項
    ９に記載の混合型遅延固定ループ回路。
  15. 【請求項１５】 外部から入力される基準クロック信号
    に対し生成された出力クロック信号を同期させる方法に
    おいて、 前記基準クロック信号と前記出力クロック信号との位相
    を比べて第１位相比較信号を生成し、前記第１位相比較
    信号を用いて複数の単位遅延部でなるデジタル方式のハ
    ーフ遅延ラインで前記基準クロック信号の遅延量を制御
    する段階と、 前記基準クロック信号と前記出力クロック信号との間に
    ロッキングが行われると、前記ハーフ遅延ラインに対す
    る制御を固定させる段階と、 前記基準クロック信号と前記出力クロック信号との位相
    を比べて第２位相比較信号を生成し、前記第２位相比較
    信号をアナログ信号に変換する段階と、 前記アナログ信号を用いてアナログ遅延ラインにより前
    記ハーフ遅延ラインの出力信号が遅延される遅延量を制
    御する段階とを備えていることを特徴とする混合型遅延
    固定ループ回路のクロック信号同期方法。
  16. 【請求項１６】 前記基準クロック信号を用いて前記デ
    ジタルハーフ遅延ラインに適した信号レベルを有する第
    １内部クロック信号と、前記第１内部クロック信号と１
    ８０°の位相差を有する第２内部クロック信号とを生成
    して出力する段階をさらに備えていることを特徴とする
    請求項１５に記載の混合型遅延固定ループ回路のクロッ
    ク信号同期方法。
  17. 【請求項１７】 前記第１位相比較信号に従って、前記
    デジタルハーフ遅延ラインに前記第１及び前記第２内部
    クロック信号の中の何れか１つの内部クロック信号が選
    択的に提供されることを特徴とする請求項１６に記載の
    混合型遅延固定ループ回路のクロック信号同期方法。
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