JP2005318507A - 遅延固定ループ回路 - Google Patents
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Abstract
【解決手段】 外部クロック信号の周波数を検出してDLL回路動作時に概略的な遅延を予め調節することにより、DLL回路のフィードバック動作を短時間内に終結させ、かつ遅延ラインの回路面積を減少させることができる構成とした。
【選択図】 図2
Description
1.遅延固定ループ回路を広い周波数帯域で動作させるためには、遅延ライン102を構成する単位遅延回路の数を増加する必要がある。
2.単位遅延回路の数が増加すれば遅延ライン102が占める面積が大きくなる。
3.単位遅延回路の数が増加するほど消費電力が増加する。
102、202 遅延ライン
103、203 クロックドライバ
104、204 データ出力ドライバ
105、109、205、209 クロック分周器
106、206 位相比較器
107、207 遅延制御部
108、208 レプリカ遅延部
210 クロック周期検出器
211 RC遅延選択部
301 イネーブル部
302〜305、411〜414、421〜424 遅延部
306〜310 検出ユニット
311 制御信号発生部
415、425 選択部
Claims (15)
- 外部クロック信号を受信するクロックバッファと、
前記クロックバッファの出力信号を受信して一定時間遅延させて出力する遅延選択部と、
前記遅延選択部の出力信号を受信して一定時間遅延させて出力する遅延ラインと、
前記クロックバッファの出力信号の周波数を1/n(nは、2以上の自然数)に分周する第1クロック分周器と、
前記遅延ラインの出力信号の周波数を1/nに分周する第2クロック分周器と、
前記第2クロック分周器の出力信号を一定時間遅延させるレプリカ遅延部と、
前記第1クロック分周器の出力信号と前記レプリカ遅延部の出力信号との位相を比較する位相比較器と、
前記位相比較器の出力信号に応じて前記遅延ラインの遅延時間を調整する遅延制御部と、
前記第1クロック分周器の出力信号及び前記レプリカ遅延部の出力信号を受信して第1制御信号グループ及び第2制御信号グループを出力するクロック周期検出器とを備え、
前記第1制御信号グループは、前記第1及び第2クロック分周器に入力されて、該第1及び第2クロック分周器に入力される信号を一定時間遅延させるのに使用され、
前記第2制御信号グループは、前記遅延選択部に入力されて、該遅延選択部の遅延時間を調整するのに使用されることを特徴とする遅延固定ループ回路。 - 前記外部クロック信号の周波数が基準周波数の範囲内にある場合、前記第1及び第2クロック分周器は、各々に入力される信号を第1遅延時間遅延させた後に分周することを特徴とする請求項1記載の遅延固定ループ回路。
- 前記外部クロック信号の周波数が前記基準周波数の範囲より高い場合、前記第1及び第2クロック分周器は、各々に入力される信号を前記第1遅延時間より短い第2遅延時間遅延させた後に分周し、
前記外部クロック信号の周波数が前記基準周波数の範囲より低い場合、前記第1及び第2クロック分周器は、各々に入力される信号を前記第1遅延時間より長い第3遅延時間遅延させた後に分周することを特徴とする請求項2記載の遅延固定ループ回路。 - 前記外部クロック信号の周波数が基準周波数の範囲より高いほど前記第2制御信号グループにより決定される前記遅延選択部の遅延時間はより長くなり、
前記外部クロック信号の周波数が基準周波数の範囲より低いほど前記第2制御信号グループにより決定される前記遅延選択部の遅延時間はより短くなることを特徴とする請求項1記載の遅延固定ループ回路。 - 外部クロック信号を受信するクロックバッファと、
前記クロックバッファの出力信号を受信し、所定のクロック周期検出信号の入力に応じて粗遅延を行なって出力する遅延選択部と、
前記遅延選択部の出力信号を受信し、微細遅延を行なって出力する遅延ラインと、
前記クロックバッファの出力信号の周波数を分周する第1クロック分周器と、
前記遅延ラインの出力信号の周波数を分周する第2クロック分周器と、
前記第2クロック分周器の出力信号を一定時間遅延させるレプリカ遅延部と、
前記第1クロック分周器の出力信号と前記レプリカ遅延部の出力信号との位相を比較する位相比較器と、
前記位相比較器の出力信号に応じて前記遅延ラインの遅延時間を調整する遅延制御部とを備えることを特徴とする遅延固定ループ回路。 - 前記第1クロック分周器の出力信号及び前記レプリカ遅延部の出力信号を受信して前記クロック周期検出信号を出力するクロック周期検出器を更に備えることを特徴とする請求項5記載の遅延固定ループ回路。
- 前記クロック周期検出器は、前記クロック周期検出信号及び所定のセッティング信号が入力され、前記第1及び第2クロック分周器の遅延時間を制御するための制御信号を出力する制御信号発生部を備えることを特徴とする請求項6記載の遅延固定ループ回路。
- 前記第1クロック分周器は、入力される前記制御信号に応じて遅延時間が決定されることを特徴とする請求項7記載の遅延固定ループ回路。
- 前記第2クロック分周器は、入力される前記制御信号に応じて遅延時間が決定されることを特徴とする請求項7記載の遅延固定ループ回路。
- 外部クロック信号を受信するクロックバッファと、
前記クロックバッファの出力信号を受信し、所定のクロック周期検出信号の入力に応じて粗遅延を行なって出力する遅延選択部と、
前記遅延選択部の出力信号を受信し、微細遅延を行なって出力する遅延ラインと、
前記クロックバッファの出力信号の周波数を分周する第1クロック分周器と、
前記遅延ラインの出力信号の周波数を分周する第2クロック分周器と、
前記第2クロック分周器の出力信号を一定時間遅延させるレプリカ遅延部と、
前記第1クロック分周器の出力信号と前記レプリカ遅延部の出力信号との位相を比較する位相比較器と、
前記位相比較器の出力信号に応じて前記遅延ラインの遅延時間を調整する遅延制御部と、
前記第1クロック分周器の出力信号及び前記レプリカ遅延部の出力信号を受信して前記クロック周期検出信号を出力するクロック周期検出器と、を備え、
前記遅延選択部が、
前記クロックバッファの出力信号から、遅延信号を生成する複数の遅延部と、
複数の前記遅延信号及び前記クロック周期検出信号を用いて、前記クロックバッファの出力信号を遅延させる複数の選択部と、を備えていることを特徴とする遅延固定ループ回路。 - 前記クロック周期検出器は、前記クロック周期検出信号及び所定のセッティング信号が入力され、前記第1及び第2クロック分周器の遅延時間を制御するための制御信号を出力する制御信号発生部を備えることを特徴とする請求項10記載の遅延固定ループ回路。
- 前記第1クロック分周器は、入力される前記制御信号に応じて遅延時間が決定されることを特徴とする請求項11記載の遅延固定ループ回路。
- 前記第2クロック分周器は、入力される前記制御信号に応じて遅延時間が決定されることを特徴とする請求項11記載の遅延固定ループ回路。
- 前記クロック周期検出器は、
前記第1クロック分周器の出力信号及び前記レプリカ遅延部の出力信号を受信するイネーブル部と、
複数の遅延信号を出力する複数の遅延部と、
前記イネーブル部の出力信号及び複数の前記遅延部の出力信号の入力に応じて、前記クロック周期検出信号を出力する検出ユニットとをさらに備えることを特徴とする請求項11記載の遅延固定ループ回路。 - 前記遅延部は、RC回路を備えることを特徴とする請求項14記載の遅延固定ループ回路。
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