KR20050105558A - 지연 동기 루프 장치 - Google Patents

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Abstract

본 발명은 지연 동기 루프 장치에 관한 것으로, 외부클락신호의 주파수를 검출하여 DLL 회로 동작시 대략적인 지연을 조절함으로써 DLL 회로의 피드백 동작을 짧은 시간내에 종결시킴은 물론, 지연 라인의 회로 면적을 감소시킬 수 있는 DLL 회로를 제공한다. 본 발명의 DLL 장치는 DDR2 SDRAM 등과 같은 차세대 고집적, 고주파수 메모리 장치에 적용 가능하다.

Description

지연 동기 루프 장치{Delay Locked Loop device}
본 발명은 지연 동기 루프 장치에 관한 것으로, 특히 처리 속도와 면적을 개선시킨 지연 동기 루프 장치에 관한 것이다.
일반적으로, 지연 동기 루프 장치는 반도체 장치의 외부에서 인가되는 반도체 장치의 내부에서 사용되는 클락신호의 위상을 일치시키기 위하여 사용된다.
특히, DDR SDRAM 등과 같은 고속 동기 메모리 장치에 사용되는 지연 동기 루프 장치는 메모리 장치의 동작 주파수 대역을 결정하고, 또한 동작 시간 특성에 큰 영향을 미치기 때문에 이러한 고속 동기 메모리 장치는 대부분 넓은 주파수 대역과 낮은 지터를 갖는 고성능 지연 동기 루프 장치를 구비한다.
도 1 은 일반적인 지연 동기 루프 장치의 블록도를 도시한다.
도시된 바와같이, 지연 동기 루프 장치는 외부클락신호(CLK, CLKB)를 수신하는 클락버퍼(101)와, 클락버퍼(101)의 출력신호(RCK, FCK)를 수신하는 지연 라인(102), 클락버퍼(101)의 출력신호를 분주하는 클락 분주기(105)와, 지연 라인(102)의 출력신호(IRCK, IFCK)중에서 출력신호(IRCK)를 분주하는 클락 분주기(109)와, 클락 분주기(109)의 출력신호를 소정시간(tD1+tD2) 지연시키는 레프리카 지연부(108; Replica Delay), 레프리카 지연부(108)로부터 출력되는 출력신호(FBCLK)의 위상과 클락 분주기(105)의 출력신호(REFCLK)의 위상을 비교하는 위상 비교기(106)와, 위상 비교기(106)의 출력신호를 수신하여 지연 라인(102)의 지연 시간을 제어하는 지연 제어기(107)와, 지연 라인(102)의 출력신호(IRCK, IFCK)를 수신하는 클락 드라이버(103)을 포함한다. 클락 드라이버(103)의 출력신호(RCKDLL, FCKDLL)에 의하여 데이타 출력 드라이버(104)의 동작이 제어된다.
도 1에서, CLK는 외부클락신호를 나타내고, CLKB는 외부클락신호로서 그 위상은 CLK의 위상과 반대이다. 클락버퍼(101)는 외부클락신호(CLK, CLKB)를 수신하여 그 전압 레벨을 반도체 장치의 내부에서 사용되는 전압 레벨(예컨대, CMOS 레벨)로 전환시켜 주는 버퍼 회로이다.
지연라인(102)은 클락버퍼(101)의 출력신호(RCK, FCK)를 일정 시간 지연시키는 회로이다. 일반적으로, 지연라인(102)은 복수개의 단위 지연회로(unit delay circuit)들로 구성되며, 지연 제어부(107)에 의하여 지연 시간이 제어된다.
구동 능력이 큰 클락 드라이버(103)은 지연라인(102)의 출력신호(IRCK, IFCK)를 수신하여 데이타 출력 드라이버(104)를 구동시키는 구동신호를 발생하는 클락 구동장치이다.
데이타 출력 드라이버는 (104)는 클락 드라이버(103)의 출력신호(RCKDLL, FCKDLL)에 응답하여 데이타를 외부로 출력하는 기능을 갖는다.
클락 분주기(105)는 클락버퍼(101)로부터 출력되는 클락신호(RCK, FCK)의 주파수를 1/n 로 분주하여 소정의 기준클럭을 발생시킨다(일반적으로 n 정수로 4 또는 8 또는 16이 사용된다 ).
클락 분주기(109)는 지연 라인(102)의 출력신호(IRCK)의 주파수를 분주하는 회로로서, 클락 분주기(105)와 동일한 회로 구성을 갖는 것이 바람직하다.
레프리카 지연부(108)는 클락 버퍼(101)의 지연시간(tD1)과 데이타 출력 드라이버(104)의 지연 시간(tD2)을 합한 지연 시간(tD1+tD2)을 갖는 지연 회로이다.
위상비교기(106)는 클락분주기(105)의 출력신호(REFCLK)의 위상과 레프리카 지연부(90)의 출력신호인 피드백 신호(FBCLK)의 위상을 비교한다. 즉, 위상비교기(106)는 2 개의 신호(REFCLK, FBCLK)의 시간 지연차이를 비교하여 지연 제어부(107)를 제어한다.
지연 제어부(107)는 지연 라인(102)의 지연 시간을 제어한다.
참고로, 도 1에서, tCK 는 외부클락신호(CLK)의 주기를 나타내며, 클락 버퍼(101)의 출력 신호인 RCK(Rising clock)는 외부클락신호(CLK)에 대응하는 신호이며, 클락 버퍼(101)의 출력 신호인 FCK(Falling clock)는 외부클락신호(CLKB)에 대응하는 신호이다. 지연 라인(102)의 출력신호인 IRCK(Internal rising clock)는 신호(RCK)의 지연 신호이며, 지연 라인(102)의 출력신호인 IFCK(Internal falling clock)는 신호(FCK)의 지연 신호이다.
도 1에서, 클락 분주기(105)는 클락 버퍼(101)의 출력신호중에서 RCK만을 수신한다. 또한, 클락 분주기(109)는 지연 라인(102)의 출력신호중에서 IRCK만을 수신한다.
도 1에 도시된 지연 동기 루프 장치의 기본적인 동작은 다음과 같다.
위상 비교기(106)는 클락 분주기(105)의 출력신호(REFCLK)의 위상과 레프리카 지연부(108)의 출력신호(FBCK)의 위상을 비교하여 지연 제어부(107)에 소정의 신호를 전송한다. 지연 제어부(107)은 지연 라인(102)에서의 지연 시간을 조절하여 위상차가 최소가 되도록 지연 라인(102)을 제어한다. 이러한 과정은 위상차가 없어질 때까지 계속 반복된다.
그런데, 도 1에 도시된 종래의 지연 동기 루프 장치는 다음과 같은 문제점을 안고 있다.
1. 지연 동기 루프 장치를 넓은 주파수 대역에서 동작시키기 위해서는 지연 라인(102)을 구성하는 단위 지연회로의 수를 증가시켜야 한다.
2. 단위 지연회로의 수를 증가시키면 지연 라인(102)이 차지하는 면적이 커진다는 단점이 있다.
3. 단위 지연회로의 수가 증가할수록 소모 전력이 증가한다.
본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, 지연 라인(102)의 면적을 감소시킴과 아울러 빠른 잠금 기능(Fast Locking)을 갖는 지연 동기 루프 장치를 제공하고자 한다.
또한, 본 발명은 외부클락신호(CLK, CLKB)의 주파수의 고저(즉, 주기의 장단)를 검출하는 수단을 제공하여 빠른 잠금 기능을 갖는 지연 동기 루프 장치를 제공하고자 한다.
본 발명의 지연 동기 루프 장치는
외부클락신호를 수신하는 클락버퍼,
상기 클락버퍼의 출력신호를 수신하여 일정 시간 지연시켜 출력하는 지연 선택부,
상기 지연 선택부의 출력신호를 수신하며 일정 시간 지연시켜 출력하는 지연라인,
상기 클락버퍼의 출력신호의 주파수를 1/n (n =2 보다 큰 자연수)로 분주하는 제 1 클락 분주기,
상기 지연라인의 출력신호의 주파수를 1/n 로 분주하는 제 2 클락 분주기,
상기 제 2 분주기의 출력신호를 일정 시간 지연시키는 레프리카 지연부,
상기 제 1 클락 분주기의 출력신호와 상기 레프리카 지연부의 출력신호의 위상을 비교하는 위상 비교기,
상기 위상 비교기의 출력신호에 응답하여 상기 지연 라인의 지연 시간을 조절하는 지연 제어기,
상기 제 1 클락 분주기의 출력신호와 상기 레프리카 지연부의 출력신호를 수신하여 제 1 제어신호그룹과 제 2 제어신호그룹을 출력하는 클락 주기 검출기를 구비하며,
상기 제 1 제어신호 그룹은 상기 제 1 및 제 2 클락 분주기에 인가되어 상기 제 1 및 제 2 클락 분주기에 인가되는 신호를 일정시간 지연시키며,
상기 제 2 제어신호 그룹은 상기 지연 선택부에 인가되어 상기 지연 선택부의 지연 시간을 조절하는 것을 특징으로 한다.
본 발명에서, 상기 외부클락신호의 주파수가 표준 범위내에 있는 경우, 상기 제 1 제어신호 그룹에 의하여 제어되는 상기 제 1 및 제 2 클락 분주기는 상기 제 1 및 제 2 클락 분주기에 각각 인가되는 신호를 제 1 시간 지연시킨 후 분주하는 것을 특징으로 한다. 또한, 상기 외부클락신호의 주파수가 상기 표준 범위보다 높은 경우, 상기 제 1 제어신호 그룹에 의하여 제어되는 상기 제 1 및 제 2 클락 분주기는 상기 제 1 및 제 2 클락 분주기에 각각 인가되는 신호를 상기 제 1 지연시간보다 짧은 제 2 시간 지연시킨 후 분주하며; 상기 외부클락신호의 주파수가 상기 표준 범위보다 낮은 경우, 상기 제 1 제어신호 그룹에 의하여 제어되는 상기 제 1 및 제 2 클락 분주기는 상기 제 1 및 제 2 클락 분주기에 각각 인가되는 신호를 상기 제 1 지연시간보다 긴 제 3 시간 지연시킨 후 분주하는 것을 특징으로 한다.
본 발명에서, 상기 외부클락신호의 주파수가 표준 범위보다 높을 수록 상기 제 2 제어신호 그룹에 의하여 지연 시간이 결정되는 상기 지연 선택부의 지연 시간은 점점 길어지고, 상기 외부클락신호의 주파수가 표준 범위보다 낮을 수록 상기 제 2 제어신호 그룹에 의하여 지연 시간이 결정되는 상기 지연 선택부의 지연 시간은 점점 짧아진다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명하기로 한다.
도 2는 본 발명에 따른 지연 동기 루프 장치의 일예이다.
도시된 바와같이, 지연 동기 루프 장치는 외부클락신호(CLK, CLKB)를 수신하는 클락버퍼(201)와, 클락버퍼(201)의 출력신호를 수신하여 RC 지연시키는 RC 지연 선택부(211)와, RC 지연 선택부(211)의 출력신호(RCKD, FCKD)를 수신하는 지연 라인(202), 클락버퍼(201)의 출력신호를 분주하는 클락 분주기(205)와, 지연 라인(202)의 출력신호(IRCK, IFCK)중에서 출력신호(IRCK)를 분주하는 클락 분주기(209)와, 클락 분주기(209)의 출력신호를 소정시간(tD1+tD2) 지연시키는 레프리카 지연부(208), 레프리카 지연부(208)로부터 출력되는 출력신호(FBCLK)의 위상과 클락 분주기(205)의 출력신호(REFCLK)의 위상을 비교하는 위상 비교기(206)와, 위상 비교기(206)의 출력신호를 수신하여 지연 라인(202)의 지연 시간을 제어하는 지연 제어기(207)와, 지연 라인(202)의 출력신호(IRCK, IFCK)를 수신하는 클락 드라이버(203)을 포함한다. 클락 드라이버(203)의 출력신호(RCKDLL, FCKDLL)에 의하여 데이타 출력 드라이버(204)의 동작이 제어된다.
도 2에서 사용되는 클락버퍼(201)와, 지연 라인(202)과, 클락 드라이버(203)와, 데이타 출력 드라이버(204)와, 위상 비교기(206)와, 제어부(207)와, 레프리카 지연부(208)의 구조와 기능은 사실상 도 1의 경우와 동일하므로 추가적인 설명은 생략한다.
도 2에서, 클락 분주기(205)에는 클락 버퍼(201)의 출력신호중에서 RCK만이 인가된다. 클락 분주기(205)에 인가되는 신호(TCK<1:3>)에 의하여 클락 분주기(205)에 인가되는 RCK는 일정 시간 지연된다. 신호(TCK<1:3>)는 후술될 도 3의 클락 주기 검출기(210)로부터 출력되는 신호이다.
클락 분주기(209)에는 지연 라인(202)의 출력신호중에서 IRCK만이 인가된다. 클락 분주기(209)에 인가되는 신호(TCK<1:3>)에 의하여 IRCK 는 일정 시간 지연된다.
도 2의 지연 동기 루프 장치는 외부클락신호의 주기의 장단을 검출하는 클락 주기 검출기(210)을 더 구비한다. 후술되겠지만, 클락 주기 검출기(210)로부터 출력되는 제어 신호(TCK<1:3>)에 의하여 클락 분주기(205, 209)에 인가된 신호는 일정 시간 지연된 후 분주된다. 또한, 클락 주기 검출기(210)로부터 출력되는 제어 신호(DET<1:5>)에 의하여 RC 지연 선택부(211)의 지연 시간이 결정된다.
이하에서는 클락 주기 검출기(210)에 대하여 설명하기로 한다.
도 3은 도 2에 사용된 클락 주기 검출기의 일예이다. 본 발명의 클락 주기 검출기는 최초의 DLL 회로 동작시에만 동작하며, 클락의 주기를 검출하여 복수개의 검출 신호(DET<1:5>)를 출력한다.
도시된 바와같이, 클락 주기 검출기는 인에이블부(301)와, 지연부(302, 303, 304, 305)와, 검출 유닛(306, 307, 308, 309, 310)와, 제어 신호 발생부(311)를 구비한다.
인에이블부(301)는 검출 유닛(306, 307, 308, 309, 310)의 동작을 인에이블시키는 신호를 출력한다. 도시된 바와같이, 인에이블부(301)는 클락분주기(205)의 출력신호(REFCLK)와 레프리카 지연부(208)의 출력신호(FBCLK)를 수신하여 출력단자(REFCKIB)를 통하여 DE<1>를 출력한다.
지연부(302)는 레프리카 지연부(208)의 출력신호(FBCLK)를 수신하여 일정 시간 지연시킨 후 출력단자(out)를 통하여 DE<2>를 출력한다.
지연부(303)는 지연부(302)의 출력신호(DE<2>)를 수신하여 일정 시간 지연시킨 후 출력단자(out)를 통하여 DE<3>를 출력한다.
지연부(304)는 지연부(303)의 출력신호(DE<3>)를 수신하여 일정 시간 지연시킨 후 출력단자(out)를 통하여 DE<4>를 출력한다.
지연부(305)는 지연부(304)의 출력신호(DE<4>)를 수신하여 일정 시간 지연시킨 후 출력단자(out)를 통하여 DE<5>를 출력한다.
지연부(302~305)의 회로 구성은 동일하며, 각 지연부의 구체적인 실시예는 도 5에 도시되어 있다.
검출 유닛(306)은 인에이블부(301)의 출력신호(DE<1>)와 클락 분주기(205)의 출력신호(REFCLK)를 비교하여 검출신호(DET<1>)를 출력한다.
검출 유닛(307)은 인에이블부(301)의 출력신호(DE<1>)와 지연부(302)의 출력신호(DE<2>)를 비교하여 검출신호(DET<2>)를 출력한다.
검출 유닛(308)은 인에이블부(301)의 출력신호(DE<1>)와 지연부(303)의 출력신호(DE<3>)를 비교하여 검출신호(DET<3>)를 출력한다.
검출 유닛(309)은 인에이블부(301)의 출력신호(DE<1>)와 지연부(304)의 출력신호(DE<4>)를 비교하여 검출신호(DET<4>)를 출력한다.
검출 유닛(310)은 인에이블부(301)의 출력신호(DE<1>)와 지연부(305)의 출력신호(DE<5>)를 비교하여 검출신호(DET<5>)를 출력한다.
제어 신호 발생부(311)는 검출 유닛(306~310)의 출력신호(DET<1:5>)를 수신하여 클락 분주기(209)를 제어하기 위한 신호(TCK<1:3>)를 출력한다. 도 3에서, TCKSETB는 제어 신호 발생부(311)의 동작을 제어하는 신호이다. 예컨대, 외부클락신호(CLK)의 주기가 10~20ns 정도인 경우에는 TCK1이 인에이블되고, 외부클락신호(CLK)의 주기가 3.75~10ns 정도인 경우에는 TCK2가 인에이블되고, 외부클락신호(CLK)의 주기가 2~3.75ns 정도인 경우에는 TCK3가 인에이블된다. 초기에, 제어 신호 발생부(311)로부터 출력되는 신호는 TCK2로 디폴트되어 있다.
전술한 바와같이, 제어 신호 발생부(311)의 출력신호(TCK<1:3>)는 클락 분주기(205, 209)에 인가된 신호를 일정 시간 지연 시킨다. 예컨대, TCK1이 인에이블되는 경우 클락 분주기는 인가되는 신호(RCK, IRCK)를 3tCLK (tCLK는 CLK의 주기) 지연시킨 후 분주하고, TCK2가 인에이블되는 경우에는 클락 분주기는 인가되는 신호(RCK, IRCK)를 2tCLK (tCLK는 CLK의 주기) 지연시킨 후 분주하고, TCK3가 인에이블되는 경우에는 클락 분주기는 인가되는 신호(RCK, IRCK)를 tCLK (tCLK는 CLK의 주기) 지연시킨 후 분주한다.
도 4는 도 2에 도시된 RC 지연 선택부(211)의 일 실시예이다.
도 4에서, 지연부(411)는 RCK 를 수신하여 일정 시간 지연시킨 후 출력한다. 여기서, RCK는 도 2에 도시된 클락 버퍼(201)의 출력신호이다. 지연부(411)는 검출신호(DET<2>)가 인에이블되는 경우 동작한다. 지연부(411)의 출력신호는 RCKD<1>로 표시된다.
지연부(412)는 지연부(411)의 출력신호를 수신하여 일정 시간 지연시킨 후 출력한다. 지연부(411)는 검출신호(DET<3>)가 인에이블되는 경우 동작한다. 지연부(412)의 출력신호는 RCKD<2>로 표시된다.
지연부(413)는 지연부(412)의 출력신호를 수신하여 일정 시간 지연시킨 후 출력한다. 지연부(413)는 검출신호(DET<4>)가 인에이블되는 경우 동작한다. 지연부(413)의 출력신호는 RCKD<3>로 표시된다.
지연부(414)는 지연부(413)의 출력신호를 수신하여 일정 시간 지연시킨 후 출력한다. 지연부(414)는 검출신호(DET<5>)가 인에이블되는 경우 동작한다. 지연부(414)의 출력신호는 RCKD<4>로 표시된다.
따라서, a 노드로 출력하는 신호는 RCK 신호를 일정 시간 지연시킨 신호( RCKD<1:4>)이다.
선택부(415)는 a 노드를 통하여 인가되는 신호(RCKD<1:4>)와, 검출신호(DET<2:5>)와, 클락버퍼(201)의 출력신호(RCK)를 조합하여 RCKD 신호를 출력하는 회로이다.
도 4에서, 지연부(421)는 FCK 를 수신하여 일정 시간 지연시킨 후 출력한다. 여기서, FCK는 도 2에 도시된 클락 버퍼(201)의 출력신호이다. 지연부(421)는 검출신호(DET<2>)가 인에이블되는 경우 동작한다. 지연부(421)의 출력신호는 FCKD<1>로 표시된다.
지연부(422)는 지연부(421)의 출력신호를 수신하여 일정 시간 지연시킨 후 출력한다. 지연부(421)는 검출신호(DET<3>)가 인에이블되는 경우 동작한다. 지연부(422)의 출력신호는 FCKD<2>로 표시된다.
지연부(423)는 지연부(422)의 출력신호를 수신하여 일정 시간 지연시킨 후 출력한다. 지연부(423)는 검출신호(DET<4>)가 인에이블되는 경우 동작한다. 지연부(423)의 출력신호는 FCKD<3>로 표시된다.
지연부(424)는 지연부(423)의 출력신호를 수신하여 일정 시간 지연시킨 후 출력한다. 지연부(424)는 검출신호(DET<5>)가 인에이블되는 경우 동작한다. 지연부(424)의 출력신호는 FCKD<4>로 표시된다.
따라서, b 노드로 출력하는 신호는 FCK 신호를 일정 시간 지연시킨 신호( FCKD<1:4>)이다.
선택부(425)는 b 노드를 통하여 인가되는 신호(FCKD<1:4>)와, 검출신호(DET<2:5>)와, 클락버퍼(201)의 출력신호(FCK)를 조합하여 FCKD 신호를 출력하는 회로이다.
도 4에 도시된 지연부는 직렬 연결된 복수개의 RC 회로로 구성되는 것이 일반적이며, 특히 도 5의 회로와 같이 구성될 수도 있다. 이 경우, 외부클락신호의 주파수에 따라서 RC 지연 회로의 지연 시간을 조절한다.
도 4에서 알 수 있듯이, RC 지연 선택부는 클락 주기 검출기의 출력신호(DET<2:5>)를 사용하여 클락버퍼(201)의 출력신호를 일정 시간 지연시키는 회로이다. 결과적으로, RC 지연 선택부에서의 지연 시간은 클락 주기 검출기(210)로부터 출력되는 검출신호에 의하여 결정된다.
즉, 본 발명의 클락 주기 검출기는 외부클락신호의 주기의 장단을 검출한 후, 이를 이용하여 지연 라인(202)으로 인가되는 클락신호의 위상을 미리 변화시킴으로써, 짧은 시간내에 위상 비교기(206)에서 비교되는 2 개 신호의 위상차를 오차 범위내에서 일치시킨다.
도 5는 도 3에 도시된 지연부(302~305)에 사용되는 지연 회로의 일예를 도시한다. 도시된 바와같이, 저항과 커패시터를 이용하여 지연 시간을 조절함을 알 수 있다. 이렇게 저항과 커패시터를 이용하면 PVT (Process, Voltage, Temperature)변동에 따른 영향을 줄일 수 있는 이점이 있다.
지금까지 설명한 바와같이, 본 발명은 클락 주기 검출기를 제공하여 클락의 주기를 검출하고, 이 검출 정보를 이용하여 RC 지연 선택부는 클락신호의 주기의 장단에 따라 대략적인 지연(coarse delay)을 수행하고, 미세한 지연(fine delay) 조절은 지연 라인에서 수행한다. 결과적으로, 종래의 기술과 비교시, RC 지연 선택부에서 대략적인 지연 조절을 행함으로써 지연 라인의 구성에 필요한 단위 지연 소자의 갯수를 감소시킬 수 있으며, 또한, 짧은 시간내에 잠금 상태(fast locking)로 진입할 수 있다.
이상에서 알 수 있는 바와같이, 본 발명은 짧은 시간내에 정상적인 DLL 기능이 가능하며, 지연 라인의 면적을 감소시켜 고집적 회로의 구현이 가능하다. 또한, DDR2 SDRAM 등과 같은 고속 주파수에서 동작시 매우 실용적으로 적용 가능한 회로이다.
도 1 은 일반적인 지연 동기 루프 장치의 블록도를 도시한다.
도 2는 본 발명에 따른 지연 동기 루프 장치의 일예이다.
도 3은 도 2에 사용된 클락 주기 검출기의 일예이다.
도 4는 도 2에 도시된 RC 지연 선택부(211)의 일 실시예이다.
도 5는 도 3에 도시된 지연부(302~305)에 사용되는 지연 회로의 일예를 도시한다.

Claims (4)

  1. 외부클락신호를 수신하는 클락버퍼,
    상기 클락버퍼의 출력신호를 수신하여 일정 시간 지연시켜 출력하는 지연 선택부,
    상기 지연 선택부의 출력신호를 수신하며 일정 시간 지연시켜 출력하는 지연라인,
    상기 클락버퍼의 출력신호의 주파수를 1/n (n =2 보다 큰 자연수)로 분주하는 제 1 클락 분주기,
    상기 지연라인의 출력신호의 주파수를 1/n 로 분주하는 제 2 클락 분주기,
    상기 제 2 분주기의 출력신호를 일정 시간 지연시키는 레프리카 지연부,
    상기 제 1 클락 분주기의 출력신호와 상기 레프리카 지연부의 출력신호의 위상을 비교하는 위상 비교기,
    상기 위상 비교기의 출력신호에 응답하여 상기 지연 라인의 지연 시간을 조절하는 지연 제어기,
    상기 제 1 클락 분주기의 출력신호와 상기 레프리카 지연부의 출력신호를 수신하여 제 1 제어신호그룹과 제 2 제어신호그룹을 출력하는 클락 주기 검출기를 구비하며,
    상기 제 1 제어신호 그룹은 상기 제 1 및 제 2 클락 분주기에 인가되어 상기 제 1 및 제 2 클락 분주기에 인가되는 신호를 일정시간 지연시키며,
    상기 제 2 제어신호 그룹은 상기 지연 선택부에 인가되어 상기 지연 선택부의 지연 시간을 조절하는 것을 특징으로 하는 지연 동기 루프 장치.
  2. 제 1 항에 있어서,
    상기 외부클락신호의 주파수가 표준 범위내에 있는 경우, 상기 제 1 제어신호 그룹에 의하여 제어되는 상기 제 1 및 제 2 클락 분주기는 상기 제 1 및 제 2 클락 분주기에 각각 인가되는 신호를 제 1 시간 지연시킨 후 분주하는 것을 특징으지로 하는 지연 동기 루프 장치.
  3. 제 2 항에 있어서,
    상기 외부클락신호의 주파수가 상기 표준 범위보다 높은 경우, 상기 제 1 제어신호 그룹에 의하여 제어되는 상기 제 1 및 제 2 클락 분주기는 상기 제 1 및 제 2 클락 분주기에 각각 인가되는 신호를 상기 제 1 지연시간보다 짧은 제 2 시간 지연시킨 후 분주하며,
    상기 외부클락신호의 주파수가 상기 표준 범위보다 낮은 경우, 상기 제 1 제어신호 그룹에 의하여 제어되는 상기 제 1 및 제 2 클락 분주기는 상기 제 1 및 제 2 클락 분주기에 각각 인가되는 신호를 상기 제 1 지연시간보다 긴 제 3 시간 지연시킨 후 분주하는 것을 특징으로 하는 지연 동기 루프 장치.
  4. 제 1 항에 있어서,
    상기 외부클락신호의 주파수가 표준 범위보다 높을 수록 상기 제 2 제어신호 그룹에 의하여 지연 시간이 결정되는 상기 지연 선택부의 지연 시간은 점점 길어지고,
    상기 외부클락신호의 주파수가 표준 범위보다 낮을 수록 상기 제 2 제어신호 그룹에 의하여 지연 시간이 결정되는 상기 지연 선택부의 지연 시간은 점점 짧아지는 것을 특징으로 하는 지연 동기 루프 장치.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100856070B1 (ko) * 2007-03-30 2008-09-02 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 구동방법
KR100937994B1 (ko) * 2007-12-26 2010-01-21 주식회사 하이닉스반도체 인젝션 락킹 클럭 생성 회로와 이를 이용한 클럭 동기화회로
US9088287B2 (en) 2013-03-06 2015-07-21 Samsung Electronics Co., Ltd. Divided clock generation device and divided clock generation method

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100688530B1 (ko) * 2005-02-12 2007-03-02 삼성전자주식회사 동작속도 검출장치 및 동작속도 검출방법
KR100834400B1 (ko) * 2005-09-28 2008-06-04 주식회사 하이닉스반도체 Ｄｒａｍ의 동작 주파수를 높이기 위한 지연고정루프 및 그의 출력드라이버
US7994833B2 (en) * 2005-09-28 2011-08-09 Hynix Semiconductor Inc. Delay locked loop for high speed semiconductor memory device
KR100766373B1 (ko) * 2005-12-28 2007-10-11 주식회사 하이닉스반도체 반도체 메모리의 클럭 발생장치
KR100656464B1 (ko) * 2005-12-28 2006-12-11 주식회사 하이닉스반도체 반도체 메모리의 출력 인에이블 신호 생성장치 및 방법
KR100757921B1 (ko) * 2006-03-07 2007-09-11 주식회사 하이닉스반도체 반도체 메모리 장치의 ｄｌｌ 회로 및 클럭 지연 고정 방법
KR100801741B1 (ko) * 2006-06-29 2008-02-11 주식회사 하이닉스반도체 지연고정루프
JP4772733B2 (ja) * 2007-04-13 2011-09-14 株式会社東芝 Ｄｌｌ回路
US20080303565A1 (en) * 2007-06-08 2008-12-11 Yen-Hsun Hsu Dll circuit and related method for avoiding stuck state and harmonic locking utilizing a frequency divider and an inverter
US20090243659A1 (en) * 2008-03-27 2009-10-01 Praveen Mosalikanti Method and device for detecting the absence of a periodic signal
US20090243672A1 (en) * 2008-03-31 2009-10-01 Guneet Singh Multi-pole delay element delay locked loop (dll)
KR20100056156A (ko) * 2008-11-19 2010-05-27 삼성전자주식회사 위상 동기 루프 회로, 위상 동기 루프 회로의 동작 방법, 및 위상 동기 루프 회로를 포함하는 반도체 메모리 장치
TWI439052B (zh) * 2010-09-06 2014-05-21 鈺創科技股份有限公司 具動態加速追相功能之延遲鎖定迴路電路及方法
JP5600049B2 (ja) * 2010-11-11 2014-10-01 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
KR101382500B1 (ko) 2013-01-18 2014-04-10 연세대학교 산학협력단 지연 고정 회로 및 클록 생성 방법
KR101866832B1 (ko) * 2016-11-29 2018-06-12 주식회사 티엘아이 넓은 범위의 지연 시간으로 조절되는 지연 회로와 이를 포함하는 동기 루프

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2800690B2 (ja) * 1994-07-28 1998-09-21 日本電気株式会社 位相同期回路
JP2771464B2 (ja) * 1994-09-29 1998-07-02 日本電気アイシーマイコンシステム株式会社 ディジタルｐｌｌ回路
JPH1032487A (ja) * 1996-07-12 1998-02-03 Nippon Steel Corp タイミング信号発生回路
JP3481148B2 (ja) * 1998-10-15 2003-12-22 富士通株式会社 Ｄｌｌ回路を有する集積回路装置
JP3789222B2 (ja) * 1998-01-16 2006-06-21 富士通株式会社 Ｄｌｌ回路及びそれを内蔵するメモリデバイス
JP3789628B2 (ja) * 1998-01-16 2006-06-28 富士通株式会社 半導体装置
JP3993717B2 (ja) * 1998-09-24 2007-10-17 富士通株式会社 半導体集積回路装置
JP4342654B2 (ja) * 1999-10-12 2009-10-14 富士通マイクロエレクトロニクス株式会社 遅延回路および半導体集積回路
US6731667B1 (en) * 1999-11-18 2004-05-04 Anapass Inc. Zero-delay buffer circuit for a spread spectrum clock system and method therefor
JP2001176207A (ja) * 1999-12-17 2001-06-29 Matsushita Electric Ind Co Ltd 光ディスク装置
KR100321755B1 (ko) * 1999-12-24 2002-02-02 박종섭 록킹 시간이 빠른 지연고정루프
JP3865191B2 (ja) * 2000-02-21 2007-01-10 株式会社ルネサステクノロジ 半導体集積回路装置
JP4446070B2 (ja) * 2000-04-11 2010-04-07 エルピーダメモリ株式会社 Ｄｌｌ回路、それを使用する半導体装置及び遅延制御方法
JP3807593B2 (ja) * 2000-07-24 2006-08-09 株式会社ルネサステクノロジ クロック生成回路および制御方法並びに半導体記憶装置
US6492852B2 (en) * 2001-03-30 2002-12-10 International Business Machines Corporation Pre-divider architecture for low power in a digital delay locked loop
KR100437611B1 (ko) * 2001-09-20 2004-06-30 주식회사 하이닉스반도체 혼합형 지연 록 루프 회로

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100856070B1 (ko) * 2007-03-30 2008-09-02 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 구동방법
US7629821B2 (en) 2007-03-30 2009-12-08 Hynix Semiconductor, Inc. Semiconductor memory device
KR100937994B1 (ko) * 2007-12-26 2010-01-21 주식회사 하이닉스반도체 인젝션 락킹 클럭 생성 회로와 이를 이용한 클럭 동기화회로
US7952438B2 (en) 2007-12-26 2011-05-31 Hynix Semiconductor Inc. Injection locking clock generator and clock synchronization circuit using the same
US9088287B2 (en) 2013-03-06 2015-07-21 Samsung Electronics Co., Ltd. Divided clock generation device and divided clock generation method

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