JP3865191B2 - 半導体集積回路装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、外部端子から供給されるクロック信号に対応したクロック信号を発生させるクロック再生回路を備えた半導体集積回路装置、主にシンクロナスのダイナミック型RAM(ランダム・アクセス・メモリ)に利用して有効な技術に関するものである。
【0002】
【従来の技術】
DLL回路(ディレイ・ロックド・ループ)として、デジタル回路の段数を切り替えて可変遅延回路の遅延量を変化するものが、アイ・イー・イー・イー ジャーナル オブ ソリッド−ステート サーキッツ、第33巻、ナンバー11、pp.1697-1702、11月、1998年(IEEE JOURNAL OF SOLID-STATE CIRCUITS) によって公知である。回路の駆動力,負荷などを変化して遅延量を変化する形式の可変遅延回路を用いるものが、アイ・イー・イー・イー ジャーナル オブ ソリッド−ステート サーキッツ、第33巻、ナンバー11、pp.1703-1710、11月、1998年(IEEE JOURNAL OF SOLID-STATE CIRCUITS) で公知である。可変遅延回路の段数が切り替え可能で、逐次比較で段数を決定する形式の可変遅延回路を用いるものが、アイ・エス・エス・シー・シー 99/セッション 24/ペーパー ダブリュ・ピー 24.2 ダイジェスト オブ テクニカル ペーバーズ、2月、1999年 pp.412-413(ISSCC 99/SESSION 24/PAPER WP24.2 DIGEST OF TECHNICAL PAPERS) で公知である。
【0003】
【発明が解決しようとする課題】
クロック再生回路として用いられるDLLとして、前記ディジタル回路の段数を切り替える形式の可変遅延回路(以下、ディジタル可変遅延回路とする)を用いるものは、可変遅延回路の解像度(時間分解能)が粗いため、DLLとして精度が悪いという欠点がある。前記回路の駆動力,負荷などを変化して遅延量を変化する形式の可変遅延回路(以下、アナログ可変遅延回路とする)を用いるものは、可変遅延範囲が狭く、DLLとしてロックレンジが狭いという欠点がある。この両方の欠点を改善するために、前記アナログ可変遅延回路の段数を切替式にして可変遅延範囲を広げた可変遅延回路(以下、段数切替式アナログ可変遅延回路とする)用いるものは、段数を決定するために逐次比較を用いるために、DLLのロックインに時間がかかるという欠点がある。
【0004】
この発明の目的は、精度が高く、ロックレンジが広く、かつロックイン時間を短くしたDLLを備えた半導体集積回路装置提供することにある。この発明の前記ならびにその他の目的と新規な特徴は、本発明の記述および添付図面から明らかになるであろう。
【0005】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、入力端子に信号が入力された時刻から出力端子より信号が出力するまでの時間を変化させる制御信号端子を持つ可変遅延素子の複数個からなる可変遅延回路に、上記入力端子と出力端子との間に設けられる可変遅延素子の段数を選択する段数切り替え手段と、上記可変遅延回路の入力端子の信号に対応された第1信号と上記出力端子の遅延信号に対応された第2信号とを位相比較して同期化させるように上記制御信号端子に供給される制御信号を形成する遅延量制御手段と、上記可変遅延回路に対応した各段の遅延信号の中から上記入力端子に入力された入力信号の1周期に対応する遅延信号が得られる段数を検出して上記可変遅延回路の段数を指示する段数制御回路を設け、上記可変遅延回路の出力端子から内部クロック信号を出力させる。
【0006】
【発明の実施の形態】
図1には、本発明に係るDLL回路を用いた半導体集積回路装置の要部一実施例のブロック図が示されている。この実施例のDLLは、精度が高くてロックレンジを広く、かつロックイン時間を短するために、したいわば周波数適応段数切替式とされる。この実施例DLLは、特に制限はないが、DDR(ダブル・データ・レート)SDRAM(シンクロナス・ダイナミック・ランダム・アクセス・メモリ)に搭載される。ここで、DDR方式のSDRAMでは入力クロックが差動入力であるが、簡略化のために1つの入力で表している。
【0007】
DDR用のDLLはデータ出力の位相と入力クロックの位相が一致するように、内部クロックの位相を調整する。つまり、クロック入力端子から入力された入力クロック信号は、クロック入力バッファを通して外部クロック信号(CKT,CKB)とされる。この外部クロック信号(CKT,CKB)は、一方において可変遅延回路により遅延されて内部クロック信号(CKO)とされる。この内部クロック信号(CKO)は、データ出力ラッチのクロック端子に供給される。これにより、データ出力ラッチは、上記内部クロック信号(CKO)に同期して出力データを取り込む。このデータ出力ラッチに取り込まれたデータは、例えば出力データが16ビットからなるときには、データ出力バッファを通して出力端子DQ0〜DQ15からそれぞれ出力される。
【0008】
上記内部クロック(CKO)は、分周器を通して高精度レプリカディレイを通して入力クロック信号ICLKとされる。上記外部クロック信号(CKT,CKB)は、他方において分周器を通して外部クロック信号ECLKとされる。上記内部クロック信号ICLKと外部クロック信号ECLKは、位相比較器によって比較されて、ここで形成された制御信号NBIASによって上記可変遅延回路を遅延時間をアナログ的に制御して両者の位相を一致させる。位相比較器は、段数測定回路で判定された段数に対応して、可変遅延回路の遅延素子の段数に対応したループ感度に設定する制御回路を含んでいる。
【0009】
上記可変遅延回路は、制御信号NBIASによって遅延時間がアナログ的に変化させられる可変遅延素子(差動インバータ回路)の複数個から構成される。この実施例では、ロックイン時間を短くするために上記外部クロック信号(CKT,CKB)は、段数測定回路に供給される。段数測定回路は、上記可変遅延回路を構成する複数の可変遅延素子の段数が上記入力されたクロック信号の1周期に対応する遅延時間を得るに最適な上記段数切替式差動インバータ型の可変遅延回路の遅延素子の段数を検出し、一方においては可変遅延回路の段数を設定し、他方においては位相比較器でのループ感度を最適に設定する。
【0010】
ここで、クロック入力バッファの遅延量をt1,段数切替式差動インバータ型可変遅延回路の遅延量をt2(可変),データ出力ラッチとデータ出力バッファの遅延量をt3,高精度レプリカディレイの遅延量を(t1+t3),分周器の遅延量をtDIVとする。位相比較器は、両クロック信号ECLKとICLKの位相が一致するように可変遅延回路の遅延量t2の値を制御するので、遅延量t2の値は次のように計算される。
【0011】
周期tCKの外部クロック信号がクロック入力端子に入力されたとして、上記入力クロック信号に対する内部クロック信号(CKO)の遅延は、
t1+t2 ・・・・・(式1)
とされる。上記位相比較器で比較される内部クロック信号ICLKの遅延は、
t1+t2+tDIV+(t1+t3) ・・・・・(式2)
とされる。上記位相比較器で比較される外部クロック信号ECLKの遅延は、
t1+tDIV ・・・・・(式3)
とされる。
【0012】
上記両クロック信号ICLKの位相とECLKの位相が等しなるので、次の式(4)が成り立つ。
上記(式4)を整理すると、(式5)が得られる。
t2=n×tCK−(t1+t3) ・・・・(式5)
よって、内部クロック信号(CKO)の遅延は、
n×tCK−t3 ・・・・・・・(式6)
となり、データ出力の遅延は、
n×tCK ・・・・・・・(式7)
となるため、データ出力の位相は入力クロックの位相と等しくなる。
【0013】
nは上記のように自然数であり、nの値によってnCKロックと称し区別する。たとえば、n=1のとき1CKロック,n=2のときは2CKロックである。上記可変遅延回路の遅延量t2と高精度レプリカディレイの遅延量(t1+t3)の合計はn×tCKであることに注意する。
n×tCK−(t1+t3)+(t1+t3)=n×tCK ・・・(式8)
【0014】
以下において、特に説明のない限り、n=1,1CKロックであるとする。なお、高精度レプリカディレイの遅延量が(t1+t3)から外れると、それはデータ出力の位相誤差となって現れるので、高精度レプリカディレイは出来るだけ精度よくなければならない。つまり、高精度レプリカディレイは、上記遅延量t1に対応したクロック入力バッファと同等の回路と、遅延量t3に対応したデータ出力ラッチとデータ出力バッファと同じ回路(レプリカ回路)を用いて構成されるものである。半導体集積回路に形成された同じ回路は、個々の素子が同様のプロセスバラツキを持つようになるので、両回路での信号遅延はほぼ等しくすることができる。
【0015】
図2には、この発明に係るDLLの可変遅延回路の動作説明図が示されている。図2においては、クロック信号の周期tCKが変化した場合の段数切替式差動インバータ型可変遅延回路の遅延量の変化が示されている。同図ではn=1,1CKロック時のものである。(式8)で述べた通り、段数切替式差動インバータ型可変遅延回路の遅延量と高精度レプリカディレイの遅延量の合計はn×tCK(=tCK)に等しいため、段数切替式アナログ可変遅延回路の遅延量はtCKの変化の割合以上に大きく変化させなければないことがわかる。
【0016】
例えば、図2において、高精度レプリカディレイの遅延量を5nsとして、tCKを7.5ns(クロック周波数133MHz)から15ns(66MHz)に2倍にしたとすると、可変遅延回路の遅延量t2は2.5nsから10nsのように4倍も変化させることが必要となる。つまり、段数切替式差動インバータ型可変遅延回路の最大遅延量/最小遅延量が4倍以上でなければ、DLLの動作周波数は66〜133MHzをカバーすることが出来ない。
【0017】
一般に、DDR SDRAMの入出力データレートが上がれば上がるほど大きな最大遅延量/最小遅延量の値が要求される。このような広いロックレンジを実現するために、本発明では以下に述べる通り、段数切替式差動インバータ型可変遅延回路の段数を、周波数に応じた適切な値に決定するような工夫が行なわれている。
【0018】
図3には、この発明に係るDDL回路の一実施例のブロック図が示されている。可変遅延回路は、可変遅延素子と、その出力信号を増幅する出力AMP(アンプ)の複数個から構成される。つまり、上記可変遅延素子は、複数個が縦列接続される。そして、各段の可変遅延素子の出力端子には、上記出力AMPが設けられる。上記出力AMPは、小振幅の遅延信号をCMOSレベルのような大振幅信号に変換することの他、出力選択回路の3状態出力機能を有しており、その選択的な動作によって遅延段数の選択機能を有するようにされる。これにより、個々の出力AMPの出力端子は、可変遅延回路の出力端子に共通に接続されれて、遅延された内部クロック信号CKOを出力する。
【0019】
図4には、上記可変遅延回路と出力AMPの一実施例の回路図が示されている。回路の簡素化のために可変遅延回路は、可変遅延素子4個と出力AMP1個が代表として例示的に示されている。図4に示した通り、可変遅延素子は差動インバータ回路が用いられる。つまり、可変遅延素子は、差動MOSFETQ1とQ2と、その共通ソース側に設けられた電流源MOSFETQ3と、上記差動MOSFETQ1とQ2のドレインに設けられた負荷回路から構成される。上記電流源MOSFETQ3のゲートに制御電圧NBIASを変化することで相補出力(OUTP,OUTN)の電流駆動力が変化し可変遅延素子素子の遅延量が変化する。
【0020】
この実施例では、差動MOSFETQ1とQ2のそれぞれのドレインに設けられる負荷回路としてゲートとドレインが接続されたPチャンネル型のMOSFETQ4とQ5に対して、互いにゲートが交差接続されることによって正帰還回路を構成するPチャンネル型MOSFETQ6とQ7を並列に接続することによって、差動出力(相補出力)OUTP(ポジティブ出力)と、OUTN(ネガティブ出力)の信号変化を急峻にする。つまり、差動インバータ回路の出力信号は、その信号振幅が小さいので上記のようなラッチ形態のMOSFETQ6とQ7を用いても、CMOSラッチ回路のようなラッチ動作は行なわれず、それらが可変インピーダンス負荷として作用し、上記出力信号の変化を急峻にさせるように動作する。
【0021】
この実施例の可変遅延素子のように差動インバータ回路を用いた場合には、出力信号の振幅が小さいため、出力AMPによりCMOSレベルに増幅してから選択的に出力させる。出力AMPは、差動MOSFETQ8とQ9と、その共通ソースに設けられたMOSFETQ10と、上記差動MOSFETQ8とQ9のドレインに設けられた電流ミラー形態のPチャンネル型負荷MOSFETQ11とQ12からなる差動増幅回路と、差動増幅回路の出力をプルアップさせるMOSFETQ13、上記差動増幅回路の増幅信号を受けて出力端子TAPNに出力信号を送出するクロックドインバータ回路CN1と、その動作制御を行なうインバータ回路N1から構成される。
【0022】
上記MOSFETQ10のゲートと、上記プルアップMOSFETQ13及びインバータ回路N1の入力には、選択端子ENから供給される選択信号が供給される。この選択信号がロウレベルのとき、上記Nチャンネル型のMOSFETQ10はオフ状態にされ、Pチャンネル型のプルアップMOSFETQ13がオン状態にされるので、差動増幅回路に増幅動作を停止し、出力端子を電源電圧のようなハイレベルに固定される。このとき、インバータ回路N1の出力信号のハイレベルと、上記選択信号ENのロウレベルによりクロックドインバータ回路CN1は、出力ハイインピーダンス状態にされる。
【0023】
前記図3のように可変遅延回路における可変遅延素子の段数が8段からなるときには、段数測定回路からの上記段数に対応した出力信号SEL<7:0>が形成されて、それぞれの遅延段に対応した出力AMPの選択端子ENに入力される。後述のように、出力信号SEL<7:0>のうち、1つは電源電圧(VCC)レベル,他の7つは接地(GND)レベルである。出力AMPはEN=VCCの時に増幅動作を行う。EN=GNDの時は回路動作を行わず、出力はハイインピーダンスで消費電流はほぼ0である。図3に示す通り、各段の出力AMPの出力端子TAP0からTAP7は短絡されており、SEL<7:0>によって出力AMPが1つ選択されることで段数の変更が行なわれる。
【0024】
図3において、段数測定回路の多出力固定遅延回路は、可変遅延素子と、出力AMPと、遅延量固定バイアスから構成される。この実施例の多出力固定遅延回路を構成する可変遅延素子及び出力AMPは、図4の可変遅延素子と回路構成,レイアウトなどが同様の回路である。そして、多出力固定遅延回路の可変遅延素子は遅延量固定バイアス回路によって常に遅延量を固定されている。つまり、前記図4に示したような電流源MOSFETQ3のゲートに印加される電圧NBIASが、可変遅延回路に設けられた可変遅延素子のように変化するのではなく、一定の電圧に固定されて、その遅延量が上記可変遅延回路に設けられた可変遅延素子の最大遅延量と最小遅延量の中間の値に調整されている。この固定遅延量をtDとする。
【0025】
上記多出力固定遅延回路の入力端子には、STEP出力回路と低精度レプリカディレイを通して、前記外部クロック信号CKTが供給される。上記低精度レプリカディレイの遅延量は(t1+t3+tD/2)のように設定される。多出力固定遅延回路の出力は、段数制御回路へ入力される。
【0026】
図5には、段数制御回路の一実施例の回路図が示されている。前記多出力固定遅延回路の出力信号ST0〜ST6の各々は、フリップフロップ回路FF0〜FF6の入力端子Dに供給される。これらのフリップフロップ回路FF0〜FF6のクロック端子には、タイミング信号STRが供給される。上記フリップフロップ回路FF0の出力信号Qは、インバータ回路を通して段数検出信号SEL<0>として出力される。第2段目以降のフリップフロップ回路FF1〜FF6の出力信号Qは、それぞれに対応した前段フリップフロップ回路の出力信号との論理が取られて段数検出信号SEL<1>〜SEL<6>として出力される。また、最終段のフリップフロップ回路FF6の出力信号は、出力回路を通して段数検出信号SEL<7>として出力される。
【0027】
上記第2段目以降のフリップフロップ回路FF1〜FF6の出力信号Qと、それぞれに対応した前段フリップフロップ回路の出力信号との論理は、前段信号がハイレベル(論理1)で、当段信号がロウレベル(論理0)であることを条件に選択信号SEL<1>〜SEL<6>をハイレベルにする論理積ゲート回路が用いられる。
【0028】
図6には、上記段数制御回路の動作の一例を説明するためのタイミング図が示されている。入力タイミング信号STEP及び低精度レプリカディレイの出力信号REPは、前記図3では差動信号であるが、同図では簡単のため正論理のみを示す。まず、入力タイミング信号STEPが出力されてからSTX(X=0〜6)が出力されるまでの遅延量は、
t1+t3+tD/2+tDX(X+1) ・・・(9)
【0029】
次に、上記入力タイミング信号(スタート信号)STEPが出力されてから1周期後にタイミング信号STRが出力される。上記1周期遅れのタイミング信号STRよりも1周期前の入力タイミング信号に対応した遅延信号STX(X=0〜6)が早く立ちあがれば、フリップフロップFFX(X=0〜6)はQX(X=0〜6)に論理1を出力する。例として図6のように、遅延信号ST3が立ち上がってから遅延信号ST4が立ち上がるまでに、上記1周期遅れのタイミング信号STRが立ち上がれば、Q0〜Q3=1,Q4〜Q6=0が出力される。これらの信号Q0〜Q3=1,Q4〜Q6=0を前記のような論理ゲートを通すことによって、SEL<7:0>のうち、SEL<4>=1となり、その他は全て0が出力される。
【0030】
次に、クロック周期tCKとSEL<4>の関係を考察する。まず、SEL<4>=1が判定されたとする。これは、第4段目の遅延信号ST3が立ち上がってから第5段目の遅延信号ST4が立ち上がるまでの間に1周期おくれの入力タイミング信号TRが立ち上がったということである。よって、次の式(10)が成り立つ。
【0031】
(式10)と(式5)(n=1)から、DLL部の可変遅延回路の遅延量t2は、
tD×5−tD/2<t2<tD×5+tD/2 ・・・・・(11)
となる。ここで、tDは遅延素子1段分の遅延量で、その値は最大遅延量と最小遅延量の中間の値に制御されている。よって、可変遅延回路の段数は5段が最適であるということが分かる。このように、段数測定回路によってtCKに応じた、最適な可変遅延回路の段数を測定することができ、段数を固定する方式と比較して広いロックレンジを得ることができる。また、本発明では段数決定がほぼ1CK(1クロック分)で終了するため、前記にあるように逐次比較で段数決定を行う方式と比較して、短いロックインサイクルでロックすることができる。
【0032】
上記段数制御回路は、回路段数決定を行った後に動作する必要がないため回路を停止し消費電流を低減する事が望ましい。この動作の停止は、前記遅延量固定バイアスをロウレベルにして、前記4に示された可変遅延素子のMOSFETQ3に相当するMOSFETをオフ状態にし、出力AMPもMOSFETQ10に相当するMOSFETをオフ状態にし、出力ハイインピーダンスにすればよいから、簡単な回路の付加によって容易に実現できる。
【0033】
図7には、この発明に係るDDLの動作説明図が示されている。初期位相誤差に対して、最初の1クロック期間の段数決定動作によって、前記のように約最大でtDまで位相誤差までの粗調整が完了するので、以降はそれを前記位相比較器で微調整するだけなので、短い時間内にロックイン状態にすることができる。これに対して、前記にあるように逐次比較で段数決定を行う方式では、点線で示すように各クロック毎に逐次比較によって段階的に初期位相誤差を修正しなければならないために、ロックレンジを広くするとそれに対応してロックインに要する時間が長くなってしまうものである。
【0034】
図8には、位相比較器に設けられる制御回路の一実施例の回路図が示されている。一般的に、位相比較器に設けられる制御回路はICLKとECLKの位相を見て、制御信号NBIASの電圧値を制御し、可変遅延回路の遅延量を変化させる。しかし、本回路は段数が可変のため、制御信号NBIASの変化量に対する遅延量の変化量が段数に比例する。例えば、段数が1段の場合に比べてN段のように増加すると、同じ制御信号NBIASの変化に対して、N段を選択した場合にはN倍もの位相が変化し、ループゲインが1を超え回路動作が不安定になる可能性がある。
【0035】
そこで、この実施例では、制御回路に段数補正機能を付加するようにするものである。段数補正機能は、上記段数選択信号SEL<7:0>入力により、チャージポンプの参照電流を発生するNチャンネル型MOSFETQ20〜Q27が切り替わることでチャージポンプの電流駆動力が変化し、1回の制御でキャパシタにチャージする電荷量が変更される。参照電流を発生するNチャンネル型MOSFETQ20〜Q27のチャネル幅WがQ20:Q21:Q22:Q23:Q24:Q25:Q26:Q27=1:1/2:1/3:1/4:1/5:1/6:1/7:1/8となっており(チャネル長Lは一定)、段数を変更しても制御信号NBIASの変化量に対する遅延量の変化量が同じになるように補正される。
【0036】
言うまでもないが、可変遅延回路の段数の組み合わせが本実施例と違う場合でも、上記参照電流を形成するNチャンネル型MOSFETQ20〜Q27等の比を適切に設定することにより、制御信号NBIASの変化量に対する遅延量の変化を、段数に関わらず一定に保つことができる。本実施例では、チャンネル幅Wを変更することで、チャージポンプの電流駆動力を変更したが、チャンネルLの変更や、ゲート電圧の変更などを用いてもかまわない。
【0037】
上記のように形成された参照電流は、ダイオード形態のPチャンネル型MOSFETQ28に流れるようにされ、かかるMOSFETQ28とMOSFETQ32が電流ミラー形態にされて、MOSFETQ32のドレインからキャパシタCをチャージアップさせるアップ電流が形成される。上記MOSFETQ28とMOSFETQ29が電流ミラー形態にされ、かかるMOSFETQ29のドレインにNチャンネル型のMOSFETQ30とQ31かなる電流ミラー回路が設けられて、かかるMOSFETQ31のドレインからキャパシタCをディスチャージさせるダウン電流が形成される。
【0038】
上記MOSFETQ32とキャパシタCとの間には、位相比較回路で形成されたチャージアップ信号で制御されるPチャンネル型MOSFETQ14とNチャンネル型MOSFETQ16からなるCMOSスイッチ回路が設けられる。上記MOSFETQ31とキャパシタCとの間には、位相比較回路で形成されたチャージダウン信号で制御されるPチャンネル型MOSFETQ15とNチャンネル型MOSFETQ16からなるCMOSスイッチ回路が設けられる。上記チャージアップ信号とチャージダウン信号は、外部クロック信号ECLKと内部クロック信号ICLKを受けるフリップフロップ回路FF10及びFF11と論理ゲート回路G1からなる位相比較器によって形成され、両者の位相差に対応してチャージアップ又はチャージダウン信号が形成される。上記キャパシタCに保持された電圧NBIASが前記可変遅延素子の遅延時間を制御する制御電圧とされる。
【0039】
図9には、この発明が適用されるDDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory )の一実施例の全体ブロック図が示されている。この実施例のDDR SDRAMは、特に制限されないが、4つのメモリバンクに対応して4つのメモリアレイ200A〜200Dが設けられる。4つのメモリバンク0〜3にそれぞれ対応されたメモリアレイ200A〜200Dは、マトリクス配置されたダイナミック型メモリセルを備え、図に従えば同一列に配置されたメモリセルの選択端子は列毎のワード線(図示せず)に結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補データ線(図示せず)に結合される。
【0040】
上記メモリアレイ200Aの図示しないワード線は行(ロウ)デコーダ(Row DEC) 201Aによるロウアドレス信号のデコード結果に従って1本が選択レベルに駆動される。メモリアレイ200Aの図示しない相補データ線はセンスアンプ(Sense AMP)202A及びカラム選択回路(Column DEC)203AのI/O線に結合される。センスアンプ202Aは、メモリセルからのデータ読出しによって夫々の相補データ線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるカラム選択回路203Aは、上記相補データ線を各別に選択して相補I/O線に導通させるためのスイッチ回路を含む。カラムスイッチ回路はカラムデコーダ203Aによるカラムアドレス信号のデコード結果に従って選択動作される。
【0041】
メモリアレイ200Bないし200Dも同様に、ロウデコーダ201B〜D,センスアンプ203B〜D及びカラム選択回路203B〜Dが設けられる。上記相補I/O線は各メモリバンクに対して共通化されて、ライトバッファを持つデータ入力回路(Din Buffer)210の出力端子及びメインアンプを含むデータ出力回路(Dout Buffer)211の入力端子に接続される。端子DQは、特に制限されないが、16ビットからなるデータD0−D15を入力又は出力するデータ入出力端子とされる。DQSバッファ(DQS Buffer) 215は、上記端子DQから出力するデータのデータストローブ信号を形成する。
【0042】
アドレス入力端子から供給されるアドレス信号A0〜A14は、アドレスバッファ(Address Buffer)204で一旦保持され、時系列的に入力される上記アドレス信号のうち、ロウ系アドレス信号はロウアドレスバッファ(Row Address Buffer)205に保持され、カラム系アドレス信号はカラムアドレスバッファ(Column Address Buffer)206に保持される。リフレッシュカウンタ(Refresh Counter) 208は、オートマチックリフレッシュ( Automatic Refresh)及びセルフリフレッシュ(Self Refresh)時の行アドレスを発生する。
【0043】
カラムアドレスバッファ206の出力はカラムアドレスカウンタ(Column Address Counter) 207のプリセットデータとして供給され、列(カラム)アドレスカウンタ207は後述のコマンドなどで指定されるバーストモードにおいて上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、カラムデコーダ203A〜203Dに向けて出力する。
【0044】
モードレジスタ(Mode Register) 213は、各種動作モード情報を保持する。上記ロウデコーダ(Row Decoder) 201AないしDは、バンクセレクト(Bank Select)回路212で指定されたバンクに対応したもののみが動作し、ワード線の選択動作を行わせる。コントロール回路(Control Logic)209は、特に制限されないが、クロック信号CLK、/CLK(記号/はこれが付された信号がロウイネーブルの信号であることを意味する)、クロックイネーブル信号CKE、チップセレクト信号/CS、カラムアドレスストローブ信号/CAS、ロウアドレスストローブ信号/RAS、及びライトイネーブル信号/WEなどの外部制御信号と、/DM及びDQSとモードレジスタ213を介したアドレス信号とが供給され、それらの信号のレベルの変化やタイミングなどに基づいてDDR SDRAMの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、それぞれに信号に対等した入力バッファを備える。
【0045】
クロック信号CLKと/CLKは、クロックバッファを介して前記説明したようなDLL回路214に入力され、内部クロックが発生される。上記内部クロックは、特に制限されないが、データ出力回路211とDQSバッファ215の入力信号として用いられる。また、上記クロックバッファを介したクロック信号はデータ入力回路210や、列アドレスカウンタ207に供給されるクロック端子に供給される。
【0046】
他の外部入力信号は当該内部クロック信号の立ち上がりエッジに同期して有意とされる。チップセレクト信号/CSはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号/CSがハイレベルのとき(チップ非選択状態)やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。/RAS,/CAS,/WEの各信号は通常のDRAMにおける対応信号とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。
【0047】
クロックイネーブル信号CKEは次のクロック信号の有効性を指示する信号であり、当該信号CKEがハイレベルであれば次のクロック信号CLKの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。なお、リードモードにおいて、データ出力回路211に対するアウトプットイネーブルの制御を行う外部制御信号/OEを設けた場合には、かかる信号/OEもコントロール回路209に供給され、その信号が例えばハイレベルのときにはデータ出力回路211は高出力インピーダンス状態にされる。
【0048】
上記ロウアドレス信号は、クロック信号CLK(内部クロック信号)の立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるアドレス信号A0〜A12のレベルによって定義される。
【0049】
アドレス信号A13とA14は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、A13とA14の組み合わせにより、4つのメモリバンク0〜3のうちの1つが選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみのデータ入力回路210及びデータ出力回路への接続などの処理によって行うことができる。
【0050】
上記カラムアドレス信号は、前記のように256Mビットで×16ビット構成の場合には、クロック信号CLK(内部クロック)の立ち上がりエッジに同期するリード又はライトコマンド(後述のカラムアドレス・リードコマンド、カラムアドレス・ライトコマンド)サイクルにおけるアドレス信号A0〜A8のレベルによって定義される。そして、この様にして定義されたカラムアドレスはバーストアクセスのスタートアドレスとされる。
【0051】
次に、コマンドによって指示されるSDRAMの主な動作モードを説明する。(1)モードレジスタセットコマンド(Mo)
上記モードレジスタ30をセットするためのコマンドであり、/CS,/RAS,/CAS,/WE=ロウレベルによって当該コマンド指定され、セットすべきデータ(レジスタセットデータ)はA0〜A11を介して与えられる。レジスタセットデータは、特に制限されないが、バーストレングス、CASレイテンシイ、ライトモードなどとされる。特に制限されないが、設定可能なバーストレングスは、2,4,8とされ、設定可能なCASレイテンシイは2,2.5とされ、設定可能なライトモードは、バーストライトとシングルライトとされる。
【0052】
上記CASレイテンシイは、後述のカラムアドレス・リードコマンドによって指示されるリード動作において/CASの立ち下がりから出力バッファ211の出力動作までに内部クロック信号の何サイクル分を費やすかを指示するものである。読出しデータが確定するまでにはデータ読出しのための内部動作時間が必要とされ、それを内部クロック信号の使用周波数に応じて設定するためのものである。換言すれば、周波数の高い内部クロック信号を用いる場合にはCASレイテンシイを相対的に大きな値に設定し、周波数の低い内部クロック信号を用いる場合にはCASレイテンシイを相対的に小さな値に設定する。
【0053】
(2)ロウアドレスストローブ・バンクアクティブコマンド(Ac)
これは、ロウアドレスストローブの指示とA13とA14によるメモリバンクの選択を有効にするコマンドであり、/CS,/RAS=ロウレベル、/CAS,/WE=ハイレベルによって指示され、このときA0〜A12に供給されるアドレスがロウアドレス信号として、A13とA14に供給される信号がメモリバンクの選択信号として取り込まれる。取り込み動作は上述のように内部クロック信号の立ち上がりエッジに同期して行われる。例えば、当該コマンドが指定されると、それによって指定されるメモリバンクにおけるワード線が選択され、当該ワード線に接続されたメモリセルがそれぞれ対応する相補データ線に導通される。
【0054】
(3)カラムアドレス・リードコマンド(Re)
このコマンドは、バーストリード動作を開始するために必要なコマンドであると共に、カラムアドレスストローブの指示を与えるコマンドであり、/CS,/CAS=ロウレベル、/RAS,/WE=ハイレベルによって指示され、このときA0〜A8(×16ビット構成の場合)に供給されるカラムアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストスタートアドレスとしてカラムアドレスカウンタ207に供給される。
【0055】
これによって指示されたバーストリード動作においては、その前にロウアドレスストローブ・バンクアクティブコマンドサイクルでメモリバンクとそれにおけるワード線の選択が行われており、当該選択ワード線のメモリセルは、内部クロック信号に同期してカラムアドレスカウンタ207から出力されるアドレス信号に従って順次選択されて連続的に読出される。連続的に読出されるデータ数は上記バーストレングスによって指定された個数とされる。また、出力バッファ211からのデータ読出し開始は上記CASレイテンシイで規定される内部クロック信号のサイクル数を待って行われる。
【0056】
(4)カラムアドレス・ライトコマンド(Wr)
当該コマンドは、/CS,/CAS,/WE=ロウレベル、/RAS=ハイレベルによって指示され、このときA0〜A8に供給されるアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストライトにおいてはバーストスタートアドレスとしてカラムアドレスカウンタ207に供給される。これによって指示されたバーストライト動作の手順もバーストリード動作と同様に行われる。但し、ライト動作にはCASレイテンシイはなく、ライトデータの取り込みは当該カラムアドレス・ライトコマンドサイクルの1クロック後から開始される。
【0057】
(5)プリチャージコマンド(Pr)
これはA13とA14によって選択されたメモリバンクに対するプリチャージ動作の開始コマンドとされ、/CS,/RAS,/WE=ロウレベル、/CAS=ハイレベルによって指示される。
【0058】
(6)オートリフレッシュコマンド
このコマンドはオートリフレッシュを開始するために必要とされるコマンドであり、/CS,/RAS,/CAS=ロウレベル、/WE,CKE=ハイレベルによって指示される。
【0059】
(7)ノーオペレーションコマンド(Nop)
これは実質的な動作を行わないこと指示するコマンドであり、/CS=ロウレベル、/RAS,/CAS,/WEのハイレベルによって指示される。
【0060】
DDR SDRAMにおいては、1つのメモリバンクでバースト動作が行われているとき、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。
【0061】
したがって、例えば16ビットからなるデータ入出力端子においてデータD0−D15が衝突しない限り、処理が終了していないコマンド実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予め開始させることが可能である。この実施例のDDR SDRAMは、上記のように16ビットの単位でのメモリアクセスを行い、A0〜A12×A0〜A8のアドレスにより約4Mのアドレスを持ち、4つのメモリバンクで構成されることから、全体では約256Mビット(4M×4バンク×16ビット)のような記憶容量を持つようにされる。
【0062】
DDR SDRAMの読み出し動作の概略は、次の通りである。チップセレクト/CS, /RAS、/CAS、ライトイネーブル/WEの各信号はCLK信号に同期して入力される。/RAS=0と同時に行アドレスとバンク選択信号が入力され、それぞれロウアドレスバファ205とバンクセレクト回路212で保持される。バンクセレクト回路212で指定されたバンクのロウデコーダ210がロウアドレス信号をデコードしてメモリセルアレイ200から行全体のデータが微小信号として出力される。出力された微小信号はセンスアンプ202によって増幅, 保持される。指定されたバンクはアクティブ(Active)になる。
【0063】
行アドレス入力から3CLK後、CAS=0と同時に列アドレスとバンク選択信号が入力され、それぞれがカラムアドレスバッファ206とバンクセレクト回路212で保持される。指定されたバンクがアクティブであれば、保持された列アドレスがカラムアドレスカウンタ207から出力され、カラムデコーダ203が列を選択する。選択されたデータがセンスアンプ202から出力される。このとき出力されるデータは2組分である(×4ビット構成では8ビット、×16ビット構成では32ビット)。
【0064】
センスアンプ202から出力されたデータはデータ出力回路211からチップ外へ出力される。出力タイミングはDLL214から出力されるQCLKの立上がり、立ち下がりの両エッジに同期する。この時、上記のように2組分のデータはパラレル→シリアル変換され、1組分×2のデータとなる。データ出力と同時に、DQSバッファ215からデータストローブ信号DQSが出力される。モードレジスタ213に保存されているバースト長が4以上の場合、カラムアドレスカウンタ207は自動的にアドレスをインクリメントされて、次の列データを読み出すようにされる。
【0065】
上記DLL214の役割は、データ出力回路211と、DQSバッファ215の動作クロックQCLKを生成する。上記データ出力回路211とDQSバッファ215は、DLL214で生成された内部クロック信号QCLKが入力されてから、実際にデータ信号やデータストローブ信号が出力されるまでに時間がかかる。そのため、前記のような高精度レプリカディレイ回路を用いて内部クロック信号QCLKの位相を外部CLKよりも進める事により、データ信号やデータストローブ信号の位相を外部クロックCLKに一致させる。したがって、この場合、外部クロック信号と位相が一致させられるのは上記データ信号やデータストローブ信号である。
【0066】
上記の実施例から得られる作用効果は、下記の通りである。
(1) 入力端子に信号が入力された時刻から出力端子より信号が出力するまでの時間を変化させる制御信号端子を持つ可変遅延素子の複数個からなる可変遅延回路に、上記入力端子と出力端子との間に設けられる可変遅延素子の段数を選択する段数切り替え手段と、上記可変遅延回路の入力端子の信号に対応された第1信号と上記出力端子の遅延信号に対応された第2信号とを位相比較して同期化させるように上記制御信号端子に供給される制御信号を形成する遅延量制御手段と、上記可変遅延回路に対応した各段の遅延信号の中から上記入力端子に入力された入力信号の1周期に対応する遅延信号が得られる段数を検出して上記可変遅延回路の段数を指示する段数制御回路を設け、上記可変遅延回路の出力端子から内部クロック信号を出力させることより、精度が高く、ロックレンジが広く、かつロックイン時間を短くしたDLLを得ることができるという効果が得られる。
【0067】
(2) 上記に加えて、段数制御回路として、上記可変遅延回路に対応して上記制御信号端子に固定信号が供給されてなるモニタ遅延回路を用い、上記入力信号の1ないし複数周期に対応する遅延信号が得られる遅延段数を検出することにより、ロックイン時間を短くすることができるという効果が得られる。
【0068】
(3) 上記に加えて、遅延量制御手段として、上記遅延段数制御回路で検出された遅延段数に対して逆比例的に位相比較出力信号に対する制御感度を設定することにより、高精度と安定したロックイン状態を確保することができるという効果が得られる。
【0069】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、周波数適応段数切替式DLLにおける段数測定回路の多出力固定遅延回路は可変遅延素子を用いずに、ディジタル回路で適切な遅延量を作り出し段数測定を行っても良い。また、段数測定回路全体をリセット付きディレイ回路とRSフリップフロップを用いて構成することもできる。さらに、適応する回路もDLLだけではなくPLLに適応することも可能である。つまり、PLL回路を構成する発振回路に前記可変遅延素子を用いたリングオシレータとし、その段数の切替によりフリーラン周波数を切り換えるようにすることによって、精度が高く、ロックレンジが広く、かつロックイン時間を短くしたPLLを得ることができる。
【0070】
この発明に係るクロック生成回路は、前記のようなDDRのシンクロナスDRAMの他に、クロック発生回路(又は再生回路)を搭載し、同期式入出力を持つ各種デジタル半導体集積回路装置に広く利用することができる。
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。入力端子に信号が入力された時刻から出力端子より信号が出力するまでの時間を変化させる制御信号端子を持つ可変遅延素子の複数個からなる可変遅延回路に、上記入力端子と出力端子との間に設けられる可変遅延素子の段数を選択する段数切り替え手段と、上記可変遅延回路の入力端子の信号に対応された第1信号と上記出力端子の遅延信号に対応された第2信号とを位相比較して同期化させるように上記制御信号端子に供給される制御信号を形成する遅延量制御手段と、上記可変遅延回路に対応した各段の遅延信号の中から上記入力端子に入力された入力信号の1周期に対応する遅延信号が得られる段数を検出して上記可変遅延回路の段数を指示する段数制御回路を設けて上記可変遅延回路から内部クロック信号を出力させることより、精度が高く、ロックレンジが広く、かつロックイン時間を短くしたDLLを得ることができる。
【図面の簡単な説明】
【図1】本発明に係るDLL回路を用いた半導体集積回路装置の要部一実施例を示すブロック図である。
【図2】この発明に係るDLLの可変遅延回路の動作説明図である。
【図3】この発明に係るDDL回路の一実施例を示すブロック図である。
【図4】図3の可変遅延回路と出力AMPの一実施例を示す回路図である。
【図5】図3の段数制御回路の一実施例を示す回路図である。
【図6】図3の段数制御回路の動作の一例を説明するためのタイミング図である。
【図7】この発明に係るDDLの動作説明図である。
【図8】図3の位相比較器に設けられる制御回路の一実施例を示す回路図である。
【図9】この発明が適用されるシンクロナスDRAMの一実施例を示す全体ブロック図である。
【符号の説明】
FF0〜FF6,FF10,FF11…フリップフロップ回路、Q1〜Q32…MOSFET、
200A〜D…メモリアレイ、201A〜D…ロウデコーダ、202A〜D…センスアンプ、203A〜D…カラムデコーダ、204…アドレスバッファ、205…ロウアドレスバッファ、206…カラムアドレスバッファ、207…カラムアドレスカウンタ、208…リフレッシュカウンタ、209…コントロール回路、210…データ入力回路、211…データ出力回路、212…バンクセレクト回路、213…モードレジスタ、214…DLL、214…DQSバッファ
Claims (2)
- 入力端子に信号が入力された時刻から出力端子より信号が出力するまでの時間を変化させる制御信号端子を持つ可変遅延素子の複数からなる可変遅延回路と、
上記可変遅延回路の入力端子と出力端子との間に設けられる可変遅延素子の段数を選択する段数切り替え手段と、
上記可変遅延回路の入力端子の信号に対応された第1信号と、上記出力端子の遅延信号に対応された第2信号とを位相比較して両者を一致させるように上記制御信号端子に供給される制御信号を形成する遅延量制御手段と、
上記可変遅延回路に対応した格段の遅延信号の中から上記入力端子に入力された入力信号の1ないし複数周期に対応する遅延信号が得られる段数を検出し、上記段数切り換え手段に対して上記可変遅延回路の段数を指示する段数指示信号を生成する段数制御回路と、
上記可変遅延回路の出力端子から内部クロック信号を出力させるクロック再生回路とを備え、
上記段数制御回路は、上記可変遅延回路と略同一な構成とされるモニタ可変遅延回路を有し、上記モニタ可変遅延回路の制御信号端子には固定信号が供給され遅延量を所望の値に固定し、上記入力信号の1ないし複数周期に対応する遅延信号が得られる遅延段数を検出し、
上記可変遅延回路は、上記段数指示信号により可変遅延素子の段数が決定され、その後、上記制御信号により各々の可変遅延素子の遅延量が決定されてなることを特徴とする半導体集積回路装置。 - 請求項1において、
上記遅延量制御手段は、上記遅延段数制御回路で検出された遅延段数に対して逆比例的に位相比較出力信号に対する制御感度を設定することを特徴とする半導体集積回路装置。
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