JP4040140B2 - 半導体装置及びそのアクセスタイム調整方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びそのアクセスタイム調整方法に関する。
【０００２】
【従来の技術】
図１０は、従来のシンクロナスＤＲＡＭの一部の概略構成を示す。以下、一般に＊ＡはＡの２値を反転した信号であるとする。
ローアドレスをデコードした信号によりワード線ＷＬが活性化されてセルアレイ１０の１行が選択され、この１行から読み出されたデータがセンスアンプ１１で増幅される。例えばメモリセル１２から読み出されたデータによりビット線対ＢＬと＊ＢＬとの間に微小電位差が生じ、この電位差がセンスアンプ１１で増幅される。次に、コラムアドレスをデコードした信号によりコラム選択線ＣＬが活性化されてコラムスイッチ回路１３内のスイッチが選択的にオンになり、ビット線対ＢＬと＊ＢＬがそれぞれデータ線対ＤＢと＊ＤＢと導通される。データ線ＤＢ及び＊ＤＢ上のデータは、データバスアンプ１４で増幅され、スイッチ回路１５がオンにされるとデータバス制御回路１６に転送され、スイッチ回路１７ＡがオンにされるとＩ／Ｏデータバッファ回路１８Ａに転送され、データＤＱとして外部端子に取り出される。
【０００３】
セルアレイ１０の１行分のデータがセンスアンプ１１で増幅されているので、コラムスイッチ回路１３内のスイッチを選択的に順次切り換えることにより、連続してデータを読み出すことができる。この切り換えと、スイッチ回路１５及び１７Ａのオン／オフがクロックに同期して行われることにより、データ読み出しがパイプライン処理される。このパイプラインは３段であり、コラムスイッチ回路１３とデータバスアンプ１４とで第１段パイプ２１が構成され、スイッチ回路１５とデータバス制御回路１６とで第２段パイプ２２が構成され、スイッチ回路１７ＡとＩ／Ｏデータバッファ回路１８Ａとで第３段パイプ２３Ａが構成されている。パイプ２１、２２及び２３Ａは、クロックバッファ回路２４Ａからのクロックに同期して動作する。このクロックは、外部クロックＣＬＫの駆動能力をクロックバッファ回路２４Ａで増幅し且つ適当に遅延させたものである。クロックバッファ回路２４Ａにはクロックイネーブル信号ＣＫＥも供給され、クロックイネーブル信号ＣＫＥがアクティブのときのクロックＣＬＫが不図示の回路で用いられる。
【０００４】
データバス制御回路１６及びＩ／Ｏデータバッファ回路１８Ａはいずれもフリップフロップ回路を備えており、例えば、それぞれ‘Ｈ’及び‘Ｌ’が保持され、データＤＱが‘Ｌ’になっているとする。外部クロックＣＬＫがクロックバッファ回路２４Ａ内で増幅され、比較的長い配線を通り、内部クロックｉＣＬＫとしてスイッチ回路１７Ａの制御入力端に供給される。外部クロックＣＬＫが立ち上がった後、内部クロックｉＣＬＫが立ち上がって、スイッチ回路１７Ａがオンになり、データバス制御回路１６の出力‘Ｈ’がＩ／Ｏデータバッファ回路１８Ａ内のフリップフロップ回路に保持され、駆動能力がさらに増幅されて、データＤＱが‘Ｈ’になる。すなわち、外部クロックＣＬＫが立ち上がってから、アクセスタイムｔａ経過後にデータＤＱが変化する。
【０００５】
第３段パイプ２３Ａの構成例を、図１１に示す。この構成では、ＳＤＲＡＭの出力インタフェースとして、ＳＳＴＬとＬＶＴＴＬとの一方が選択可能になっている。
ＳＳＴＬ出力インタフェースの高レベル‘Ｈ’及び低レベル‘Ｌ’の下限及び上限はそれぞれＶｒｅｆ＋０．４及びＶｒｅｆ−０．４であり、ＬＶＴＴＬインタフェースのこれらに対応した値はそれぞれ２．４Ｖ及び０．４Ｖである。
【０００６】
ＳＳＴＬとＬＶＴＴＬのインタフェース出力段（ＣＭＯＳ）の電源電圧は、図１１ではいずれも３．３Ｖになっているが、両出力段の駆動能力は互いに異なり、また、ＳＳＴＬ及びＬＶＴＴＬのインタフェース出力段に接続される不図示の入力回路に流れる電流はそれぞれ１６ｍＡ及び２ｍＡ程度であるので、前記電圧の上下限値が満たされる。
【０００７】
スイッチ回路１７Ａは、インバータ１７１、１７２、転送ゲート１７３及び１７４を備えている。Ｉ／Ｏデータバッファ回路１８Ａは、インバータ１８１〜１８５、ナンドゲート１８６、ノアゲート１８７、ナンドゲート１８８、ノアゲート１８９及びトランジスタ１８ａ〜１８ｄを備えている。トランジスタ１８ａ及び１８ｃはｐＭＯＳＦＥＴであり、トランジスタ１８ｂ及び１８ｄはｎＭＯＳＦＥＴである。転送ゲート１７３及び１７４はいずれもｐＭＯＳトランジスタとｎＭＯＳトランジスタとを並列接続した構成である。
【０００８】
ＳＳＴＬインタフェースのときには、インタフェース判定信号Ｓ／Ｌが‘Ｈ’になる。この場合、ナンドゲート１８６及びノアゲート１８７がインバータとして機能し、トランジスタ１８ａと１８ｂとからなるＳＳＴＬインターフェース出力段が有効になる。他方、ナンドゲート１８８及びノアゲート１８９の出力がそれぞれ‘Ｈ’及び‘Ｌ’に固定されて、トランジスタ１８ｃ及び１８ｄがオフになり、トランジスタ１８ｃと１８ｄとからなるＬＶＴＴＬインタフェース出力段がハイインピーダンス状態になる。
【０００９】
内部クロックｉＣＬＫが‘Ｌ’のときには、転送ゲート１７３及び１７４がオフになっている。このとき、上記と同じくデータバス制御回路１６及びＩ／Ｏデータバッファ回路１８Ａにそれぞれ‘Ｌ’及び‘Ｈ’が保持されているとする。この場合、信号ＤＡＴ１及びＤＡＴ２が‘Ｈ’、インバータ１８１と１８２とからなるフリップフロップ回路ＦＦ１の出力が‘Ｈ’、インバータ１８３と１８４とからなるフリップフロップ回路ＦＦ２の出力が‘Ｈ’、トランジスタ１８ａがオン、トランジスタ１８ｂがオフ、データＤＱが‘Ｈ’になっている。
【００１０】
この状態から内部クロックｉＣＬＫが立ち上がると、転送ゲート１７３及び１７４がオンになり、フリップフロップ回路ＦＦ１及びＦＦ２の出力が反転して‘Ｌ’になり、トランジスタ１８ａがオフ、トランジスタ１８ｂがオンになって、データＤＱが‘Ｌ’に変化する。すなわち、外部クロックＣＬＫの立ち上がりからアクセスタイムｔａ経過後に出力データＤＱが変化する。
【００１１】
インタフェース判定信号Ｓ／Ｌが‘Ｌ’の場合には上記の場合と逆に、ＳＳＴＬインタフェース出力段がハイインピーダンス状態になり、ＬＶＴＬインタフェース出力段が有効になる。
アクセスタイムｔａは、図１３の出力ＤＱの波形ａ〜ｄのように、ＳＤＲＡＭの特性や電源電圧のばらつきにより異なり、一定ではない。これら波形ａ〜ｄを重ね合わせた図において、ＸＸＸＸの部分は、データとして使用できないデッドバンドである。クロックアクセスタイムｔＡＣはクロックの立ち上がりからデッドバンドの終わりまで（データが確定するまで）の時間であり、データ保持時間ｔＯＨはクロックの立ち上がりからデッドバンド開始までの時間である。デッドバンドはｔＡＣ−ｔＯＨとなり、デッドバンド０（ｔＡＣ＝ｔＯＨ）が理想的な場合である。外部クロックＣＬＫの周期をｔＣＬＫと表記すると、データ確定時間は、ｔＣＬＫ＋ｔＯＨ−ｔＡＣ＝ｔＣＬＫ−（デッドバンド）となる。例えば外部クロックＣＬＫが１００ＭＨｚの場合、クロック周期ｔＣＬＫは１０ｎｓであり、このときデッドバンドが３ｎｓとすると、データ確定時間は７ｎｓとなる。
【００１２】
外部クロックＣＬＫと位相が一定の関係にあるクロックＣＬＫＡに同期して、他の半導体装置の入力回路でデータＤＱを読み込む場合、セットアップタイムｔＳ及びホールドタイムｔＨが必要であり、ｔＳ＋ｔＨ＜（データ確定時間）でなければならない。通常の入力回路では、ｔＳ＋ｔＨ＝３ｎｓ程度であり、残り４ｎｓが余裕時間になる。しかし、データＤＱが複数の場合には端子間の出力タイミングにばらつきがあり、また、半導体装置が搭載されたボード上での信号遅延に差があり、しかもこれらが温度や電源電圧の変動により変化するので、余裕時間４ｎｓは非常に厳しい値である。外部クロックＣＬＫの周波数をさらに上げると、この余裕時間はさらに厳しくなる。
【００１３】
このような問題は、ＳＤＲＡＭに限らず、一般に、図１２に示すような半導体装置３０Ａの出力端に半導体装置３１を接続した場合に生ずる。半導体装置３０Ａ内の出力回路２３及び入力回路２４はそれぞれ図１０の第３段パイプ２３Ａ及びクロックバッファ回路２４Ａに対応している。
本願出願人は、先の出願（特願平８−３３９９８８）において、ＳＤＲＡＭの特性や電源電圧のばらつき等により生ずるデッドバンドを短縮できる構成を提案した。
【００１４】
【発明が解決しようとする課題】
しかし、この構成では補正できないデッドバンド発生原因が外に存在することが分かった。この原因を、図１４に従って説明する。
図１４（Ａ）〜（Ｄ）は、外部クロックＣＬＫの立ち上がり毎にデータＤＱが反転している場合を示しており、
図１４（Ａ）：データ出力がＳＳＴＬインタフェースでありかつ低周波の場合
図１４（Ｂ）：データ出力がＳＳＴＬインタフェースかつ高周波の場合
図１４（Ｃ）：データ出力がＬＶＴＴＬインタフェースかつ低周波の場合
図１４（Ｄ）：データ出力がＬＶＴＴＬインタフェースかつ高周波の場合
である。ここに高周波とは、前記補正できないデッドバンドが発生する程度に周波数が高いという意味であり、低周波とは、この発生がない程度に周波数が低いという意味である。
【００１５】
図１４（Ａ）〜（Ｄ）の場合の上記アクセスタイムｔａをそれぞれｔｓａ、ｔｓｂ、ｔｌａ及びｔｌｂとする。低振幅であるＳＳＴＬの場合には、高周波でもデータＤＱがフルスイングできるので、ｔｓａ＝ｔｓｂとなる。これに対しＬＶＴＴＬの場合には、高周波の場合にデータＤＱがフルスイングできなくなり、ｔｌｂ＜ｔｌａとなる。すなわち、ＬＶＴＴＬではアクセスタイムｔｌｂがアクセスタイムｔｌａに一致しないことにより、図１３に示すデッドバンドｔＡＣ−ｔＯＨが増加することになる。ＬＶＴＴＬインタフェースかつ高周波の場合であっても、データＤＱが低周波であるとき、例えばデータＤＱが‘Ｌ’、‘Ｌ’、‘Ｈ’、‘Ｈ’、‘Ｌ’、‘Ｌ’、・・・と変化する場合には、ｔｌａ＝ｔｌｂとなる。すなわち、高周波の場合には予測できないデータＤＱの周波数に応じてｔｌｂ＜ｔｌａとなったりｔｌｂ＝ｔｌａとなったりする。このため、ホールドタイムｔＨの余裕がｔｌａ−ｔｌｂだけ短くなる。
【００１６】
本発明の目的は、このような着眼点に鑑み、出力データがフルスイングできなくなる場合に減少するホールドタイムの余裕を増加させることが可能な半導体装置及びそのアクセスタイム調整方法を提供することにある。
【００１７】
本発明の一態様は、
外部クロックに応じて第１内部クロックを出力する入力回路と、
該第１内部クロックを遅延させ第２内部クロックとして出力する可変ディレイ回路と、
該第２内部クロックのタイミングで入力データを取込み、該外部クロックから所定のアクセスタイムにおいて、出力データとして外部に出力する出力回路と、
可変ダミー負荷回路を有し、該第２内部クロックのタイミングでダミーデータを取込み、該可変ダミー負荷回路で遅延させ、ダミークロックとして出力するダミー回路と、
該第１内部クロックと該ダミークロックとの位相差が所定値になるように、該可変ディレイ回路の遅延量を制御する位相比較・制御回路と、
を有する半導体装置のアクセスタイム調整方法であって、
該外部クロックの周波数を判定し、
該判定した周波数が高いほど該可変ダミー負荷回路の負荷が小さくなるように該負荷を調整する。
好ましくは、上記ダミー負荷回路の負荷の値Ｌ２を、上記外部クロックに対する上記出力データのアクセスタイムが該出力データの周波数によらない場合の負荷の値Ｌ１よりも、該出力データの周波数に応じて変化する該アクセスタイムの変化量最大値の略１／２に相当する負荷の値ΔＬだけ小さくなるように調整する
【００２０】
周波数増加により出力データがフルスイングできなくなるとホールドタイムの余裕が減少するが、上記一態様の構成によれば、外部クロックの周波数を判定し、この周波数が高いほど遅延ロックループ内の可変ダミー負荷回路の負荷が小さくなるように該負荷を調整するので、ホールドタイムの余裕が増加し、これにより半導体装置が搭載されたボードの不留り向上に寄与する。
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【００３２】
【発明の実施の形態】
以下、図面に基づいて本発明の実施形態を説明する。
［第１実施形態］
図１は、半導体装置３０の出力回路２３に関係した部分の概略構成を示す。
出力回路２３は、例えば図１１の第３段パイプ２３Ａのように構成されている。出力回路２３にはデータＤＡＴが供給され、データＤＡＴは、内部クロックｊＣＬＫに同期して出力回路２３に取り込まれ、データＤＱとして出力される。データＤＱの外部出力端子には、負荷３１ａが接続されている。負荷３１ａは、図１２の半導体装置３１の入力段の負荷と半導体装置間の配線負荷との和であり、インタフェースの種類により異なる。
【００３３】
入力回路２４は、例えば、静電保護回路と信号駆動能力を増幅するバッファ回路とを備えており、供給される外部クロックＣＬＫを増幅し、内部クロックｉＣＬＫとして出力する。内部クロックｉＣＬＫは、遅延時間が可変のディレイ回路３２を通って遅延され、内部クロックｊＣＬＫとして出力される。
入力回路２４及びディレイ回路３２での信号遅延をそれぞれδｔｉ及びδｔｘで表し、入力回路２４及びディレイ回路３２を除く外部クロックＣＬＫ入力端から出力回路２３のクロック入力端までの配線による信号遅延をδｔｗで表し、内部クロックｊＣＬＫが立ち上がってからデータＤＡＴがデータＤＱの外部端子まで又は負荷３１ａの略先端まで伝達するのに要する時間をδｔＤと表記する。図１２中のアクセスタイムｔａは、これらの時間の和になる。すなわち、
ｔａ＝δｔｉ＋δｔｗ＋δｔＤ＋δｔｘ
となる。δｔｘ＝０のときのアクセスタイムｔａは、ＳＤＲＡＭの特性や電源電圧のばらつきにより異なり、一定ではない。しかし、可変遅延時間δｔｘを適当に調整することにより、デッドバンドを０にすることは、原理的に可能である。図１中の上記構成要素以外は、この可変遅延時間δｔｘを適当に調整するためのものである。
【００３４】
半導体装置３０は、入力回路２４、出力回路２３及び負荷３１ａに対応してそれぞれ、ダミー入力回路３４、ダミー出力回路３３及びダミー負荷回路３１ｘを備えている。内部クロックｊＣＬＫは、出力回路２３の制御入力端に対応したダミー出力回路３３のそれにも供給される。ダミー出力回路３３のデータ入力端には、ダミーデータｄ＿ＤＡＴが供給される。ダミー出力回路３３の出力は、ダミー負荷回路３１ｘを介しダミー入力回路３４に供給される。ダミー入力回路３４の遅延時間Δｔｉは入力回路２４のそれδｔｉに一致するように設計されており、ダミー出力回路３３自体での遅延時間は出力回路２３自体での遅延時間に一致するように設計されている。ダミー入力回路３４及びダミー出力回路３３はそれぞれ、例えば入力回路２４及び出力回路２３と同一又は類似の回路で構成されている。ダミー出力回路３３とダミー負荷回路３１ｘとの合計の遅延時間ΔｔＤは、δｔＤに対応している。配線による信号遅延δｔｗに対応したダミー回路でのそれをΔｔｗと表記する。Δｔｗもδｔｗに一致するように設計されている。
【００３５】
ダミー負荷回路３１ｘの構成例を、図２に示す。
配線Ｗ１には、ｎＭＯＳトランジスタ３１０〜３１４のドレインが接続されている。ｎＭＯＳトランジスタ３１０〜３１４のソースとグランド線との間にはそれぞれ、キャパシタＣ０〜Ｃ４が接続されている。キャパシタＣ０〜Ｃ４は、例えばＭＯＳキャパシタである。ｎＭＯＳトランジスタ３１０〜３１４のオン／オフ状態により、ダミー負荷回路３１ｘの負荷が定められる。
【００３６】
図１において、ＳＳＴＬインタフェースの場合にはＶｒｅｆピンに、不図示のデータ入力回路の‘Ｌ’及び‘Ｈ’の判定に用いられる参照電位、例えば１．６５Ｖが印加され、ＬＶＴＴＬインタフェースの場合には、Ｖｒｅｆピンに例えば０Ｖ又は３．３Ｖが印加される。インタフェース判定回路３５は、Ｖｒｅｆピンにレファランス電位Ｖｒｅｆが印加されているかどうかにより、インタフェースの種類を判定する。インタフェース判定回路３５は、例えば、Ｖｒｅｆピンの電位が設定値以下であれば、ＳＳＴＬインタフェースであると判定してインタフェース判定信号Ｓ／Ｌを‘Ｈ’にし、そうでなければＬＶＴＴＬインタフェースであると判定してインタフェース判定信号Ｓ／Ｌを‘Ｌ’にする。インタフェース判定信号Ｓ／Ｌが出力回路２３に供給されて、出力回路２３の出力段インタフェースが選択される。また、インタフェース判定信号＊Ｓ／Ｌに応じて、負荷調整回路３６により、後述する例外を除き、ダミー負荷回路３１ｘの負荷による信号伝播遅延時間が標準的な負荷３１ａによるそれに等しくなるように、ダミー負荷回路３１ｘの負荷が調整される。
【００３７】
負荷調整回路３６の構成例を、図２に示す。
インバータ３６０の出力端は、ｎＭＯＳトランジスタ３１０のゲートに接続され、インバータ３６０の入力端は、アンドゲート３６１〜３６４の一方の入力端に接続されている。アンドゲート３６１〜３６４の出力端はそれぞれｎＭＯＳトランジスタ３１１〜３１４のゲートに接続されている。インバータ３６０の入力端にはインタフェース判定信号＊Ｓ／Ｌが供給され、アンドゲート３６１〜３６４の他方の入力端にはそれぞれダミー負荷調整データのビットＣＹ１〜ＣＹ４が供給される。ダミー負荷調整データは、図１の周波数判定回路３７の出力である周波数判定データＣＮを符号変換回路３６５で負荷調整用に変換したデータである。
【００３８】
インタフェース判定信号＊Ｓ／Ｌが‘Ｌ’の場合、すなわち出力回路２３の出力段がＳＳＴＬインタフェースの場合には、アンドゲート３６１〜３６４の出力が全てＬになり、ｎＭＯＳトランジスタ３１１〜３１４がオフになる。他方、ｎＭＯＳトランジスタ３１０がオンになって配線Ｗ１にキャパシタＣ０が導通される。このキャパシタＣ０は、この状態でのダミー負荷回路３１ｘによる遅延時間が標準的な負荷３１ａ（図１）による遅延時間に等しくなるように設計されている。
【００３９】
インタフェース判定信号＊Ｓ／Ｌが‘Ｈ’の場合、すなわち出力回路２３の出力段がＬＶＴＴＬインタフェースの場合には、ｎＭＯＳトランジスタ３１０がオフになり、アンドゲート３６１〜３６４が開かれる。外部クロックＣＬＫ毎に反転するデータＤＱがフルスイング可能な程度に外部クロックＣＬＫの周波数が低い場合（低周波の場合）には、ビットＣＹ１〜ＣＹ４がいずれも‘Ｈ’にされて、キャパシタＣ１〜Ｃ４が配線Ｗ１と導通される。この状態（ＬＶＴＴＬでの最大負荷状態）で、ダミー負荷回路３１ｘによる遅延時間が、ＬＶＴＴＬインタフェースの場合の標準的な負荷３１ａ（図１）による遅延時間に等しくなるように設計されている。
【００４０】
外部クロックＣＬＫ毎に反転するデータＤＱがフルスイングできない程度に外部クロックＣＬＫの周波数が高い場合（高周波の場合）の動作については、後述する。
周波数判定回路３７の構成例を、図３（Ａ）に示す。図３（Ｂ）は、図３（Ａ）中のリセットパルスＲＳＴ、モノパルスＰＬＳ及び外部クロックＣＬＫの波形ｅ〜ｈを示す。
【００４１】
周波数判定回路３７は、外部クロックＣＬＫの周波数を判定し、その結果を周波数判定信号ＣＮとして出力する。
上記リセットパルスＲＳＴによりモノマルチバイブレータ３７１がトリガされ、モノマルチバイブレータ３７１から所定パルス幅の１個のモノパルスＰＬＳが出力される。これによりアンドゲート３７２が開かれ、外部クロックＣＬＫがアンドゲート３７２を通ってカウンタ３７３で計数される。カウンタ３７３の計数値である周波数判定信号ＣＮは、リセットパルスＲＳＴにより初期化される。図３（Ｂ）に示す外部クロックＣＬＫの波形ｅ〜ｈ（周期Ｔ１〜Ｔ４）では、周波数判定信号ＣＮはそれぞれ５〜８になる。
【００４２】
図１において、入力回路２４及びダミー入力回路３４の出力ｉＣＬＫ及びｄ＿ｉＣＬＫは、位相比較回路３８に供給され、内部クロックｉＣＬＫに対するダミー内部クロックｄ＿ｉＣＬＫの位相の進み、一致及び遅れが検出される。図４（Ｂ）は、この位相関係を示している。この検出に応じて、ディレイ制御回路３９により、両位相の差が一定、例えば０になるように、ディレイ回路３２の遅延時間が制御される。
【００４３】
ディレイ回路３２と位相比較回路３８とディレイ制御回路３９とで、言わゆるＤＬＬ回路４０が構成されている。
図４（Ａ）は、ＤＬＬ回路４０の構成例を示す。ディレイ回路３２は、互いに同一構成のディレイ素子３２１〜３２５が縦続接続されている。ディレイ素子３２１は、例えばインバータを２個縦続接続したものである。ディレイ素子３２１〜３２５の入力端にはそれぞれ、アンドゲート３２ａ〜３２ｅの出力端が接続されている。アンドゲート３２ａ〜３２ｅの一方の入力端には内部クロックｉＣＬＫが供給される。アンドゲート３２ａ〜３２ｅの他方の入力端には、ディレイ制御回路３９の４ビットシフトレジスタ３９１の第１〜４ビットがそれぞれ接続されている。
【００４４】
例えばシフトレジスタ３９１に図示のように‘００１００’が保持されている場合、アンドゲート３２ａ〜３２ｅのうちアンドゲート３２ｃのみが開かれて、内部クロックｉＣＬＫがアンドゲート３２ｃ及びディレイ素子３２３〜３２５を通り、内部クロックｊＣＬＫとして出力される。
位相比較回路３８は、図４（Ｂ）に示す如く、内部クロックｉＣＬＫに対しダミー内部クロックｄ＿ｉＣＬＫの位相が遅れている場合、一致（略一致）している場合及び進んでいる場合にそれぞれ、例えば‘００’、‘０１’及び‘１１’を出力する。シフトレジスタ３９１は、電源オン時等のリセットにより、例えば‘１００００’に初期設定される。シフト制御回路３９２は、内部クロックｉＣＬＫに対しダミー内部クロックｄ＿ｉＣＬＫの位相が遅れている場合には、両位相が略一致するまでシフトレジスタ３９１を右シフトさせる。この際、シフトレジスタ３９１の第１ビット（図４において左端ビット）に‘０’がロードされる。シフト制御回路３９２は、この位相が進んでいる場合には、両位相が略一致するまでシフトレジスタ３９１を左シフトさせ、この際、シフトレジスタ３９１の第５ビット（図４において右端ビット）に‘０’がロードされる。
【００４５】
図５及び図６は、低周波での図１の回路の動作を示すタイムチャートであり、外部クロックＣＬＫの立ち上がりに応じてデータＤＱが変化する場合を示している。図５は上記位相が時間δｓだけ進んでいる場合を示し、図６は可変遅延時間δｔｘの調整により両位相が一致している場合を示している。
図１において、ディレイ回路３２の遅延時間調整は、例えば、リセットパルスＲＳＴの供給時（出力ＤＱが実際に使用されない期間）において行われ、その調整値が電源オフ又は次のリセットパルスＲＳＴの供給時まで固定される。この調整において、ダミーデータｄ＿ＤＡＴ及びデータＤＡＴは、例えば、共に外部クロックＣＬＫのｍパルス毎（ｍ≧１）に反転する。ダミーデータｄ＿ＤＡＴは、例えば、周期が外部クロックＣＬＫの周期のｍ倍のクロックでＴフリップフロップをトリガして作成される。或いは、ダミーデータｄ＿ＤＡＴを‘Ｌ’又は‘Ｈ’に固定しておき、内部クロックｊＣＬＫのｍパルス毎にダミー出力回路３３の出力ｄ＿ＤＱが反転するように、ダミー出力回路３３を構成しておく。 （Ａ）データＤＱがフルスイングする場合におけるディレイ回路３２の遅延時間調整動作
図５及び図６において、内部クロックｊＣＬＫが立ち上がってから時間δｔＤ経過後に、データＤＱが変化する。ダミー負荷回路３１ｘの出力がダミー入力回路３４に供給されるので、この変化からΔｔｉ経過後に、ダミー内部クロックｄ＿ｉＣＬＫが立ち上がる。ディレイ制御回路３９により、ダミー内部クロックｄ＿ｉＣＬＫと内部クロックｉＣＬＫの位相差が０に調整されていれば、図６のように内部クロックｉＣＬＫがダミー内部クロックｄ＿ｉＣＬＫと同時に立ち上がる。内部クロックｉＣＬＫに対しダミー内部クロックｄ＿ｉＣＬＫの位相が時間δｓだけ進んでいれば、図５のようにダミー内部クロックｄ＿ｉＣＬＫが立ち上がってからδｓ経過後に内部クロックｉＣＬＫが立ち上がる。
【００４６】
図５及び図６において、次のことが言える。
（ｉ）内部クロックｉＣＬＫの立ち上がりから時間δｔｉ前に、外部クロックＣＬＫが立ち上がっていたことになり、且つ、ダミーデータ出力ｄ＿ＤＱが変化したことになる。 （ｉｉ）ダミー出力回路３３の制御入力端で内部クロックｊＣＬＫが立ち上がった時点を基準にし、時間を逆にしてディレイ回路３２及び入力回路２４を遡ると、この基準時点から（δｔｗ＋δｔｘ＋δｔｉ）前に外部クロックＣＬＫが立ち上がっていたことになる。
【００４７】
（ｉｉｉ）ダミーデータ出力ｄ＿ＤＱが変化した時点からΔｔＤ前に内部クロックｊＣＬＫが立ち上がっていたことになる。
半導体装置３０の特性や電源電圧のばらつき等が存在しても、このような動作により、外部クロックＣＬＫに対するデータＤＱの位相が原理的に０になる。実際には、位相比較回路３８の位相一致判定誤差等により、この位相は０にはならないが、デッドバンドを短縮することができる。位相比較回路３８で検出された位相差が０以外の所定値、例えばπ／２になるように、ディレイ制御回路３９でディレイ回路３２の遅延を調整すれば、外部クロックＣＬＫに対するデータＤＱの位相を０以外の所定値に調整することができる。
【００４８】
（Ｂ）問題点
このように調整しても、ダミー負荷回路３１ｘのＬＶＴＴＬでの負荷が上述の最大負荷状態しか取り得ない場合には、次のような問題が生ずる。
すなわち、外部クロックＣＬＫが高周波である場合には、例えば図１４（Ｄ）のようにデータＤＱがフルスイングできなくなって、アクセスタイムｔｌｂが、フルスイングできる場合のアクセスタイムｔｌａよりも短くなる。外部クロックＣＬＫが高周波であっても、データＤＱがフルスイングできる程度に低周波であれば、アクセスタイムはｔｌａとなる。しかし、調整後の実際の使用時においては、データＤＱの周波数は予測できず急変するので、結果として、図１３のホールドタイムｔＨの余裕時間がｔｌｃ＝ｔｌａ−ｔｌｂだけ短くなることになる。ｔｌｃは外部クロックＣＬＫの周波数が高いほど大きくなる。 データＤＱ及びダミーデータｄ＿ＤＱがフルスイングできない状態で上記調整を行えば、この状態でのアクセスタイムがｔｌａになるが、調整後の実際の使用時においてデータＤＱの周波数がフルスイングできる程度になると、アクセスタイムがｔｌａ＋ｔｌｃになり、結果として、図１３のセットアップタイムｔＳの余裕時間がｔｌｃだけ短くなることになる。
【００４９】
ホールドタイムｔＨ及びセットアップタイムｔＳのいずれの余裕時間が無くなっても、データＤＱの読み取りエラーが生ずることになるので、一方のみの余裕時間が短縮されると、半導体装置が搭載されたボードの不留り低下が著しくなる原因となる。
（Ｃ）上記問題が解決される遅延時間調整動作
そこで、ダミー負荷回路３１ｘの負荷の値Ｌ２を、アクセスタイムｔａがデータＤＱの周波数によらない場合の負荷の値Ｌ１よりも、データＤＱの周波数に応じて変化するアクセスタイムｔａの変化量最大値の１／２に相当する負荷の値ΔＬだけ小さくし、すなわちＬ２＝Ｌ１−ΔＬとし、この状態でＤＤＬ回路４０を動作させてディレイ回路３２の遅延時間を調整する。調整においては、調整誤差をできるだけ小さくするために、データＤＱ及びダミーデータｄ＿ＤＱの周波数を、これらがフルスウィングする程度にする。例えば、外部クロックＣＬＫの４サイクル毎にデータＤＱ及びダミーデータｄ＿ＤＱを反転させる。
【００５０】
Ｌ２＝Ｌ１−ΔＬの関係を成立させるために、図２及び図３（Ｂ）において、例えば次のようにダミー負荷調整データが定められる。ＣＹ４がＭＳＢであるとする。
（１）ＣＮ≧８に対し、ＣＹ＝‘０００１’
（２）ＣＮ＝７に対し、ＣＹ＝‘００１１’
（３）ＣＮ＝６に対し、ＣＹ＝‘０１１１’
（４）ＣＮ＝５に対し、ＣＹ＝‘１１１１’
ダミー負荷回路３１ｘの負荷容量は、ＬＶＴＬＬインタフェースにおいて、（１）〜（４）の場合にそれぞれキャパシタＣ１、Ｃ１＋Ｃ２、Ｃ１＋Ｃ２＋Ｃ３、Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４となる。キャパシタＣ２〜Ｃ４は、上記関係が成立するように定められる。
【００５１】
図８（Ａ）及び（Ｂ）は、このような調整をＤＬＬ回路４０で自動的に行った後の、外部クロックＣＬＫ及びデータＤＱを示している。図８（Ａ）及び（Ｂ）は、位相比較回路３８で検出された位相差がπ／２になるように調整されている場合を示している。
図８（Ａ）は、データＤＱの周期が外部クロックＣＬＫの周期の２倍の場合に、すなわちデータＤＱが‘Ｈ’、‘Ｈ’、‘Ｌ’、‘Ｌ’、‘Ｈ’、・・・と変化する場合に、データＤＱがフルスイングする様子を示している。図８（Ｂ）は、データＤＱの周期が外部クロックＣＬＫの周期と同じ場合に、すなわちデータＤＱが‘Ｈ’、‘Ｌ’、‘Ｈ’、‘Ｌ’、・・・と変化する場合に、データＤＱがフルスイングできない様子を示している。 図７は、該調整完了時のタイムチャートを示している。
【００５２】
図７の場合でも、上記（ｉ）〜（ｉｉｉ）が言える。（ｉ）及び（ｉｉ）から、内部クロックｉＣＬＫ、ダミー内部クロックｄ＿ｉＣＬＫ及びダミーデータｄ＿ＤＱの位相関係は、図６の場合と同一である。
Ｌ２＝Ｌ１−ΔＬとしたことから、δｔＤ−ΔｔＤ＝ｔｌｃ／２が成立する。このことと、（ｉｉｉ）とから、内部クロックｊＣＬＫとデータＤＱの変化点とダミーデータｄ＿ＤＱの変化点との位相関係は、図７に示すように定まる。
【００５３】
δｔＤは、図６の場合と同一である。すなわち、ΔｔＤは、図６の場合よりもｔｌｃ／２だけ小さい。Δｔｉ＋δｔｘ＋Δｔｗ＋ΔｔＤは、図６及び図７において成立し、クロック周期に等しい。したがって、図７のδｔｘは図６の場合よりもｔｌｃ／２だけ増加することになる。これにより、図７に示す如く、内部クロックｊＣＬＫの立ち上がりが図６の場合よりもｔｌｃ／２だけ遅くなる。
【００５４】
データＤＱは、図８（Ａ）の場合には図７と同じく、δｔＤ−ΔｔＤ＝ｔｌｃ／２になり、アクセスタイムｔａがｔｌａ＋ｔｌｃ／２になる。データＤＱは、図８（Ｂ）の場合には、δｔＤが図６の場合よりもｔｌｃだけ減少するので、アクセスタイムｔａがｔｌａ−ｔｌｃ／２になる。
結果として、アクセスタイムｔａをｔｌｃ／２だけ調整しない場合よりも、図１３のホールドタイムｔＨの余裕時間がｔｌｃ／２だけ増加する。図１３のセットアップタイムｔＳの余裕時間が、補正しない場合よりもｔｌｃ／２だけ増加することになるが、両タイムｔＳ及びｔＨの余裕のバランスがとれるので、余裕時間が実質的に増加し、半導体装置が搭載されたボードの不留りが向上する。
【００５５】
また、実際にはＤＬＬ回路４０の調整誤差により、低周波の場合に調整してもデッドバンドが存在し、データＤＱについて正及び負の不規則なジッタが生ずる。他方、上記調整により、データ周波数の不規則な変化に応じて、データＤＱについて正及び負の不規則なジッタが生ずる。したがって、両ジッタが打ち消し合うこともある。これに対し、アクセスタイムｔａをｔｌｃ／２だけ調整しなかった場合には、データ周波数の不規則な変化に応じて、データＤＱについて負の大きな不規則なジッタが生ずる。結果として、調整した方がしない場合よりも、図１３のデッドバンドが短縮されることになる。
【００５６】
［第２実施形態］
上記（Ｃ）の調整において、データＤＱ及びダミーデータｄ＿ＤＱの周波数を、外部クロック毎に反転させる。
この場合、ダミー負荷回路３１ｘの負荷の値Ｌ２を、アクセスタイムｔａがデータＤＱの周波数によらない場合の負荷の値Ｌ１よりも、データＤＱの周波数に応じて変化するアクセスタイムｔａの変化量最大値の１／２に相当する負荷の値ΔＬだけ大きくし、すなわちＬ２＝Ｌ１＋ΔＬとし、この状態でＤＤＬ回路４０を動作させてディレイ回路３２の遅延時間を調整する。
【００５７】
この調整完了時の、図７に対応したタイムチャートを図９に示す。図９のδｔＤは図７のδｔＤよりもｔｌｃだけ短い。図９のδｔｘは図７のそれと同一になり、同じ調整結果が得られる。
また、周波数判定回路として、図４（Ａ）のシフトレジスタ３９１を用い、その並列出力を周波数判定データＣＮとする。これが可能であるのは、調整後のシフトレジスタ３９１の内容が、クロック周波数に応じた値となるからである。
【００５８】
この場合、例えば、負荷調整回路３６の出力値を固定して、ＤＬＬ回路４０による第１段階の調整を行い、シフトレジスタ３９１の内容が安定した後に、この固定を解除してＤＬＬ回路４０による第２段階の調整を行うようにしてもよい。
なお、本発明には外にも種々の変形例が含まれる。
例えば、ダミー回路はディレイの総和に意味があるので、ダミー出力回路３３、ダミー負荷回路３１ｘ及びダミー入力回路３４はこれらが縦続接続されていれば接続順は任意である。ダミー負荷回路３１ｘ中の負荷を分割し、分割されたものをダミー出力回路３３の前段やダミー入力回路３４の後段に接続してもよい。また、ダミー入力回路３４及びダミー出力回路３３を備えずに、これらの回路での遅延に応じた負荷を、ダミー負荷回路３１ｘに付け加えた構成であってもよい。
【００５９】
図２ではキャパシタの並列接続数を変えて容量を調整する場合を示したが、キャパシタの直列接続数を変えて同様に調整する構成であってもよいことは勿論である。また、上記説明では簡単化のために負荷が容量のみであるとしたが、図２において、実際にはトランジスタのオン抵抗があり、一般には負荷３１ａのインピーダーンスに対応してダミー負荷回路３１ｘのインピーダンスを調整してもよい。
【００６０】
本発明は、半導体装置３０に供給される外部クロックＣＬＫの周波数が固定の場合や出力インターフェイスが１つの場合にも適用でき、この場合にはインタフェース判定回路３５、周波数判定回路３７及び負荷調整回路３６は不要となる。
ＤＬＬ回路４０による調整は、半導体装置３０の出荷段階だけで行い、この段階でディレイ回路３２の遅延量をヒューズ切断等で固定するようにしてもよい。この場合、ダミー負荷回路３０ｘは調整時のみ用いられることになる。したがって、ＤＬＬ回路４０のうちディレイ制御回路３９及び位相比較回路３８は半導体装置３０の外部に配置されていてもよい。また、図２のダミー負荷回路３１ｘを、トランジスタ３１０及び３１１と、キャパシタＣ０及びＣ１とのみで構成し、上記高周波の場合に、上記アクセスタイムの差ｔｌｃを測定し、ＤＬＬ回路４０で調整したディレイ回路３２の遅延時間をｔｌｃ／２だけ短くするようにしてもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置の概略構成を示すブロック図である。
【図２】図１中のダミー負荷回路３１ｘ及び負荷調整回路３６の構成例を示す図である。
【図３】（Ａ）は図１中の周波数判定回路３７の構成例を示す図であり、（Ｂ）はこの回路の動作を示すタイムチャートである。
【図４】（Ａ）は図１中のＤＬＬ回路４０の概略構成例を示す図であり、（Ｂ）は位相比較回路の入力信号のタイムチャートである。
【図５】図１の回路での調整中の動作を示すタイムチャートである。
【図６】図１の回路での調整完了時の動作を示すタイムチャートである。
【図７】図１の回路での調整完了時の動作を示すタイムチャートである。
【図８】調整後のクロックＣＬＫとデータＤＱの波形図である。
【図９】本発明の第２実施形態における図７に対応したタイムチャートである。
【図１０】従来のシンクロナスＤＲＡＭの一部の概略構成図である。
【図１１】図１０中の第３段パイプの構成例を示す図である。
【図１２】本発明の対象を一般化した従来の半導体装置の回路図である
【図１３】図１０及び図１２の半導体装置の問題点を説明するためのタイムチャートである。
【図１４】（Ａ）〜（Ｄ）はクロックＣＬＫとデータＤＱの波形図であり、（Ａ）はＳＳＴＬインタフェースかつ低周波の場合、（Ｂ）はＳＳＴＬインタフェースかつ高周波の場合、（Ｃ）はＬＶＴＴＬインタフェースかつ低周波の場合、（Ｄ）はＬＶＴＴＬインタフェースかつ高周波の場合を示す。
【符号の説明】
２３ 出力回路
２４ 入力回路
３０、３０Ａ、３１ 半導体装置
３１ａ 負荷
３１ｘ ダミー負荷回路
３１０〜３１４ ｎＭＯＳトランジスタ
３２ ディレイ回路
３３ ダミー出力回路
３４ ダミー入力回路
３５ インタフェース判定回路
３６ 負荷調整回路
３６０ インバータ
３６１〜３６４ アンドゲート
３６５ 符号変換回路
３７ 周波数判定回路
３７１ モノマルチバイブレータ
３７２ アンドゲート
３７３ カウンタ
３８ 位相比較回路
３９ ディレイ制御回路
４０ ＤＬＬ回路
【発明の属する技術分野】
本発明は、半導体装置及びそのアクセスタイム調整方法に関する。
【０００２】
【従来の技術】
図１０は、従来のシンクロナスＤＲＡＭの一部の概略構成を示す。以下、一般に＊ＡはＡの２値を反転した信号であるとする。
ローアドレスをデコードした信号によりワード線ＷＬが活性化されてセルアレイ１０の１行が選択され、この１行から読み出されたデータがセンスアンプ１１で増幅される。例えばメモリセル１２から読み出されたデータによりビット線対ＢＬと＊ＢＬとの間に微小電位差が生じ、この電位差がセンスアンプ１１で増幅される。次に、コラムアドレスをデコードした信号によりコラム選択線ＣＬが活性化されてコラムスイッチ回路１３内のスイッチが選択的にオンになり、ビット線対ＢＬと＊ＢＬがそれぞれデータ線対ＤＢと＊ＤＢと導通される。データ線ＤＢ及び＊ＤＢ上のデータは、データバスアンプ１４で増幅され、スイッチ回路１５がオンにされるとデータバス制御回路１６に転送され、スイッチ回路１７ＡがオンにされるとＩ／Ｏデータバッファ回路１８Ａに転送され、データＤＱとして外部端子に取り出される。
【０００３】
セルアレイ１０の１行分のデータがセンスアンプ１１で増幅されているので、コラムスイッチ回路１３内のスイッチを選択的に順次切り換えることにより、連続してデータを読み出すことができる。この切り換えと、スイッチ回路１５及び１７Ａのオン／オフがクロックに同期して行われることにより、データ読み出しがパイプライン処理される。このパイプラインは３段であり、コラムスイッチ回路１３とデータバスアンプ１４とで第１段パイプ２１が構成され、スイッチ回路１５とデータバス制御回路１６とで第２段パイプ２２が構成され、スイッチ回路１７ＡとＩ／Ｏデータバッファ回路１８Ａとで第３段パイプ２３Ａが構成されている。パイプ２１、２２及び２３Ａは、クロックバッファ回路２４Ａからのクロックに同期して動作する。このクロックは、外部クロックＣＬＫの駆動能力をクロックバッファ回路２４Ａで増幅し且つ適当に遅延させたものである。クロックバッファ回路２４Ａにはクロックイネーブル信号ＣＫＥも供給され、クロックイネーブル信号ＣＫＥがアクティブのときのクロックＣＬＫが不図示の回路で用いられる。
【０００４】
データバス制御回路１６及びＩ／Ｏデータバッファ回路１８Ａはいずれもフリップフロップ回路を備えており、例えば、それぞれ‘Ｈ’及び‘Ｌ’が保持され、データＤＱが‘Ｌ’になっているとする。外部クロックＣＬＫがクロックバッファ回路２４Ａ内で増幅され、比較的長い配線を通り、内部クロックｉＣＬＫとしてスイッチ回路１７Ａの制御入力端に供給される。外部クロックＣＬＫが立ち上がった後、内部クロックｉＣＬＫが立ち上がって、スイッチ回路１７Ａがオンになり、データバス制御回路１６の出力‘Ｈ’がＩ／Ｏデータバッファ回路１８Ａ内のフリップフロップ回路に保持され、駆動能力がさらに増幅されて、データＤＱが‘Ｈ’になる。すなわち、外部クロックＣＬＫが立ち上がってから、アクセスタイムｔａ経過後にデータＤＱが変化する。
【０００５】
第３段パイプ２３Ａの構成例を、図１１に示す。この構成では、ＳＤＲＡＭの出力インタフェースとして、ＳＳＴＬとＬＶＴＴＬとの一方が選択可能になっている。
ＳＳＴＬ出力インタフェースの高レベル‘Ｈ’及び低レベル‘Ｌ’の下限及び上限はそれぞれＶｒｅｆ＋０．４及びＶｒｅｆ−０．４であり、ＬＶＴＴＬインタフェースのこれらに対応した値はそれぞれ２．４Ｖ及び０．４Ｖである。
【０００６】
ＳＳＴＬとＬＶＴＴＬのインタフェース出力段（ＣＭＯＳ）の電源電圧は、図１１ではいずれも３．３Ｖになっているが、両出力段の駆動能力は互いに異なり、また、ＳＳＴＬ及びＬＶＴＴＬのインタフェース出力段に接続される不図示の入力回路に流れる電流はそれぞれ１６ｍＡ及び２ｍＡ程度であるので、前記電圧の上下限値が満たされる。
【０００７】
スイッチ回路１７Ａは、インバータ１７１、１７２、転送ゲート１７３及び１７４を備えている。Ｉ／Ｏデータバッファ回路１８Ａは、インバータ１８１〜１８５、ナンドゲート１８６、ノアゲート１８７、ナンドゲート１８８、ノアゲート１８９及びトランジスタ１８ａ〜１８ｄを備えている。トランジスタ１８ａ及び１８ｃはｐＭＯＳＦＥＴであり、トランジスタ１８ｂ及び１８ｄはｎＭＯＳＦＥＴである。転送ゲート１７３及び１７４はいずれもｐＭＯＳトランジスタとｎＭＯＳトランジスタとを並列接続した構成である。
【０００８】
ＳＳＴＬインタフェースのときには、インタフェース判定信号Ｓ／Ｌが‘Ｈ’になる。この場合、ナンドゲート１８６及びノアゲート１８７がインバータとして機能し、トランジスタ１８ａと１８ｂとからなるＳＳＴＬインターフェース出力段が有効になる。他方、ナンドゲート１８８及びノアゲート１８９の出力がそれぞれ‘Ｈ’及び‘Ｌ’に固定されて、トランジスタ１８ｃ及び１８ｄがオフになり、トランジスタ１８ｃと１８ｄとからなるＬＶＴＴＬインタフェース出力段がハイインピーダンス状態になる。
【０００９】
内部クロックｉＣＬＫが‘Ｌ’のときには、転送ゲート１７３及び１７４がオフになっている。このとき、上記と同じくデータバス制御回路１６及びＩ／Ｏデータバッファ回路１８Ａにそれぞれ‘Ｌ’及び‘Ｈ’が保持されているとする。この場合、信号ＤＡＴ１及びＤＡＴ２が‘Ｈ’、インバータ１８１と１８２とからなるフリップフロップ回路ＦＦ１の出力が‘Ｈ’、インバータ１８３と１８４とからなるフリップフロップ回路ＦＦ２の出力が‘Ｈ’、トランジスタ１８ａがオン、トランジスタ１８ｂがオフ、データＤＱが‘Ｈ’になっている。
【００１０】
この状態から内部クロックｉＣＬＫが立ち上がると、転送ゲート１７３及び１７４がオンになり、フリップフロップ回路ＦＦ１及びＦＦ２の出力が反転して‘Ｌ’になり、トランジスタ１８ａがオフ、トランジスタ１８ｂがオンになって、データＤＱが‘Ｌ’に変化する。すなわち、外部クロックＣＬＫの立ち上がりからアクセスタイムｔａ経過後に出力データＤＱが変化する。
【００１１】
インタフェース判定信号Ｓ／Ｌが‘Ｌ’の場合には上記の場合と逆に、ＳＳＴＬインタフェース出力段がハイインピーダンス状態になり、ＬＶＴＬインタフェース出力段が有効になる。
アクセスタイムｔａは、図１３の出力ＤＱの波形ａ〜ｄのように、ＳＤＲＡＭの特性や電源電圧のばらつきにより異なり、一定ではない。これら波形ａ〜ｄを重ね合わせた図において、ＸＸＸＸの部分は、データとして使用できないデッドバンドである。クロックアクセスタイムｔＡＣはクロックの立ち上がりからデッドバンドの終わりまで（データが確定するまで）の時間であり、データ保持時間ｔＯＨはクロックの立ち上がりからデッドバンド開始までの時間である。デッドバンドはｔＡＣ−ｔＯＨとなり、デッドバンド０（ｔＡＣ＝ｔＯＨ）が理想的な場合である。外部クロックＣＬＫの周期をｔＣＬＫと表記すると、データ確定時間は、ｔＣＬＫ＋ｔＯＨ−ｔＡＣ＝ｔＣＬＫ−（デッドバンド）となる。例えば外部クロックＣＬＫが１００ＭＨｚの場合、クロック周期ｔＣＬＫは１０ｎｓであり、このときデッドバンドが３ｎｓとすると、データ確定時間は７ｎｓとなる。
【００１２】
外部クロックＣＬＫと位相が一定の関係にあるクロックＣＬＫＡに同期して、他の半導体装置の入力回路でデータＤＱを読み込む場合、セットアップタイムｔＳ及びホールドタイムｔＨが必要であり、ｔＳ＋ｔＨ＜（データ確定時間）でなければならない。通常の入力回路では、ｔＳ＋ｔＨ＝３ｎｓ程度であり、残り４ｎｓが余裕時間になる。しかし、データＤＱが複数の場合には端子間の出力タイミングにばらつきがあり、また、半導体装置が搭載されたボード上での信号遅延に差があり、しかもこれらが温度や電源電圧の変動により変化するので、余裕時間４ｎｓは非常に厳しい値である。外部クロックＣＬＫの周波数をさらに上げると、この余裕時間はさらに厳しくなる。
【００１３】
このような問題は、ＳＤＲＡＭに限らず、一般に、図１２に示すような半導体装置３０Ａの出力端に半導体装置３１を接続した場合に生ずる。半導体装置３０Ａ内の出力回路２３及び入力回路２４はそれぞれ図１０の第３段パイプ２３Ａ及びクロックバッファ回路２４Ａに対応している。
本願出願人は、先の出願（特願平８−３３９９８８）において、ＳＤＲＡＭの特性や電源電圧のばらつき等により生ずるデッドバンドを短縮できる構成を提案した。
【００１４】
【発明が解決しようとする課題】
しかし、この構成では補正できないデッドバンド発生原因が外に存在することが分かった。この原因を、図１４に従って説明する。
図１４（Ａ）〜（Ｄ）は、外部クロックＣＬＫの立ち上がり毎にデータＤＱが反転している場合を示しており、
図１４（Ａ）：データ出力がＳＳＴＬインタフェースでありかつ低周波の場合
図１４（Ｂ）：データ出力がＳＳＴＬインタフェースかつ高周波の場合
図１４（Ｃ）：データ出力がＬＶＴＴＬインタフェースかつ低周波の場合
図１４（Ｄ）：データ出力がＬＶＴＴＬインタフェースかつ高周波の場合
である。ここに高周波とは、前記補正できないデッドバンドが発生する程度に周波数が高いという意味であり、低周波とは、この発生がない程度に周波数が低いという意味である。
【００１５】
図１４（Ａ）〜（Ｄ）の場合の上記アクセスタイムｔａをそれぞれｔｓａ、ｔｓｂ、ｔｌａ及びｔｌｂとする。低振幅であるＳＳＴＬの場合には、高周波でもデータＤＱがフルスイングできるので、ｔｓａ＝ｔｓｂとなる。これに対しＬＶＴＴＬの場合には、高周波の場合にデータＤＱがフルスイングできなくなり、ｔｌｂ＜ｔｌａとなる。すなわち、ＬＶＴＴＬではアクセスタイムｔｌｂがアクセスタイムｔｌａに一致しないことにより、図１３に示すデッドバンドｔＡＣ−ｔＯＨが増加することになる。ＬＶＴＴＬインタフェースかつ高周波の場合であっても、データＤＱが低周波であるとき、例えばデータＤＱが‘Ｌ’、‘Ｌ’、‘Ｈ’、‘Ｈ’、‘Ｌ’、‘Ｌ’、・・・と変化する場合には、ｔｌａ＝ｔｌｂとなる。すなわち、高周波の場合には予測できないデータＤＱの周波数に応じてｔｌｂ＜ｔｌａとなったりｔｌｂ＝ｔｌａとなったりする。このため、ホールドタイムｔＨの余裕がｔｌａ−ｔｌｂだけ短くなる。
【００１６】
本発明の目的は、このような着眼点に鑑み、出力データがフルスイングできなくなる場合に減少するホールドタイムの余裕を増加させることが可能な半導体装置及びそのアクセスタイム調整方法を提供することにある。
【００１７】
本発明の一態様は、
外部クロックに応じて第１内部クロックを出力する入力回路と、
該第１内部クロックを遅延させ第２内部クロックとして出力する可変ディレイ回路と、
該第２内部クロックのタイミングで入力データを取込み、該外部クロックから所定のアクセスタイムにおいて、出力データとして外部に出力する出力回路と、
可変ダミー負荷回路を有し、該第２内部クロックのタイミングでダミーデータを取込み、該可変ダミー負荷回路で遅延させ、ダミークロックとして出力するダミー回路と、
該第１内部クロックと該ダミークロックとの位相差が所定値になるように、該可変ディレイ回路の遅延量を制御する位相比較・制御回路と、
を有する半導体装置のアクセスタイム調整方法であって、
該外部クロックの周波数を判定し、
該判定した周波数が高いほど該可変ダミー負荷回路の負荷が小さくなるように該負荷を調整する。
好ましくは、上記ダミー負荷回路の負荷の値Ｌ２を、上記外部クロックに対する上記出力データのアクセスタイムが該出力データの周波数によらない場合の負荷の値Ｌ１よりも、該出力データの周波数に応じて変化する該アクセスタイムの変化量最大値の略１／２に相当する負荷の値ΔＬだけ小さくなるように調整する
【００２０】
周波数増加により出力データがフルスイングできなくなるとホールドタイムの余裕が減少するが、上記一態様の構成によれば、外部クロックの周波数を判定し、この周波数が高いほど遅延ロックループ内の可変ダミー負荷回路の負荷が小さくなるように該負荷を調整するので、ホールドタイムの余裕が増加し、これにより半導体装置が搭載されたボードの不留り向上に寄与する。
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【００３２】
【発明の実施の形態】
以下、図面に基づいて本発明の実施形態を説明する。
［第１実施形態］
図１は、半導体装置３０の出力回路２３に関係した部分の概略構成を示す。
出力回路２３は、例えば図１１の第３段パイプ２３Ａのように構成されている。出力回路２３にはデータＤＡＴが供給され、データＤＡＴは、内部クロックｊＣＬＫに同期して出力回路２３に取り込まれ、データＤＱとして出力される。データＤＱの外部出力端子には、負荷３１ａが接続されている。負荷３１ａは、図１２の半導体装置３１の入力段の負荷と半導体装置間の配線負荷との和であり、インタフェースの種類により異なる。
【００３３】
入力回路２４は、例えば、静電保護回路と信号駆動能力を増幅するバッファ回路とを備えており、供給される外部クロックＣＬＫを増幅し、内部クロックｉＣＬＫとして出力する。内部クロックｉＣＬＫは、遅延時間が可変のディレイ回路３２を通って遅延され、内部クロックｊＣＬＫとして出力される。
入力回路２４及びディレイ回路３２での信号遅延をそれぞれδｔｉ及びδｔｘで表し、入力回路２４及びディレイ回路３２を除く外部クロックＣＬＫ入力端から出力回路２３のクロック入力端までの配線による信号遅延をδｔｗで表し、内部クロックｊＣＬＫが立ち上がってからデータＤＡＴがデータＤＱの外部端子まで又は負荷３１ａの略先端まで伝達するのに要する時間をδｔＤと表記する。図１２中のアクセスタイムｔａは、これらの時間の和になる。すなわち、
ｔａ＝δｔｉ＋δｔｗ＋δｔＤ＋δｔｘ
となる。δｔｘ＝０のときのアクセスタイムｔａは、ＳＤＲＡＭの特性や電源電圧のばらつきにより異なり、一定ではない。しかし、可変遅延時間δｔｘを適当に調整することにより、デッドバンドを０にすることは、原理的に可能である。図１中の上記構成要素以外は、この可変遅延時間δｔｘを適当に調整するためのものである。
【００３４】
半導体装置３０は、入力回路２４、出力回路２３及び負荷３１ａに対応してそれぞれ、ダミー入力回路３４、ダミー出力回路３３及びダミー負荷回路３１ｘを備えている。内部クロックｊＣＬＫは、出力回路２３の制御入力端に対応したダミー出力回路３３のそれにも供給される。ダミー出力回路３３のデータ入力端には、ダミーデータｄ＿ＤＡＴが供給される。ダミー出力回路３３の出力は、ダミー負荷回路３１ｘを介しダミー入力回路３４に供給される。ダミー入力回路３４の遅延時間Δｔｉは入力回路２４のそれδｔｉに一致するように設計されており、ダミー出力回路３３自体での遅延時間は出力回路２３自体での遅延時間に一致するように設計されている。ダミー入力回路３４及びダミー出力回路３３はそれぞれ、例えば入力回路２４及び出力回路２３と同一又は類似の回路で構成されている。ダミー出力回路３３とダミー負荷回路３１ｘとの合計の遅延時間ΔｔＤは、δｔＤに対応している。配線による信号遅延δｔｗに対応したダミー回路でのそれをΔｔｗと表記する。Δｔｗもδｔｗに一致するように設計されている。
【００３５】
ダミー負荷回路３１ｘの構成例を、図２に示す。
配線Ｗ１には、ｎＭＯＳトランジスタ３１０〜３１４のドレインが接続されている。ｎＭＯＳトランジスタ３１０〜３１４のソースとグランド線との間にはそれぞれ、キャパシタＣ０〜Ｃ４が接続されている。キャパシタＣ０〜Ｃ４は、例えばＭＯＳキャパシタである。ｎＭＯＳトランジスタ３１０〜３１４のオン／オフ状態により、ダミー負荷回路３１ｘの負荷が定められる。
【００３６】
図１において、ＳＳＴＬインタフェースの場合にはＶｒｅｆピンに、不図示のデータ入力回路の‘Ｌ’及び‘Ｈ’の判定に用いられる参照電位、例えば１．６５Ｖが印加され、ＬＶＴＴＬインタフェースの場合には、Ｖｒｅｆピンに例えば０Ｖ又は３．３Ｖが印加される。インタフェース判定回路３５は、Ｖｒｅｆピンにレファランス電位Ｖｒｅｆが印加されているかどうかにより、インタフェースの種類を判定する。インタフェース判定回路３５は、例えば、Ｖｒｅｆピンの電位が設定値以下であれば、ＳＳＴＬインタフェースであると判定してインタフェース判定信号Ｓ／Ｌを‘Ｈ’にし、そうでなければＬＶＴＴＬインタフェースであると判定してインタフェース判定信号Ｓ／Ｌを‘Ｌ’にする。インタフェース判定信号Ｓ／Ｌが出力回路２３に供給されて、出力回路２３の出力段インタフェースが選択される。また、インタフェース判定信号＊Ｓ／Ｌに応じて、負荷調整回路３６により、後述する例外を除き、ダミー負荷回路３１ｘの負荷による信号伝播遅延時間が標準的な負荷３１ａによるそれに等しくなるように、ダミー負荷回路３１ｘの負荷が調整される。
【００３７】
負荷調整回路３６の構成例を、図２に示す。
インバータ３６０の出力端は、ｎＭＯＳトランジスタ３１０のゲートに接続され、インバータ３６０の入力端は、アンドゲート３６１〜３６４の一方の入力端に接続されている。アンドゲート３６１〜３６４の出力端はそれぞれｎＭＯＳトランジスタ３１１〜３１４のゲートに接続されている。インバータ３６０の入力端にはインタフェース判定信号＊Ｓ／Ｌが供給され、アンドゲート３６１〜３６４の他方の入力端にはそれぞれダミー負荷調整データのビットＣＹ１〜ＣＹ４が供給される。ダミー負荷調整データは、図１の周波数判定回路３７の出力である周波数判定データＣＮを符号変換回路３６５で負荷調整用に変換したデータである。
【００３８】
インタフェース判定信号＊Ｓ／Ｌが‘Ｌ’の場合、すなわち出力回路２３の出力段がＳＳＴＬインタフェースの場合には、アンドゲート３６１〜３６４の出力が全てＬになり、ｎＭＯＳトランジスタ３１１〜３１４がオフになる。他方、ｎＭＯＳトランジスタ３１０がオンになって配線Ｗ１にキャパシタＣ０が導通される。このキャパシタＣ０は、この状態でのダミー負荷回路３１ｘによる遅延時間が標準的な負荷３１ａ（図１）による遅延時間に等しくなるように設計されている。
【００３９】
インタフェース判定信号＊Ｓ／Ｌが‘Ｈ’の場合、すなわち出力回路２３の出力段がＬＶＴＴＬインタフェースの場合には、ｎＭＯＳトランジスタ３１０がオフになり、アンドゲート３６１〜３６４が開かれる。外部クロックＣＬＫ毎に反転するデータＤＱがフルスイング可能な程度に外部クロックＣＬＫの周波数が低い場合（低周波の場合）には、ビットＣＹ１〜ＣＹ４がいずれも‘Ｈ’にされて、キャパシタＣ１〜Ｃ４が配線Ｗ１と導通される。この状態（ＬＶＴＴＬでの最大負荷状態）で、ダミー負荷回路３１ｘによる遅延時間が、ＬＶＴＴＬインタフェースの場合の標準的な負荷３１ａ（図１）による遅延時間に等しくなるように設計されている。
【００４０】
外部クロックＣＬＫ毎に反転するデータＤＱがフルスイングできない程度に外部クロックＣＬＫの周波数が高い場合（高周波の場合）の動作については、後述する。
周波数判定回路３７の構成例を、図３（Ａ）に示す。図３（Ｂ）は、図３（Ａ）中のリセットパルスＲＳＴ、モノパルスＰＬＳ及び外部クロックＣＬＫの波形ｅ〜ｈを示す。
【００４１】
周波数判定回路３７は、外部クロックＣＬＫの周波数を判定し、その結果を周波数判定信号ＣＮとして出力する。
上記リセットパルスＲＳＴによりモノマルチバイブレータ３７１がトリガされ、モノマルチバイブレータ３７１から所定パルス幅の１個のモノパルスＰＬＳが出力される。これによりアンドゲート３７２が開かれ、外部クロックＣＬＫがアンドゲート３７２を通ってカウンタ３７３で計数される。カウンタ３７３の計数値である周波数判定信号ＣＮは、リセットパルスＲＳＴにより初期化される。図３（Ｂ）に示す外部クロックＣＬＫの波形ｅ〜ｈ（周期Ｔ１〜Ｔ４）では、周波数判定信号ＣＮはそれぞれ５〜８になる。
【００４２】
図１において、入力回路２４及びダミー入力回路３４の出力ｉＣＬＫ及びｄ＿ｉＣＬＫは、位相比較回路３８に供給され、内部クロックｉＣＬＫに対するダミー内部クロックｄ＿ｉＣＬＫの位相の進み、一致及び遅れが検出される。図４（Ｂ）は、この位相関係を示している。この検出に応じて、ディレイ制御回路３９により、両位相の差が一定、例えば０になるように、ディレイ回路３２の遅延時間が制御される。
【００４３】
ディレイ回路３２と位相比較回路３８とディレイ制御回路３９とで、言わゆるＤＬＬ回路４０が構成されている。
図４（Ａ）は、ＤＬＬ回路４０の構成例を示す。ディレイ回路３２は、互いに同一構成のディレイ素子３２１〜３２５が縦続接続されている。ディレイ素子３２１は、例えばインバータを２個縦続接続したものである。ディレイ素子３２１〜３２５の入力端にはそれぞれ、アンドゲート３２ａ〜３２ｅの出力端が接続されている。アンドゲート３２ａ〜３２ｅの一方の入力端には内部クロックｉＣＬＫが供給される。アンドゲート３２ａ〜３２ｅの他方の入力端には、ディレイ制御回路３９の４ビットシフトレジスタ３９１の第１〜４ビットがそれぞれ接続されている。
【００４４】
例えばシフトレジスタ３９１に図示のように‘００１００’が保持されている場合、アンドゲート３２ａ〜３２ｅのうちアンドゲート３２ｃのみが開かれて、内部クロックｉＣＬＫがアンドゲート３２ｃ及びディレイ素子３２３〜３２５を通り、内部クロックｊＣＬＫとして出力される。
位相比較回路３８は、図４（Ｂ）に示す如く、内部クロックｉＣＬＫに対しダミー内部クロックｄ＿ｉＣＬＫの位相が遅れている場合、一致（略一致）している場合及び進んでいる場合にそれぞれ、例えば‘００’、‘０１’及び‘１１’を出力する。シフトレジスタ３９１は、電源オン時等のリセットにより、例えば‘１００００’に初期設定される。シフト制御回路３９２は、内部クロックｉＣＬＫに対しダミー内部クロックｄ＿ｉＣＬＫの位相が遅れている場合には、両位相が略一致するまでシフトレジスタ３９１を右シフトさせる。この際、シフトレジスタ３９１の第１ビット（図４において左端ビット）に‘０’がロードされる。シフト制御回路３９２は、この位相が進んでいる場合には、両位相が略一致するまでシフトレジスタ３９１を左シフトさせ、この際、シフトレジスタ３９１の第５ビット（図４において右端ビット）に‘０’がロードされる。
【００４５】
図５及び図６は、低周波での図１の回路の動作を示すタイムチャートであり、外部クロックＣＬＫの立ち上がりに応じてデータＤＱが変化する場合を示している。図５は上記位相が時間δｓだけ進んでいる場合を示し、図６は可変遅延時間δｔｘの調整により両位相が一致している場合を示している。
図１において、ディレイ回路３２の遅延時間調整は、例えば、リセットパルスＲＳＴの供給時（出力ＤＱが実際に使用されない期間）において行われ、その調整値が電源オフ又は次のリセットパルスＲＳＴの供給時まで固定される。この調整において、ダミーデータｄ＿ＤＡＴ及びデータＤＡＴは、例えば、共に外部クロックＣＬＫのｍパルス毎（ｍ≧１）に反転する。ダミーデータｄ＿ＤＡＴは、例えば、周期が外部クロックＣＬＫの周期のｍ倍のクロックでＴフリップフロップをトリガして作成される。或いは、ダミーデータｄ＿ＤＡＴを‘Ｌ’又は‘Ｈ’に固定しておき、内部クロックｊＣＬＫのｍパルス毎にダミー出力回路３３の出力ｄ＿ＤＱが反転するように、ダミー出力回路３３を構成しておく。 （Ａ）データＤＱがフルスイングする場合におけるディレイ回路３２の遅延時間調整動作
図５及び図６において、内部クロックｊＣＬＫが立ち上がってから時間δｔＤ経過後に、データＤＱが変化する。ダミー負荷回路３１ｘの出力がダミー入力回路３４に供給されるので、この変化からΔｔｉ経過後に、ダミー内部クロックｄ＿ｉＣＬＫが立ち上がる。ディレイ制御回路３９により、ダミー内部クロックｄ＿ｉＣＬＫと内部クロックｉＣＬＫの位相差が０に調整されていれば、図６のように内部クロックｉＣＬＫがダミー内部クロックｄ＿ｉＣＬＫと同時に立ち上がる。内部クロックｉＣＬＫに対しダミー内部クロックｄ＿ｉＣＬＫの位相が時間δｓだけ進んでいれば、図５のようにダミー内部クロックｄ＿ｉＣＬＫが立ち上がってからδｓ経過後に内部クロックｉＣＬＫが立ち上がる。
【００４６】
図５及び図６において、次のことが言える。
（ｉ）内部クロックｉＣＬＫの立ち上がりから時間δｔｉ前に、外部クロックＣＬＫが立ち上がっていたことになり、且つ、ダミーデータ出力ｄ＿ＤＱが変化したことになる。 （ｉｉ）ダミー出力回路３３の制御入力端で内部クロックｊＣＬＫが立ち上がった時点を基準にし、時間を逆にしてディレイ回路３２及び入力回路２４を遡ると、この基準時点から（δｔｗ＋δｔｘ＋δｔｉ）前に外部クロックＣＬＫが立ち上がっていたことになる。
【００４７】
（ｉｉｉ）ダミーデータ出力ｄ＿ＤＱが変化した時点からΔｔＤ前に内部クロックｊＣＬＫが立ち上がっていたことになる。
半導体装置３０の特性や電源電圧のばらつき等が存在しても、このような動作により、外部クロックＣＬＫに対するデータＤＱの位相が原理的に０になる。実際には、位相比較回路３８の位相一致判定誤差等により、この位相は０にはならないが、デッドバンドを短縮することができる。位相比較回路３８で検出された位相差が０以外の所定値、例えばπ／２になるように、ディレイ制御回路３９でディレイ回路３２の遅延を調整すれば、外部クロックＣＬＫに対するデータＤＱの位相を０以外の所定値に調整することができる。
【００４８】
（Ｂ）問題点
このように調整しても、ダミー負荷回路３１ｘのＬＶＴＴＬでの負荷が上述の最大負荷状態しか取り得ない場合には、次のような問題が生ずる。
すなわち、外部クロックＣＬＫが高周波である場合には、例えば図１４（Ｄ）のようにデータＤＱがフルスイングできなくなって、アクセスタイムｔｌｂが、フルスイングできる場合のアクセスタイムｔｌａよりも短くなる。外部クロックＣＬＫが高周波であっても、データＤＱがフルスイングできる程度に低周波であれば、アクセスタイムはｔｌａとなる。しかし、調整後の実際の使用時においては、データＤＱの周波数は予測できず急変するので、結果として、図１３のホールドタイムｔＨの余裕時間がｔｌｃ＝ｔｌａ−ｔｌｂだけ短くなることになる。ｔｌｃは外部クロックＣＬＫの周波数が高いほど大きくなる。 データＤＱ及びダミーデータｄ＿ＤＱがフルスイングできない状態で上記調整を行えば、この状態でのアクセスタイムがｔｌａになるが、調整後の実際の使用時においてデータＤＱの周波数がフルスイングできる程度になると、アクセスタイムがｔｌａ＋ｔｌｃになり、結果として、図１３のセットアップタイムｔＳの余裕時間がｔｌｃだけ短くなることになる。
【００４９】
ホールドタイムｔＨ及びセットアップタイムｔＳのいずれの余裕時間が無くなっても、データＤＱの読み取りエラーが生ずることになるので、一方のみの余裕時間が短縮されると、半導体装置が搭載されたボードの不留り低下が著しくなる原因となる。
（Ｃ）上記問題が解決される遅延時間調整動作
そこで、ダミー負荷回路３１ｘの負荷の値Ｌ２を、アクセスタイムｔａがデータＤＱの周波数によらない場合の負荷の値Ｌ１よりも、データＤＱの周波数に応じて変化するアクセスタイムｔａの変化量最大値の１／２に相当する負荷の値ΔＬだけ小さくし、すなわちＬ２＝Ｌ１−ΔＬとし、この状態でＤＤＬ回路４０を動作させてディレイ回路３２の遅延時間を調整する。調整においては、調整誤差をできるだけ小さくするために、データＤＱ及びダミーデータｄ＿ＤＱの周波数を、これらがフルスウィングする程度にする。例えば、外部クロックＣＬＫの４サイクル毎にデータＤＱ及びダミーデータｄ＿ＤＱを反転させる。
【００５０】
Ｌ２＝Ｌ１−ΔＬの関係を成立させるために、図２及び図３（Ｂ）において、例えば次のようにダミー負荷調整データが定められる。ＣＹ４がＭＳＢであるとする。
（１）ＣＮ≧８に対し、ＣＹ＝‘０００１’
（２）ＣＮ＝７に対し、ＣＹ＝‘００１１’
（３）ＣＮ＝６に対し、ＣＹ＝‘０１１１’
（４）ＣＮ＝５に対し、ＣＹ＝‘１１１１’
ダミー負荷回路３１ｘの負荷容量は、ＬＶＴＬＬインタフェースにおいて、（１）〜（４）の場合にそれぞれキャパシタＣ１、Ｃ１＋Ｃ２、Ｃ１＋Ｃ２＋Ｃ３、Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４となる。キャパシタＣ２〜Ｃ４は、上記関係が成立するように定められる。
【００５１】
図８（Ａ）及び（Ｂ）は、このような調整をＤＬＬ回路４０で自動的に行った後の、外部クロックＣＬＫ及びデータＤＱを示している。図８（Ａ）及び（Ｂ）は、位相比較回路３８で検出された位相差がπ／２になるように調整されている場合を示している。
図８（Ａ）は、データＤＱの周期が外部クロックＣＬＫの周期の２倍の場合に、すなわちデータＤＱが‘Ｈ’、‘Ｈ’、‘Ｌ’、‘Ｌ’、‘Ｈ’、・・・と変化する場合に、データＤＱがフルスイングする様子を示している。図８（Ｂ）は、データＤＱの周期が外部クロックＣＬＫの周期と同じ場合に、すなわちデータＤＱが‘Ｈ’、‘Ｌ’、‘Ｈ’、‘Ｌ’、・・・と変化する場合に、データＤＱがフルスイングできない様子を示している。 図７は、該調整完了時のタイムチャートを示している。
【００５２】
図７の場合でも、上記（ｉ）〜（ｉｉｉ）が言える。（ｉ）及び（ｉｉ）から、内部クロックｉＣＬＫ、ダミー内部クロックｄ＿ｉＣＬＫ及びダミーデータｄ＿ＤＱの位相関係は、図６の場合と同一である。
Ｌ２＝Ｌ１−ΔＬとしたことから、δｔＤ−ΔｔＤ＝ｔｌｃ／２が成立する。このことと、（ｉｉｉ）とから、内部クロックｊＣＬＫとデータＤＱの変化点とダミーデータｄ＿ＤＱの変化点との位相関係は、図７に示すように定まる。
【００５３】
δｔＤは、図６の場合と同一である。すなわち、ΔｔＤは、図６の場合よりもｔｌｃ／２だけ小さい。Δｔｉ＋δｔｘ＋Δｔｗ＋ΔｔＤは、図６及び図７において成立し、クロック周期に等しい。したがって、図７のδｔｘは図６の場合よりもｔｌｃ／２だけ増加することになる。これにより、図７に示す如く、内部クロックｊＣＬＫの立ち上がりが図６の場合よりもｔｌｃ／２だけ遅くなる。
【００５４】
データＤＱは、図８（Ａ）の場合には図７と同じく、δｔＤ−ΔｔＤ＝ｔｌｃ／２になり、アクセスタイムｔａがｔｌａ＋ｔｌｃ／２になる。データＤＱは、図８（Ｂ）の場合には、δｔＤが図６の場合よりもｔｌｃだけ減少するので、アクセスタイムｔａがｔｌａ−ｔｌｃ／２になる。
結果として、アクセスタイムｔａをｔｌｃ／２だけ調整しない場合よりも、図１３のホールドタイムｔＨの余裕時間がｔｌｃ／２だけ増加する。図１３のセットアップタイムｔＳの余裕時間が、補正しない場合よりもｔｌｃ／２だけ増加することになるが、両タイムｔＳ及びｔＨの余裕のバランスがとれるので、余裕時間が実質的に増加し、半導体装置が搭載されたボードの不留りが向上する。
【００５５】
また、実際にはＤＬＬ回路４０の調整誤差により、低周波の場合に調整してもデッドバンドが存在し、データＤＱについて正及び負の不規則なジッタが生ずる。他方、上記調整により、データ周波数の不規則な変化に応じて、データＤＱについて正及び負の不規則なジッタが生ずる。したがって、両ジッタが打ち消し合うこともある。これに対し、アクセスタイムｔａをｔｌｃ／２だけ調整しなかった場合には、データ周波数の不規則な変化に応じて、データＤＱについて負の大きな不規則なジッタが生ずる。結果として、調整した方がしない場合よりも、図１３のデッドバンドが短縮されることになる。
【００５６】
［第２実施形態］
上記（Ｃ）の調整において、データＤＱ及びダミーデータｄ＿ＤＱの周波数を、外部クロック毎に反転させる。
この場合、ダミー負荷回路３１ｘの負荷の値Ｌ２を、アクセスタイムｔａがデータＤＱの周波数によらない場合の負荷の値Ｌ１よりも、データＤＱの周波数に応じて変化するアクセスタイムｔａの変化量最大値の１／２に相当する負荷の値ΔＬだけ大きくし、すなわちＬ２＝Ｌ１＋ΔＬとし、この状態でＤＤＬ回路４０を動作させてディレイ回路３２の遅延時間を調整する。
【００５７】
この調整完了時の、図７に対応したタイムチャートを図９に示す。図９のδｔＤは図７のδｔＤよりもｔｌｃだけ短い。図９のδｔｘは図７のそれと同一になり、同じ調整結果が得られる。
また、周波数判定回路として、図４（Ａ）のシフトレジスタ３９１を用い、その並列出力を周波数判定データＣＮとする。これが可能であるのは、調整後のシフトレジスタ３９１の内容が、クロック周波数に応じた値となるからである。
【００５８】
この場合、例えば、負荷調整回路３６の出力値を固定して、ＤＬＬ回路４０による第１段階の調整を行い、シフトレジスタ３９１の内容が安定した後に、この固定を解除してＤＬＬ回路４０による第２段階の調整を行うようにしてもよい。
なお、本発明には外にも種々の変形例が含まれる。
例えば、ダミー回路はディレイの総和に意味があるので、ダミー出力回路３３、ダミー負荷回路３１ｘ及びダミー入力回路３４はこれらが縦続接続されていれば接続順は任意である。ダミー負荷回路３１ｘ中の負荷を分割し、分割されたものをダミー出力回路３３の前段やダミー入力回路３４の後段に接続してもよい。また、ダミー入力回路３４及びダミー出力回路３３を備えずに、これらの回路での遅延に応じた負荷を、ダミー負荷回路３１ｘに付け加えた構成であってもよい。
【００５９】
図２ではキャパシタの並列接続数を変えて容量を調整する場合を示したが、キャパシタの直列接続数を変えて同様に調整する構成であってもよいことは勿論である。また、上記説明では簡単化のために負荷が容量のみであるとしたが、図２において、実際にはトランジスタのオン抵抗があり、一般には負荷３１ａのインピーダーンスに対応してダミー負荷回路３１ｘのインピーダンスを調整してもよい。
【００６０】
本発明は、半導体装置３０に供給される外部クロックＣＬＫの周波数が固定の場合や出力インターフェイスが１つの場合にも適用でき、この場合にはインタフェース判定回路３５、周波数判定回路３７及び負荷調整回路３６は不要となる。
ＤＬＬ回路４０による調整は、半導体装置３０の出荷段階だけで行い、この段階でディレイ回路３２の遅延量をヒューズ切断等で固定するようにしてもよい。この場合、ダミー負荷回路３０ｘは調整時のみ用いられることになる。したがって、ＤＬＬ回路４０のうちディレイ制御回路３９及び位相比較回路３８は半導体装置３０の外部に配置されていてもよい。また、図２のダミー負荷回路３１ｘを、トランジスタ３１０及び３１１と、キャパシタＣ０及びＣ１とのみで構成し、上記高周波の場合に、上記アクセスタイムの差ｔｌｃを測定し、ＤＬＬ回路４０で調整したディレイ回路３２の遅延時間をｔｌｃ／２だけ短くするようにしてもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置の概略構成を示すブロック図である。
【図２】図１中のダミー負荷回路３１ｘ及び負荷調整回路３６の構成例を示す図である。
【図３】（Ａ）は図１中の周波数判定回路３７の構成例を示す図であり、（Ｂ）はこの回路の動作を示すタイムチャートである。
【図４】（Ａ）は図１中のＤＬＬ回路４０の概略構成例を示す図であり、（Ｂ）は位相比較回路の入力信号のタイムチャートである。
【図５】図１の回路での調整中の動作を示すタイムチャートである。
【図６】図１の回路での調整完了時の動作を示すタイムチャートである。
【図７】図１の回路での調整完了時の動作を示すタイムチャートである。
【図８】調整後のクロックＣＬＫとデータＤＱの波形図である。
【図９】本発明の第２実施形態における図７に対応したタイムチャートである。
【図１０】従来のシンクロナスＤＲＡＭの一部の概略構成図である。
【図１１】図１０中の第３段パイプの構成例を示す図である。
【図１２】本発明の対象を一般化した従来の半導体装置の回路図である
【図１３】図１０及び図１２の半導体装置の問題点を説明するためのタイムチャートである。
【図１４】（Ａ）〜（Ｄ）はクロックＣＬＫとデータＤＱの波形図であり、（Ａ）はＳＳＴＬインタフェースかつ低周波の場合、（Ｂ）はＳＳＴＬインタフェースかつ高周波の場合、（Ｃ）はＬＶＴＴＬインタフェースかつ低周波の場合、（Ｄ）はＬＶＴＴＬインタフェースかつ高周波の場合を示す。
【符号の説明】
２３ 出力回路
２４ 入力回路
３０、３０Ａ、３１ 半導体装置
３１ａ 負荷
３１ｘ ダミー負荷回路
３１０〜３１４ ｎＭＯＳトランジスタ
３２ ディレイ回路
３３ ダミー出力回路
３４ ダミー入力回路
３５ インタフェース判定回路
３６ 負荷調整回路
３６０ インバータ
３６１〜３６４ アンドゲート
３６５ 符号変換回路
３７ 周波数判定回路
３７１ モノマルチバイブレータ
３７２ アンドゲート
３７３ カウンタ
３８ 位相比較回路
３９ ディレイ制御回路
４０ ＤＬＬ回路
Claims (10)
- 外部クロックに応じて第１内部クロックを出力する入力回路と、
該第１内部クロックを遅延させ第２内部クロックとして出力する可変ディレイ回路と、
該第２内部クロックのタイミングで入力データを取込み、該外部クロックから所定のアクセスタイムにおいて、出力データとして外部に出力する出力回路と、
可変ダミー負荷回路を有し、該第２内部クロックのタイミングでダミーデータを取込み、該可変ダミー負荷回路で遅延させ、ダミークロックとして出力するダミー回路と、
該第１内部クロックと該ダミークロックとの位相差が所定値になるように、該可変ディレイ回路の遅延量を制御する位相比較・制御回路と、
を有する半導体装置のアクセスタイム調整方法であって、
（ａ）該外部クロックの周波数を判定し、
（ｂ）該判定した周波数が高いほど該可変ダミー負荷回路の負荷が小さくなるように該負荷を調整する、
ステップを有することを特徴とする該半導体装置のアクセスタイム調整方法。 - 上記ステップ（ｂ）では、上記ダミー負荷回路の負荷の値Ｌ２を、上記外部クロックに対する上記出力データのアクセスタイムが該出力データの周波数によらない場合の負荷の値Ｌ１よりも、該出力データの周波数に応じて変化する該アクセスタイムの変化量最大値の略１／２に相当する負荷の値ΔＬだけ小さくなるように調整することを特徴とする請求項１に記載の半導体装置のアクセスタイム調整方法。
- 外部クロックに応じて第１内部クロックを出力する入力回路と、
該第１内部クロックを遅延させ第２内部クロックとして出力する可変ディレイ回路と、
該第２内部クロックのタイミングで入力データを取込み、所定のアクセスタイムにおいて、出力データとして外部に出力する出力回路と、
可変ダミー負荷回路を有し、該第２内部クロックのタイミングでダミーデータを取込み、該可変ダミー負荷回路で遅延させ、ダミークロックとして出力するダミー回路と、
該第１内部クロックと該ダミークロックとの位相差が所定値になるように、該可変ディレイ回路の遅延量を制御する位相比較・制御回路と、
該外部クロックの周波数を判定する周波数判定回路と、
該判定した周波数が高いほど該可変ダミー負荷回路の負荷が小さくなるように該負荷を調整する負荷調整回路と、
を有することを特徴とする半導体装置。 - 上記可変ダミー負荷回路は、該外部クロックの周波数に対応した入力値に応じてその負荷の値を、上記外部クロックに対する上記出力データのアクセスタイムが該出力データの周波数によらない場合の負荷の値Ｌ１よりも、該出力データの周波数に応じて変化する該アクセスタイムの変化量最大値の略１／２に相当する負荷の値ΔＬだけ小さい値Ｌ２に調整自在であり、
該負荷調整回路は、該判定した周波数に応じた該入力値を該可変ダミー負荷回路に供給することにより該可変ダミー負荷回路の負荷の値をＬ２に調整することを特徴とする請求項３に記載の半導体装置。 - 上記周波数判定回路は、
モノマルチバイブレータと、
該モノマルチバイブレータの出力パルスがアクティブの間、クロックを計数するカウンタと、
を有することを特徴とする請求項３又は４記載の半導体装置。 - 上記周波数判定回路は、クロックを所定時間計数するカウンタを有し、
上記可変ダミー負荷回路は、
複数の部分負荷から構成されている該ダミー負荷回路における負荷と、
該部分負荷の各々を有効／無効にする複数のスイッチ素子と、
を有することを特徴とする請求項３又は４記載の半導体装置。 - 上記負荷調整回路は、
該上記カウンタの計数値を変換する符号変換回路と、
該符号変換回路の出力に応じて、上記複数のスイッチ素子を制御する論理回路と、
を有することを特徴とする請求項６記載の半導体装置。 - 論理レベルの判定に用いられる参照電位に応じて、上記出力回路が対応すべき出力インタフェースの種類を判定するインタフェース判定回路を、さらに備え、
上記出力回路は、該インタフェース判定回路からの判定信号に応じて、論理振幅を変更する回路を有し、
上記負荷調整回路は、該判定信号に応じて、上記可変ダミー負荷回路の負荷を、上記周波数の判定結果によらず一定値にし又は該周波数の判定結果に応じて調整する、
ことを特徴とする請求項３又は４記載の半導体装置。 - 上記ダミー回路は、
上記第２内部クロックタイミングで上記ダミーデータを取込み、信号を出力するまでの時間が、上記第２内部クロックで上記出力回路が入力データを取込み上記出力データを出力するまでの時間と略等しいダミー出力回路と、
信号遅延時間が、上記入力回路による信号遅延時間に略等しいダミー入力回路と、をさらに備え、
該ダミー出力回路、上記可変ダミー負荷回路、及び、該ダミー入力回路が縦続接続されていることを特徴とする請求項４乃至８のいずれか一つに記載された半導体装置。 - 上記位相比較・制御回路は、
上記第１内部クロックに対する上記ダミークロックの位相を検出する位相比較回路と、
該位相が所定値になるように上記可変ディレイ回路の該遅延量を制御する制御回路と、
を有することを特徴とする請求項４乃至９のいずれか一つに記載の半導体装置。
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