KR19980086579A - 반도체 장치 및 그 액세스 타임 조정 방법 - Google Patents

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Abstract

본 발명은 출력 데이타가 풀 스윙할 수 없게 되는 경우에 감소하는 홀드 타임의 여유를 증가시키는 것을 목적으로 한다.
DLL 회로(40)에 접속된 더미 회로에 포함되는 더미 부하 회로(31x)의 부하를 주파수 판정 회로(37) 및 인터페이스 판정 회로(35)의 판정 결과에 따라서, 부하 조정 회로(36)에 의해 조정한다. 즉, 더미 부하 회로(31x)의 부하 값을 외부 클록 CLK에 대한 출력 데이타 DQ의 액세스 타임이 출력 데이타 DQ의 주파수에 따르지 않는 경우의 부하 값보다도 출력 데이타 DQ의 주파수에 따라서 변화하는 액세스 타임의 변화량 최대치의 거의 1/2에 상당하는 부하의 값만큼 작게 한다.

Description

반도체 장치 및 그 액세스 타임 조정 방법
본 발명은 반도체 장치 및 그 액세스 타임 조정 방법에 관한 것이다.
도 10은 종래의 동기 DRAM의 일부의 개략 구성을 나타낸다. 이하, 일반적으로 *A는 A의 2치를 반전한 신호인 것으로 한다.
로우 어드레스를 디코드한 신호에 의해 워드선 WL이 활성화되어 셀 어레이(10)의 1행이 선택되고, 이 1행으로부터 독출된 데이타가 센스 증폭기(11)로 증폭된다. 예컨대 메모리 셀(12)로부터 독출된 데이타에 의해 비트선쌍 BL과 *BL사이에 미소 전위차가 생기고, 이 전위차가 센스 증폭기(11)로 증폭된다. 다음에, 컬럼 어드레스를 디코드한 신호에 의해 컬럼 선택선 CL이 활성화되어 컬럼 스위치 회로(13)내의 스위치가 선택적으로 온이 되고, 비트선쌍 BL과 *BL이 각각 데이타선쌍 DB와 *DB와 도통된다. 데이타선 DB와 *DB상의 데이타는 데이타 버스 증폭기(14)로 증폭되고, 스위치 회로(15)가 온이 되면 데이타 버스 제어 회로(16)에 전송되며, 스위치 회로(17A)가 온이 되면 I/O 데이타 버퍼 회로(18A)에 전송되고, 데이타 DQ로서 외부 단자로 취출된다.
셀 어레이(10)의 1행분의 데이타가 센스 증폭기(11)로 증폭되어 있으므로, 컬럼 스위치 회로(13)내의 스위치를 선택적으로 순차적으로 전환함으로써, 연속하여 데이타를 독출할 수 있다. 이 전환과 스위치 회로(15,17A)의 온/오프가 클록에 동기하여 행해짐으로써, 데이타 독출이 파이프 라인 처리된다. 이 파이프 라인은 3단으로, 컬럼 스위치 회로(13)와 데이타 버스 증폭기(14)로 제1단 파이프(21)가 구성되고, 스위치 회로(15)와 데이타 버스 제어 회로(16)로 제2단 파이프(22)가 구성되며, 스위치 회로(17A)와 I/O 데이타 버퍼 회로(18A)로 제3단 파이프(23A)가 구성되어 있다. 파이프(21,22,23A)는 클록 버퍼 회로(24A)로부터의 클록에 동기하여 동작한다. 이 클록은 외부 클록 CLK의 구동 능력을 클록 버퍼 회로(24A)에서 증폭하고 또한 적당히 지연시킨 것이다. 클록 버퍼 회로(24A)에는 클록 인에이블 신호 CKE도 공급되며, 클록 인에이블 신호 CKE가 액티브일 때의 클록 CLK가 도면에 도시하지 않은 회로에서 이용된다.
데이타 버스 제어 회로(16) 및 I/O 데이타 버퍼 회로(18A)는 모두 플립플롭 회로를 구비하고 있고, 예컨대, 각각 'H' 및 'L'이 유지되며, 데이타 DQ가 'L'로 되어 있는 것으로 한다. 외부 클록 CLK가 클록 버퍼 회로(24A)내에서 증폭되고, 비교적 긴 배선을 통하여 내부 클록 iCLK로서 스위치 회로(17A)의 제어 입력단에 공급된다. 외부 클록 CLK가 상승한 후, 내부 클록 iCLK가 상승하여, 스위치 회로(17A)가 온이 되고, 데이타 버스 제어 회로(16)의 출력 'H'가 I/O 데이타 버퍼 회로(18A)내의 플립플롭 회로에 유지되며, 구동 능력이 더욱 증폭되어 데이타 DQ가 'H'가 된다. 즉, 외부 클록 CLK가 상승되고 나서, 액세스 타임 ta 경과후에 데이타 DQ가 변화한다.
제3단 파이프(23A)의 구성예를 도 11에 나타낸다. 이 구성에서는 SDRAM의 출력 인터페이스로서, SSTL과 LVTTL 중 한쪽을 선택할 수 있게 되어 있다.
SSTL 출력 인터페이스의 고레벨 'H' 및 저레벨 'L'의 하한 및 상한은 각각 Vref＋0.4 및 Vref－0.4이고, LVTTL 인터페이스의 이들에 대응한 값은 각각 2.4V 및 0.4V이다.
SSTL과 LVTTL의 인터페이스 출력단(CMOS)의 전원 전압은 도 11에서는 모두 3.3V로 되어 있지만, 양 출력단의 구동 능력은 서로 다르며, 또한, SSTL 및 LVTTL의 인터페이스 출력단에 접속되는 도면에 도시하지 않은 입력 회로에 흐르는 전류는 각각 16mA 및 2mA 정도이므로, 상기 전압의 상·하한치가 충족된다.
스위치 회로(17A)는 인버터(171,172), 전송 게이트(173,174)를 구비하고 있다. I/O 데이타 버퍼 회로(18A)는 인버터(181∼185), NAND 게이트(186), NOR 게이트(187), NAND 게이트(188), NOR 게이트(189) 및 트랜지스터(18a∼18d)를 구비하고 있다. 트랜지스터(18a,18c)는 pMOSFET이고, 트랜지스터(18b,18d)는 nMOSFET이다. 전송 게이트(173,174)는 모두 pMOS 트랜지스터와 nMOS 트랜지스터를 병렬 접속한 구성이다.
SSTL 인터페이스일 때에는 인터페이스 판정 신호 S/L이 'H'가 된다. 이 경우, NAND 게이트(186) 및 NOR 게이트(187)가 인버터로서 기능하고, 트랜지스터(18a,18b)로 이루어지는 SSTL 인터페이스 출력단이 유효하게 된다. 한편, NAND 게이트(188) 및 NOR 게이트(189)의 출력이 각각 'H' 및 'L'로 고정되어 트랜지스터(18C,18d)가 오프가 되고, 트랜지스터(18c,18d)로 이루어지는 LVTTL 인터페이스 출력단이 하이 임피던스 상태가 된다.
내부 클록 iCLK가 'L'일 때에는 전송 게이트(173,174)가 오프로 되어 있다. 이 때, 상기와 같이 데이타 버스 제어 회로(16) 및 I/O 데이타 버퍼 회로(18A)에 각각 'L' 및 'H'가 유지되어 있는 것으로 한다. 이 경우, 신호 DAT1 및 DAT2가 'H', 인버터(181,182)로 이루어지는 플립플롭 회로(FF1)의 출력이 'H', 인버터(183,184)로 이루어지는 플립플롭 회로(FF2)의 출력이 'H', 트랜지스터(18a)가 온, 트랜지스터(18b)가 오프, 데이타 DQ가 'H'로 되어 있다.
이 상태로부터 내부 클록 iCLK가 상승하면, 전송 게이트(173,174)가 온이 되고, 플립플롭 회로(FF1,FF2)의 출력이 반전하여 'L'이 되며, 트랜지스터(18a)가 오프, 트랜지스터(18b)가 온으로 되어 데이타 DQ가 'L'로 변화한다. 즉, 외부 클록 CLK의 상승으로부터 액세스 타임 ta 경과후에 출력 데이타 DQ가 변화한다.
인터페이스 판정 신호 S/L이 'L'인 경우에는 상기의 경우와 반대로, SSTL 인터페이스 출력단이 하이 임피던스 상태가 되고, LVTL 인터페이스 출력단이 유효하게 된다.
액세스 타임 ta는 도 13의 출력 DQ의 파형 a∼d와 같이, SDRAM의 특성이나 전원 전압의 격차에 따라 다르며, 일정하지 않다. 이들 파형 a∼d를 겹치게 한 도면에 있어서, XXXX의 부분은 데이타로서 사용할 수 없는 데드 밴드이다. 액세스 타임 tAC는 클록의 상승으로부터 데드 밴드의 끝까지(데이타가 확정될 때까지)의 시간이고, 데이타 유지 시간 tOH는 클록의 상승으로부터 데드 밴드 개시까지의 시간이다. 데드 밴드는 tACt－OH가 되고, 데드 밴드 0(tAC＝tOH)이 이상적인 경우이다. 외부 클록 CLK의 주기를 tCLK로 표기하면, 데이타 확정 시간은 tCLK＋tOH－tAC＝tCLK－(데드 밴드)가 된다. 예컨대 외부 클록 CLK가 100MHz인 경우, 클록 주기 tCLK는 10ns이며, 이 때 데드 밴드를 3ns로 하면, 데이타 확정 시간은 7ns가 된다.
외부 클록 CLK와 위상이 일정한 관계에 있는 클록 CLKA에 동기하여, 다른 반도체 장치의 입력 회로에서 데이타 DQ를 판독하는 경우, 셋업 타임 tS 및 홀드 타임 tH가 필요하고, tS＋tH＜(데이타 확정 시간)이 아니면 안된다. 통상의 입력 회로에서는 tS＋tH＝3ns 정도이고, 나머지 4ns가 여유 시간이 된다. 그러나, 데이타 DQ가 복수인 경우에는 단자사이의 출력 타이밍에 격차가 있고, 또한, 반도체 장치가 탑재된 보드상에서의 신호 지연에 차가 있고, 더구나 이들이 온도나 전원 전압의 변동에 따라 변화하기 때문에, 여유 시간 4ns는 매우 엄격한 값이다. 외부 클록 CLK의 주파수를 더욱 올리면, 이 여유 시간은 더욱 엄격해진다.
이러한 문제는 SDRAM에 한정되지 않고, 일반적으로, 도 12에 도시된 바와 같은 반도체 장치(30A)의 출력단에 반도체 장치(31)를 접속한 경우에 생긴다. 반도체 장치(30A)내의 출력 회로(23) 및 입력 회로(24)는 각각 도 10의 제3단 파이프(23A) 및 클록 버퍼 회로(24A)에 대응하고 있다.
본원 출원인은 이전의 출원(특허 출원 평성 8339988호)에 있어서, SDRAM의 특성이나 전원 전압의 격차 등에 의해 생기는 데드 밴드를 단축할 수 있는 구성을 제안하였다.
그러나, 이 구성에서는 보정할 수 없는 데드 밴드 발생 원인이 외부에 존재하는 것을 알 수 있다. 이 원인을 도 14에 따라서 설명한다.
도 14의 (a)∼(d)는 외부 클록 CLK의 상승마다 데이타 DQ가 반전하고 있는 경우를 나타내고 있고,
도 14의 (a): 데이타 출력이 SSTL 인터페이스이고 또한 저주파인 경우
도 14의 (b): 데이타 출력이 SSTL 인터페이스 또한 고주파인 경우
도 14의 (c): 데이타 출력이 LVTTL 인터페이스 또한 저주파인 경우
도 14의 (d): 데이타 출력이 LVTTL 인터페이스 또한 고주파인 경우이다. 이 경우 고주파란, 상기 보정할 수 없는 데드 밴드가 발생할 정도로 주파수가 높다는 의미이고, 저주파란, 이와 같은 발생이 없을 정도로 주파수가 낮다는 의미이다.
도 14의 (a)∼(d)의 경우, 상기 액세스 타임 ta를 각각 tsa, tsb, tla 및 tlb로 한다. 저진폭인 SSTL의 경우에는 고주파에서도 데이타 DQ가 풀 스윙할 수 있기 때문에, tsa＝tsb가 된다. 이것에 대하여 LVTTL의 경우에는, 고주파의 경우에 데이타 DQ가 풀 스윙할 수 없게 되고, tlbtla가 된다. 즉, LVTTL에서는 액세스 타임 tlb가 액세스 타임 tla에 일치하지 않음으로써, 도 13에 도시된 데드 밴드 tAC－tOH가 증가하게 된다. LVTTL 인터페이스 또한 CLK가 고주파인 경우라도 데이타 DQ가 저주파일 때, 예컨대 데이타 DQ가 CLK에 따라 'L', 'L', 'H', 'H', 'L', 'L',···로 변화하는 경우에는 tla＝tlb가 된다. 즉, 클록 CLK가 고주파인 경우에는 예측할 수 없는 데이타 DQ의 주파수에 따라서 tlb＜tla가 되거나 tlb＝tla가 된다. 이 때문에, 홀드 타임 tH의 여유가 t1a－tlb 만큼 짧아진다.
본 발명의 목적은 이러한 착안점을 감안하여, 출력 데이타가 풀 스윙할 수 없게 되는 경우에 감소하는 홀드 타임의 여유를 증가시킬 수 있는 반도체 장치 및 그 액세스 타임 조정 방법을 제공하는 것에 있다.
도 1은 본 발명의 제1 실시 형태에 관한 반도체 장치의 개략 구성을 나타내는 블록도.
도 2는 도 1중의 더미 부하 회로(31x) 및 부하 조정 회로(36)의 구성예를 나타내는 도면.
도 3의 (a)는 도 1중의 주파수 판정 회로(37)의 구성예를 나타내는 도면이고, (b)는 이 회로의 동작을 나타내는 타임 차트.
도 4의 (a)는 도 1중의 DLL 회로(40)의 개략 구성예를 나타내는 도면이고, (b)는 위상 비교 회로의 입력 신호의 타임 차트.
도 5는 도 1의 회로에서의 조정중의 동작을 나타내는 타임 차트.
도 6은 도 1의 회로에서의 조정 완료시의 동작을 나타내는 타임 차트.
도 7은 도 1의 회로에서의 조정 완료시의 동작을 나타내는 타임 차트.
도 8은 조정후의 클록 CLK와 데이타 DQ의 파형도.
도 9는 본 발명의 제2 실시 형태에 있어서의 도 7에 대응한 타임 차트.
도 10은 종래의 동기 DRAM의 일부의 개략 구성도.
도 11은 도 10중의 제3단 파이프의 구성예를 나타내는 도면.
도 12는 본 발명의 대상을 일반화한 종래의 반도체 장치의 회로도.
도 13은 도 10 및 도 12의 반도체 장치의 문제점을 설명하기 위한 타임 차트.
도 14의 (a)∼(d)는 클록 CLK와 데이타 DQ의 파형도로서, (a)는 SSTL 인터페이스 또한 저주파의 경우, (b)는 SSTL 인터페이스 또한 고주파의 경우, (c)는 LVTTL 인터페이스 또한 저주파의 경우, (d)는 LVTTL 인터페이스 또한 고주파의 경우를 나타낸다.
* 도면의 주요부분에 대한 부호의 설명
23 : 출력 회로
24 : 입력 회로
30, 30A, 31 : 반도체 장치
31a : 부하
31x : 더미 부하 회로
310∼314 : nMOS 트랜지스터
32 : 지연 회로
33 : 더미 출력 회로
34: 더미 입력 회로
35 : 인터페이스 판정 회로
36 : 부하 조정 회로
360 : 인버터
361∼364, 372 : AND 게이트
365 : 부호 변환 회로
37 : 주파수 판정 회로
371 : 모노 멀티 바이브레이터
373 : 카운터
38 : 위상 비교 회로
청구범위 제1항의 반도체 장치의 액세스 타임 조정 방법에서는, 외부 클록에 따라서 제1 내부 클록을 출력하는 입력 회로와, 상기 제1 내부 클록을 지연시켜 제2 내부 클록으로서 출력하는 지연 회로와, 상기 제2 내부 클록의 타이밍으로 입력 데이타를 취입하여 출력 데이타로서 외부로 출력하는 출력 회로를 갖는 반도체 장치에 있어서, 상기 제2 내부 클록을 적어도 더미 부하 회로에서 지연시켜 더미 클록으로서 출력하는 더미 회로와, 상기 제1 내부 클록과 상기 더미 클록의 위상차가 소정치가 되도록 상기 지연 회로에서의 지연량을 제어하는 위상 비교·제어 회로를 이용하여, 상기 더미 부하 회로의 부하 값 L2를 상기 외부 클록에 대한 상기 출력 데이타의 액세스 타임이 상기 출력 데이타의 주파수에 따르지 않는 경우의 부하 값 L1보다도 상기 출력 데이타의 주파수에 따라서 변화하는 상기 액세스 타임의 변화량 최대치의 거의 1/2에 상당하는 부하의 값 ΔL 만큼 작게 하고, 이 상태에서 상기 위상 비교·제어 회로의 동작을 유효하게 하여 상기 지연 회로의 지연량을 정한다.
다음 4개의 경우를 생각한다.
(1) 액세스 타임이 출력 데이타 주파수에 상관없이 또한 더미 부하의 값을 L1보다도 ΔL 만큼 작게 하지 않은 경우
(2) 액세스 타임이 출력 데이타 주파수에 따라 다르고 또한 더미 부하의 값을 L1보다도 ΔL 만큼 작게 하지 않은 경우
(3) 액세스 타임이 출력 데이타 주파수에 상관없이 또한 더미 부하의 값을 L1보다도 ΔL 만큼 작게 한 경우
(4) 액세스 타임이 출력 데이타 주파수에 따라 다르고 또한 더미 부하의 값을 L1보다도 ΔL 만큼 작게 한 경우
(1) 및 (2)는 더미 부하의 값을 ΔL 만큼 보정하지 않은 경우이고, (3) 및 (4)는 청구범위 제1항의 발명에 의해 더미 부하의 값을 ΔL 만큼 보정한 경우이다.
위상 비교·제어 회로의 동작을 유효하게 하여 지연 회로의 지연량을 조정하고, (1)의 경우의 액세스 타임을 tla로 하면, 이상적인 경우, (2)일 때의 액세스 타임은 tla－tlc가 되며, (3)일 때의 액세스 타임은 tla＋tlc/2가 되고, (4)일 때의 액세스 타임은 tla－tlc/2가 된다.
즉, 청구범위 제1항의 발명에 따르면, 보정하지 않은 경우보다도 도 13의 홀드 타임 tH의 여유 시간이 tlc/2 만큼 증가한다. 도 13의 셋업 타임 tS의 여유 시간이 보정하지 않은 경우보다도 tlc/2 만큼 증가하게 되지만, 양 타임 tS 및 tH의 여유의 밸런스가 잡히기 때문에, 보정하지 않은 경우보다도 여유 시간이 실질적으로 증가하게 된다는 효과를 발휘하고, 반도체 장치가 탑재된 보드의 수율 향상에 기여한다.
또한, 실제로는 위상 비교·제어의 오차에 의해 (1) 또는 (3)의 경우에도 데드 밴드가 존재하며, 출력 데이타에 대해서 정(＋) 및 부(－)가 불규칙한 지터가 생긴다. 한편, 상기 조정에 의해, (3) 또는 (4)의 경우의 액세스 타임이 ta＋tlc/2 또는 ta＝tlc/2가 되므로, 데이타 주파수의 불규칙한 변화에 따라서 출력 데이타에 대해 정 및 부의 불규칙한 지터가 생긴다. 따라서, 양 지터가 서로 부정하는 경우도 있다. 이것에 대하여, 상기 보정을 하지 않았을 경우에는 (1) 또는 (2)의 경우의 액세스 타임이 ta 또는 ta-tlc가 되므로, 데이타 주파수의 불규칙한 변화에 따라서 출력 데이타에 대해 커다란 부의 불규칙한 지터가 생긴다. 결과적으로, 보정한 쪽이 보정하지 않은 경우보다도 도 13의 데드 밴드가 단축되게 된다는 효과를 발휘한다.
청구범위 제2항의 반도체 장치의 액세스 타임 조정 방법에서는, 외부 클록에 따라서 제1 내부 클록을 출력하는 입력 회로와, 상기 제1 내부 클록을 지연시켜 제2 내부 클록으로서 출력하는 지연 회로와, 상기 제2 내부 클록의 타이밍으로 입력 데이타를 취입하여 출력 데이타로서 외부로 출력하는 출력 회로를 갖는 반도체 장치에 있어서, 상기 제2 내부 클록을 지연시켜 더미 클록으로서 출력하는 더미 회로와, 상기 제1 내부 클록과 상기 더미 클록의 위상차가 소정치가 되도록 상기 지연 회로에서의 지연량을 제어하는 위상 비교·제어 회로를 이용하여, 상기 위상 비교·제어 회로의 동작을 유효하게 하여 상기 지연 회로의 지연량을 제1 값으로 구하고, 상기 출력 데이타의 주파수에 따라서 변화하는 상기 액세스 타임의 변화량 최대치를 구하여, 상기 지연 회로의 지연량을 제1 값보다 상기 변화량 최대치의 거의 1/2 만큼 어긋나게 한 값으로서 정한다.
어긋나게 하는 방향은 상기 외부 클록에 대한 상기 출력 데이타의 액세스 타임이 상기 출력 데이타의 주파수에 따르지 않은 상태로 상기 제1 값을 구한 경우에는 정방향이고, 그렇지 않은 경우에는 부방향이다.
청구범위 제3항의 반도체 장치에서는, 외부 클록에 따라서 제1 내부 클록을 출력하는 입력 회로와, 상기 제1 내부 클록을 지연시켜 제2 내부 클록으로서 출력하는 지연 회로와, 상기 제2 내부 클록의 타이밍으로 입력 데이타를 취입하여 출력 데이타로서 외부로 출력하는 출력 회로를 가지며, 상기 지연 회로의 지연량이 청구범위 제1항 또는 제2항에 기재된 방법으로 정해져 있다.
청구범위 제4항의 반도체 장치에서는, 외부 클록에 따라서 제1 내부 클록을 출력하는 입력 회로와, 제2 내부 클록의 타이밍으로 입력 데이타를 취입하여 출력 데이타로서 외부로 출력하는 출력 회로와, 상기 제2 내부 클록을 적어도 더미 부하 회로에서 지연시켜 더미 클록으로서 출력하는 더미 회로와, 상기 제1 내부 클록에 대한 상기 더미 클록의 위상이 소정치가 되도록 상기 제1 내부 클록을 지연 회로에서 지연시켜 상기 제2 내부 클록으로서 출력하는 DLL 회로를 가지며, 상기 더미 부하 회로의 부하 값 L2가 상기 외부 클록에 대한 상기 출력 데이타의 액세스 타임이 상기 출력 데이타의 주파수에 따르지 않은 경우의 부하 값 L1보다도 상기 출력 데이타의 주파수에 따라서 변화하는 상기 액세스 타임의 변화량 최대치의 거의 1/2에 상당하는 부하 값 ΔL 만큼 작다.
청구범위 제5항의 반도체 장치에서는 청구범위 제4항에 있어서, 상기 외부 클록 CLK의 주파수를 판정하는 주파수 판정 회로와, 상기 주파수 판정 회로의 판정 결과에 따라, 상기 부하의 값을 상기 L1 또는 L2로 조정하는 부하 조정 회로를 갖는다.
이 반도체 장치에 따르면, 사용하는 주파수에 따라서 자동적으로 상기 보정이 행해진다는 효과를 발휘한다.
청구범위 제6항의 반도체 장치에서는 청구범위 제5항에 있어서, 상기 주파수 판정 회로는, 모노 멀티 바이브레이터와, 상기 모노 멀티 바이브레이터의 출력 펄스가 액티브인 동안, 클록을 계수하는 카운터를 갖는다.
청구범위 제7항의 반도체 장치에서는, 청구범위 제5항 또는 제6항에 있어서, 상기 부하 값 L2는 복수 존재하고, 상기 더미 부하 회로는 복수의 부분 부하와 상기 복수의 부분 부하의 각각을 유효/무효로 하는 복수의 스위치 소자를 가지며, 상기 부하 조정 회로는 상기 카운터의 계수치를 변환하는 부호 변환 회로와, 상기 부호 변환 회로의 출력에 따라서 상기 부하의 값이 상기 복수의 값 L2 중의 1개로 정해지도록 상기 스위치 소자를 제어하는 논리 회로를 갖는다.
청구범위 제8항의 반도체 장치에서는, 청구범위 제5항에 있어서, 상기 출력 회로는 선택가능한 복수종의 출력 인터페이스에 대응한 회로를 구비하고, 선택된 상기 출력 인터페이스의 종류를 판정하는 인터페이스 판정 회로를 가지며, 상기 부하 조정 회로는 상기 주파수 판정 회로 및 상기 인터페이스 판정 회로의 판정 결과에 따라, 상기 부하의 값을 상기 L1 또는 L2로 조정한다.
이 반도체 장치에 따르면, 어떤 인터페이스를 선택하여도 상기 보정이 행해진다는 효과를 발휘한다.
청구범위 제9항의 반도체 장치에서는, 청구범위 제4항 내지 제8항중 어느 한 항에 있어서, 상기 더미 회로는, 신호 지연량이 상기 출력 회로에서의 상기 외부 클록에 대한 데이타 출력의 신호 지연량과 거의 같은 더미 출력 회로와, 상기 더미 부하 회로와, 신호 지연량이 상기 입력 회로의 신호 지연량과 거의 같은 더미 입력 회로를 가지며, 상기 더미 출력 회로와 상기 더미 부하 회로와 상기 더미 입력 회로가 종속 접속되어 있다.
이 반도체 장치에 따르면, 제조 공정의 조건이 변동하여도 더미 회로의 지연량을 적정한 값으로 할 수 있다.
청구범위 제10항의 반도체 장치에서는, 청구범위 제4항 내지 제9항중 어느 한 항에 있어서, 상기 DLL 회로는, 상기 제1 내부 클록에 대한 상기 더미 클록의 위상의 선행, 지연 또는 거의 일치를 검출하는 위상 비교 회로와, 상기 위상의 선행 또는 지연이 검출되었을 때에 상기 위상 비교 회로가 상기 위상의 거의 일치를 검출하도록 상기 지연 회로의 지연량을 제어하는 지연 제어 회로를 갖는다.
이하, 도면에 기초하여 본 발명의 실시 형태를 설명한다.
[제1 실시 형태]
도 1은 반도체 장치(30)의 출력 회로(23)에 관한 부분의 개략 구성을 나타낸다.
출력 회로(23)는 예컨대 도 11의 제3단 파이프(23A)와 같이 구성되어 있다. 출력 회로(23)에는 데이타 DAT가 공급되고, 데이타 DAT, 내부 클록 jCLK에 동기하여 출력 회로(23)에 취입되며, 데이타 DQ로서 출력된다. 데이타 DQ의 외부 출력 단자에는 부하(31a)가 접속되어 있다. 부하(31a)는 도 12의 반도체 장치(31)의 입력단의 부하와 반도체 장치 사이의 배선 부하의 합으로, 인터페이스의 종류에 따라 다르다.
입력 회로(24)는 예컨대, 정전 보호 회로와 신호 구동 능력을 증폭하는 버퍼 회로를 구비하고 있고, 공급되는 외부 클록 CLK를 증폭하며, 내부 클록 iCLK로서 출력한다. 내부 클록 iCLK는 지연 시간이 가변인 지연 회로(32)를 통해 지연되고, 내부 클록 jCLK로서 출력된다.
입력 회로(24) 및 지연 회로(32)에서의 신호 지연을 각각 δti 및 δtx로 표시하고, 입력 회로(24) 및 지연 회로(32)를 제외한 외부 클록 CLK 입력단으로부터 출력 회로(23)의 클록 입력단까지의 배선에 의한 신호 지연을 δtw로 표시하며, 내부 클록 jCLK가 상승되고 나서 데이타 DAT가 데이타 DQ의 외부 단자까지 또는 부하(31a)의 거의 선단까지 전달하는데 요하는 시간을 δtD로 표기한다. 도 13중의 액세스 타임 ta는 이들 시간의 합이 된다. 즉,
ta＝δti＋δtw＋δtD＋δtx
가 된다. δtx＝0일 때의 액세스 타임 ta는 SDRAM의 특성이나 전원 전압의 격차에 따라 다르며, 일정하지 않다. 그러나, 가변 지연 시간 δtx를 적당히 조정함으로써, 데드 밴드를 0으로 하는 것은 원리적으로 가능하다. 도 1중의 상기 구성 요소 이외에는 이 가변 지연 시간 δtx를 적당히 조정하기 위한 것이다.
반도체 장치(30)는 입력 회로(24), 출력 회로(23) 및 부하(31a)에 대응하여 각각, 더미 입력 회로(34), 더미 출력 회로(33) 및 더미 부하 회로(31x)를 구비하고 있다. 내부 클록 jCLK는 출력 회로(23)의 제어 입력단에 대응한 더미 출력 회로(33)의 입력단에도 공급된다. 더미 출력 회로(33)의 데이타 입력단에는, 더미 데이타 d_DAT가 공급된다. 더미 출력 회로(33)의 출력은 더미 부하 회로(31x)를 통해 더미 입력 회로(34)에 공급된다. 더미 입력 회로(34)의 지연 시간 Δti는 입력 회로(24)의 신호 지연 δti에 일치하도록 설계되어 있고, 더미 출력 회로(33) 자체에서의 지연 시간은 출력 회로(23) 자체에서의 지연 시간에 일치하도록 설계되어 있다. 더미 입력 회로(34) 및 더미 출력 회로(33)는 각각, 예컨대 입력 회로(24) 및 출력 회로(23)와 동일 또는 유사한 회로로 구성되어 있다. 더미 출력 회로(33)와 더미 부하 회로(31x)의 합계의 지연 시간 ΔtD는 δtD에 대응하고 있다. 배선에 의한 신호 지연 δtw에 대응한 더미 회로에서의 지연 시간을 Δtw로 표기한다. Δtw도 δtw에 일치하도록 설계되어 있다.
더미 부하 회로(31x)의 구성예를 도 2에 나타낸다. 배선 W1에는 nMOS 트랜지스터(310∼314)의 드레인이 접속되어 있다. nMOS 트랜지스터(310∼314)의 소스와 그라운드선 사이에는 각각, 커패시터(C0∼C4)가 접속되어 있다. 커패시터(C0∼C4)는 예컨대 MOS 커패시터이다. nMOS 트랜지스터(310∼314)의 온/오프 상태에 따라 더미 부하 회로(31x)의 부하가 정해진다.
도 1에 있어서, SSTL 인터페이스의 경우에는 Vref 핀에 도면에 도시하지 않은 데이타 입력 회로의 'L' 및 'H'의 판정에 이용되는 참조 전위, 예컨대 1.65V가 인가되고, LVTTL 인터페이스의 경우에는, Vref 핀에 예컨대 0V 또는 3.3V가 인가된다. 인터페이스 판정 회로(35)는 Vref 핀에 기준 전위 Vref가 인가되어 있는지 여부에 따라, 인터페이스의 종류를 판정한다. 인터페이스 판정 회로(35)는 예컨대, Vref 핀의 전위가 설정치 이하이면, SSTL 인터페이스라고 판정하여 인터페이스 판정 신호 S/L을 'H'로 하고, 그렇지 않으면 LVTTL 인터페이스라고 판정하여 인터페이스 판정 신호 S/L을 'L'로 한다. 인터페이스 판정 신호 S/L이 출력 회로(23)에 공급되고, 출력 회로(23)의 출력단 인터페이스가 선택된다. 또한, 인터페이스 판정 신호 *S/L에 따라서, 부하 조정 회로(36)에 의해 후술하는 예외를 제외하고, 더미 부하 회로(31x)의 부하에 의한 신호 전파 지연 시간이 표준적인 부하(31a)에의한 신호 전파 지연 시간과 같아지도록 더미 부하 회로(31x)의 부하가 조정된다.
부하 조정 회로(36)의 구성예를 도 2에 나타낸다.
인버터(360)의 출력단은 nMOS 트랜지스터(310)의 게이트에 접속되고, 인버터(360)의 입력단은 AND 게이트(361∼364)의 한쪽 입력단에 접속되어 있다. AND 게이트(361∼364)의 출력단은 각각 nMOS 트랜지스터(311∼314)의 게이트에 접속되어 있다. 인버터(360)의 입력단에는 인터페이스 판정 신호 S/L이 공급되고, AND 게이트(361∼364)의 다른쪽 입력단에는 각각 더미 부하 조정 데이타의 비트(CY1∼CY4)가 공급된다. 더미 부하 조정 데이타는 도 1의 주파수 판정 회로(37)의 출력인 주파수 판정 데이타 CN을 부호 변환 회로(365)에서 부하 조정용으로 변환한 데이타이다.
인터페이스 판정 신호 *S/L이 'L'인 경우, 즉 출력 회로(23)의 출력단이 SSTL 인터페이스인 경우에는, AND 게이트(361∼364)의 출력이 모두 L이 되고, nMOS 트랜지스터(311∼314)가 오프가 된다. 한편, nMOS 트랜지스터(310)가 온이 되어 배선 W1에 커패시터(C0)가 도통된다. 이 커패시터(C0)는 이 상태에서의 더미 부하 회로(31x)에 의한 지연 시간이 표준 부하(31a)(도 1)에 의한 지연 시간과 같아지도록 설계되어 있다.
인터페이스 판정 신호 *S/L이 'H'인 경우, 즉 출력 회로(23)의 출력단이 LVTTL 인터페이스인 경우에는, nMOS 트랜지스터(310)가 오프가 되고, AND 게이트(361∼364)가 개방된다. 외부 클록 CLK 마다 반전하는 데이타 DQ가 풀 스윙할 수 있을 정도로 외부 클록 CLK의 주파수가 낮은 경우(저주파인 경우)에는, 비트(CY1∼CY4)가 모두 'H'가 되어 커패시터(Cl∼C4)가 배선 Wl과 도통된다. 이 상태(LVTTL 에서의 최대 부하 상태)에서, 더미 부하 회로(31x)에 의한 지연 시간이 LVTTL 인터페이스인 경우의 표준적인 부하(31a)(도 1)에 의한 지연 시간과 같아지도록 설계되어 있다.
외부 클록 CLK 마다 반전하는 데이타 DQ가 풀 스윙할 수 없을 정도로 외부 클록 CLK의 주파수가 높은 경우(고주파인 경우)의 동작에 대해서는 후술한다.
주파수 판정 회로(37)의 구성예를 도 3의 (a)에 나타낸다. 도 3의 (b)는 도 3의 (a)중의 리셋 펄스 RST, 모노 펄스 PLS 및 외부 클록 CLK의 파형 e∼h를 나타낸다.
주파수 판정 회로(37)는 외부 클록 CLK의 주파수를 판정하여 그 결과를 주파수 판정 신호 CN으로서 출력한다.
상기 리셋 펄스 RST에 의해 모노 멀티 바이브레이터(371)가 트리거되고, 모노 멀티 바이브레이터(371)로부터 소정 펄스폭의 1개의 모노 펄스 PLS가 출력된다. 이것에 의해 AND 게이트(372)가 개방되고, 외부 클록 CLK가 AND 게이트(372)를 통해 카운터(373)로 계수된다. 카운터(373)의 계수치인 주파수 판정 신호 CN은 리셋 펄스 RST에 의해 초기화된다. 도 3의 (b)에 도시된 외부 클록 CLK의 파형 e∼h(주기 T1∼T4)에서는 주파수 판정 신호 CN은 각각 5∼8이 된다.
도 1에 있어서, 입력 회로(24) 및 더미 입력 회로(34)의 출력 iCLK 및 d_iCLK는 위상 비교 회로(38)에 공급되고, 내부 클록 iCLK에 대한 더미 내부 클록 d_iCLK의 위상의 선행, 일치 및 지연이 검출된다. 도 4의 (b)는 이 위상 관계를 나타내고 있다. 이 검출에 따라서, 지연 제어 회로(39)에 의해 양 위상의 차가 일정하고, 예컨대 0이 되도록, 지연 회로(32)의 지연 시간이 제어된다.
지연 회로(32)와 위상 비교 회로(38)와 지연 제어 회로(39)로, 소위 DLL 회로(40)가 구성되어 있다.
도 4(A)는 DLL 회로(40)의 구성예를 나타낸다. 지연 회로(32)는 서로 동일 구성의 지연 소자(321∼325)가 종속 접속되어 있다. 지연 소자(321)는 예컨대 인버터를 2개 종속 접속한 것이다. 지연 소자(321∼325)의 입력단에는 각각, AND 게이트(32a∼32e)의 출력단이 접속되어 있다. AND 게이트(32a∼32e)의 한쪽 입력단에는 내부 클록 iCLK가 공급된다. AND 게이트(32a∼32e)의 다른쪽 입력단에는 지연 제어 회로(39)의 4비트 시프트 레지스터(391)의 제1∼제4 비트가 각각 접속되어 있다.
예컨대 시프트 레지스터(391)에 도시된 바와 같이 '00l00'이 유지되어 있는 경우, AND 게이트(32a∼32e)중 AND 게이트(32c)만이 개방되어 내부 클록 iCLK가 AND 게이트(32c) 및 지연 소자(323∼325)를 통해 내부 클록 jCLK로서 출력된다.
위상 비교 회로(38)는 도 4의 (b)에 도시된 바와 같이, 내부 클록 iCLK에 대하여 더미 내부 클록 d_iCLK의 위상이 지연되고 있는 경우, 일치(거의 일치)하고 있는 경우 및 선행하고 있는 경우에 각각, 예컨대 '00', '01' 및 '11'을 출력한다. 시프트 레지스터(391)는 전원이 온일 때의 리셋에 의해, 예컨대 '10000'으로 초기 설정된다. 시프트 제어 회로(392)는 내부 클록 iCLK에 대하여 더미 내부 클록 d_iCLK의 위상이 지연되고 있는 경우에는, 양 위상이 거의 일치할 때까지 시프트 레지스터(391)를 우측으로 시프트시킨다. 이 때, 시프트 레지스터(391)의 제1 비트(도 4에 있어서 좌단 비트)에 '0'이 로드된다. 시프트 제어 회로(392)는 이 위상이 선행하고 있는 경우에는, 양 위상이 거의 일치할 때까지 시프트 레지스터(391)를 좌측으로 시프트시키며, 이 때, 시프트 레지스터(391)의 제5 비트(도 4에 있어서 우단 비트)에 '0'이 로드된다.
도 5 및 도 6은 저주파에서의 도 1의 회로의 동작을 나타내는 타임 차트로서, 외부 클록 CLK의 상승에 따라서 데이타 DQ가 변화하는 경우를 나타내고 있다. 도 5는 상기 위상이 시간 δs 만큼 선행하고 있는 경우를 나타내고, 도 6은 가변 지연 시간 δtx의 조정에 의해 양 위상이 일치하고 있는 경우를 나타내고 있다.
도 1에 있어서, 지연 회로(32)의 지연 시간 조정은 예컨대, 리셋 펄스 RST의 공급시(출력 DQ가 실제로 사용되지 않은 기간)에 행해지고, 그 조정치가 전원 오프 또는 다음 리셋 펄스 RST의 공급시까지 고정된다. 이 조정에 있어서, 더미 데이타 d_DAT 및 데이타 DAT는 예컨대, 모두 외부 클록 CLK의 m 펄스마다(m≥1) 반전한다. 더미 데이타 d_DAT는 예컨대, 주기가 외부 클록 CLK 주기의 m배의 클록으로 T 플립플롭을 트리거하여 작성된다. 또는 더미 데이타 d_DAT를 'L' 또는 'H'로 고정해 두고, 내부 클록 jCLK의 m 펄스마다 더미 출력 회로(33)의 출력 d_DQ가 반전하도록, 더미 출력 회로(33)를 구성해 둔다.
(A) 데이타 DQ가 풀 스윙하는 경우에 있어서의 지연 회로(32)의 지연 시간 조정 동작
도 5 및 도 6에 있어서, 내부 클록 jCLK가 상승하고 나서 시간 δtD 경과후에 데이타 DQ가 변화한다. 더미 부하 회로(31x)의 출력이 더미 입력 회로(34)에 공급되므로, 이 변화로부터 Δti 경과후에 더미 내부 클록 d_iCLK가 상승한다. 지연 제어 회로(39)에 의해, 더미 내부 클록 d_iCLK와 내부 클록 iCLK의 위상차가 0으로 조정되어 있으면, 도 6과 같이 내부 클록 iCLK가 더미 내부 클록 d_iCLK와 동시에 상승한다. 내부 클록 iCLK에 대하여 더미 내부 클록 d_iCLK의 위상이 시간 δs 만큼 선행하고 있으면, 도 5와 같이 더미 내부 클록 d_iCLK가 상승하고 나서 δs 경과후에 내부 클록 iCLK가 상승한다.
도 5 및 도 6에 있어서, 다음과 같이 말할 수 있다.
(i) 내부 클록 CLK가 상승으로부터 시간 δti전에 외부 클록 CLK가 상승하게 되고, 또한 더미 내부 클록 d_iCLK의 상승으로부터 Δti전에 더미 데이타 출력 d_DQ가 변화하게 된다.
(ii) 더미 출력 회로(33)의 제어 입력단에서 내부 클록 jCLK가 상승한 시점을 기준으로 시간을 반대로 하여 지연 회로(32) 및 입력 회로(24)를 거슬러 올라가면, 이 기준 시점으로부터 (δtw＋δtx＋δti)전에 외부 클록 CLK가 상승하게 된다.
(iii) 더미 데이타 출력 d_DQ가 변화한 시점으로부터 ΔtD전에 내부 클록 jCLK가 상승하게 된다.
따라서, DQ가 변화하고 나서 δs후에 CLK가 상승하게 된다.
반도체 장치(30)의 특성이나 전원 전압의 격차 등이 존재하여도, 이러한 동작에 의해 δs＝0, 즉, 외부 클록 CLK에 대한 데이타 DQ의 위상이 원리적으로 0이 된다. 실제로는 위상 비교 회로(38)의 위상 일치 판정 오차 등에 의해 이 위상은 완전히 0이 되지는 않지만, 거의 일정해지므로 데드 밴드를 단축할 수 있다. 위상 비교 회로(38)에서 검출된 위상차가 0 이외의 소정치, 예컨대 π/2가 되도록 지연 제어 회로(39)에서 지연 회로(32)의 지연을 조정하면, 외부 클록 CLK에 대한 데이타 DQ의 위상을 0 이외의 소정치로 조정할 수 있다.
(B) 의문점
이와 같이 조정하여도, 더미 부하 회로(31x)의 LVTTL에서의 부하가 상술한 최대 부하 상태밖에 취할 수 없는 경우에는 다음과 같은 문제가 생긴다.
즉, 외부 클록 CLK가 고주파인 경우에는 예컨대 도 14(d)와 같이 데이타 DQ가 풀 스윙할 수 없게 되어 액세스 타임 tlb가 풀 스윙할 수 있는 경우의 액세스 타임 tla보다도 짧아진다. 외부 클록 CLK가 고주파라도 데이타 DQ가 풀 스윙할 수 있을 정도로 저주파라면, 액세스 타임은 tla가 된다. 그러나, 조정후의 실제 사용시에 있어서는 데이타 DQ의 주파수는 예측할 수 없게 급변한다. 따라서, 더미 데이타 d_DQ가 풀 스윙할 수 있는 상태에서 상기 조정을 행하면, 도 13의 홀드 타임 tH의 여유 시간이 tlc＝tla－tlb 만큼 짧아지게 된다. tlc는 외부 클록 CLK의 주파수가 높을수록 커진다. 반대로, 데이타 DQ 및 더미 데이타 d_DQ가 풀 스윙할 수 없는 상태에서 상기 조정을 행하면, 이 상태에서의 액세스 타임이 tlb가 되지만, 조정후의 실제 사용시에 있어서 데이타 DQ의 주파수가 풀 스윙할 수 있을 정도가 되면, 액세스 타임이 tlb＋tlc가 되며, 결과적으로 도 13의 셋업 타임 tS의 여유 시간이 tlc 만큼 짧아지게 된다.
홀드 타임 tH 및 셋업 타임 tS 중 어느 한쪽의 여유 시간이 없어져도 데이타 DQ의 판독 에러가 생기게 되므로, 한쪽의 여유 시간만 단축되면, 반도체 장치가 탑재된 보드의 수율이 저하되는 원인이 된다.
(C) 상기 문제가 해결되는 지연 시간 조정 동작
그래서, 더미 부하 회로(31x)의 부하 값 L2를 액세스 타임 ta가 데이타 DQ의 주파수에 따르지 않은 경우의 부하 값 Ll보다도, 데이타 DQ의 주파수에 따라서 변화하는 액세스 타임 ta의 변화량 최대치의 1/2에 상당하는 부하의 값 ΔL 만큼 작게 하여, 즉 L2＝L1－ΔL로 하여, 이 상태에서 DDL 회로(40)를 동작시켜 지연 회로(32)의 지연 시간을 조정한다. 조정에 있어서는, 조정 오차를 가능한 한 작게 하기 위해서, 데이타 DQ 및 더미 데이타 d_DQ의 주파수를 이들이 풀 스윙하는 정도로 한다. 예컨대, 외부 클록 CLK의 4사이클마다 데이타 DQ 및 더미 데이타 d_DQ를 반전시킨다.
L2＝L1ΔL의 관계를 성립시키기 위해서, 도 2 및 도 3의 (b)에 있어서, 예컨대 다음과 같이 더미 부하 조정 데이타가 정해진다. `
(1) CN≥8에 대하여, CY＝'0001'
(2) CN＝7에 대하여, CY＝'0011'
(3) CN＝6에 대하여, CY＝'0111'
(4) CN＝5에 대하여, CY＝'1111'
더미 부하 회로(31x)의 부하 용량은 LVTLL 인터페이스에 있어서, (1)∼(4)의 경우에 각각 C1, C1＋C2, C1＋C2＋C3, C1＋C2＋C3＋C4가 된다. 커패시터(C2∼C4)는 상기 관계가 성립하도록 정해진다.
도 8의 (a) 및 (b)는 이러한 조정을 DLL 회로(40)에서 자동적으로 행한 후의 외부 클록 CLK 및 데이타 DQ의 개략 파형을 나타내고 있다. 도 8의 (a) 및 (b)는 위상 비교 회로(38)에서 검출된 위상차가 π가 되도록 조정되어 있는 경우를 나타내고 있다.
도 8의 (a)는 데이타 DQ의 주기가 외부 클록 CLK의 주기의 2배인 경우에, 즉 데이타 DQ가 'H', 'H', 'L', 'L', 'H', ···로 변화하는 경우에, 데이타 DQ가 풀 스윙하는 상태를 나타내고 있다. 도 8의 (b)는 데이타 DQ의 주기가 외부 클록 CLK의 주기와 같은 경우, 즉 데이타 DQ가 'H', 'L', 'H', 'L', ···로 변화하는 경우에, 데이타 DQ가 풀 스윙할 수 없는 상태를 나타내고 있다.
도 7은 상기 조정 완료시의 타임 차트를 나타내고 있다.
도 7의 경우에도 상기 (i)∼(iii)를 말할 수 있다. (i) 및 (ii)로부터 내부 클록 iCLK, 더미 내부 클록 d_iCLK 및 더미 데이타 d_DQ의 위상 관계는 도 6의 경우와 동일하다.
L2＝L1－ΔL로 하였기 때문에, δtD－ΔtD＝t1C/2가 성립한다. 이 것과 (iii)으로부터, 내부 클록 jCLK와 데이타 DQ의 변화점과 더미 데이타 d_DQ의 변화점과의 위상 관계는 도 7에 도시된 바와 같이 정해진다.
도 8의 (a)의 경우에 δtD는 도 6의 경우와 동일이다. 즉, ΔtD는 도 6의 경우보다도 tlc/2 만큼 작다. Δti＋δtx＋Δtw＋ΔtD는 도 6 및 도 7 중 어느 한쪽에 있어서도 클록 주기와 같다. 따라서, 도 7의 δtx는 도 6의 경우보다도 tlc/2 만큼 증가하게 된다. 이것에 의해, 도 7에 도시된 바와 같이, 내부 클록 jCLK의 상승이 도 6의 경우보다도 tlc/2 만큼 지연된다.
따라서, 도 8의 (a)의 경우에는 액세스 타임 ta가 tla＋tlc/2가 된다.
도 8의 (b)의 경우에는, δtD가 도 6의 경우보다도 tlc 만큼 감소하므로, 액세스 타임 ta가 tla－tlc/2가 된다.
결과적으로, 액세스 타임 ta를 tlc/2 만큼 조정하지 않은 경우보다도 도 13의 홀드 타임 tH의 여유 시간이 tlc/2 만큼 증가한다. 도 13의 셋업 타임 tS의 여유 시간이 보정하지 않은 경우보다도 tlc/2 만큼 감소하게 되지만, 양 타임 tS 및 tH의 여유의 밸런스가 잡히므로, 여유 시간이 실질적으로 증가하며, 반도체 장치가 탑재된 보드의 수율이 향상된다.
또한, 실제로는 DLL 회로(40)의 조정 오차에 의해 저주파라도 조정후에 데드 밴드가 존재하고, 데이타 DQ에 대해서 정 및 부가 불규칙한 지터가 생긴다. 한편, 상기 조정에 의해, 데이타 주파수가 불규칙한 변화에 따라서 데이타 DQ에 대해 정 및 부의 불규칙한 지터가 생긴다. 따라서, 양 지터가 서로 부정하는 경우도 있다. 이것에 대하여, 액세스 타임 ta를 tlC/2 만큼 조정하지 않은 경우에는, 데이타 주파수가 불규칙한 변화에 따라서 데이타 DQ에 대해 커다란 부의 불규칙한 지터가 생긴다. 결과적으로, 조정한 쪽이 조정하지 않은 경우보다도 도 13의 데드 밴드가 단축되게 된다.
[제2 실시 형태]
상기 (C)의 조정에 있어서, 데이타 DQ 및 더미 데이타 d_DQ의 주파수를 외부 클록마다 반전시킨다.
이 경우, 더미 부하 회로(31x)의 부하 값 L2를 액세스 타임 ta가 데이타 DQ의 주파수에 따르지 않은 경우의 부하 값 L1보다도, 데이타 DQ의 주파수에 따라서 변화하는 액세스 타임 ta의 변화량 최대치의 1/2에 상당하는 부하 값 ΔL 만큼 크게, 즉 L2＝L1＋ΔL로 하여, 이 상태에서 DDL 회로(40)를 동작시켜 지연 회로(32)의 지연 시간을 조정한다.
이 조정 완료시의 도 7에 대응한 타임 차트를 도 9에 나타낸다. 도 9의 δtD는 도 7의 δtD보다도 tlc 만큼 짧다. 도 9의 δtx는 도 7의 δtX와 동일해지고, 같은 조정 결과를 얻을 수 있다.
또한, 주파수 판정 회로로서, 도 4(A)의 시프트 레지스터(391)를 이용하여, 그 병렬 출력을 주파수 판정 데이타 CN으로 한다. 이것이 가능한 것은 조정후의 시프트 레지스터(391)의 내용이 클록 주파수에 따른 값이 되기 때문이다.
이 경우, 예컨대, 부하 조정 회로(36)의 출력치를 고정하여 DLL 회로(40)에 의한 제1 단계의 조정을 행하고, 시프트 레지스터(391)의 내용이 안정된 후에, 이 고정을 해제하여 DLL 회로(40)에 의한 제2 단계의 조정을 하도록 하여도 좋다.
또, 본 발명에는 이 이외에도 여러가지 변형예가 포함된다.
예컨대, 더미 회로는 지연의 총계에 의미가 있기 때문에, 더미 출력 회로(33), 더미 부하 회로(31x) 및 더미 입력 회로(34)는 이들이 종속 접속되어 있으면 접속 순서는 임의이다. 더미 부하 회로(31x)중의 부하를 분할하고, 분할된 것을 더미 출력 회로(33)의 제어 입력단이나 더미 입력 회로(34)의 후단에 접속하여도 좋다. 또한, 더미 입력 회로(34) 및 더미 출력 회로(33)를 구비하지 않고서, 이들 회로에서의 지연에 따른 부하를 더미 부하 회로(31x)에 첨가한 구성이어도 좋다.
도 2에서는 커패시터의 병렬 접속수를 변경시켜 용량을 조정하는 경우를 나타내었지만, 커패시터의 직렬 접속수를 변경시켜 동일하게 조정하는 구성이어도 좋은 것은 물론이다. 또한, 상기 설명에서는 간단화를 위해 부하가 용량뿐이라고 하였지만, 도 2에 있어서, 실제로는 트랜지스터의 온 저항이 있으며, 일반적으로는 부하(31a)의 임피던스에 대응하여 더미 부하 회로(31x)의 임피던스를 조정하여도 좋다.
본 발명은 반도체 장치(30)에 공급되는 외부 클록 CLK의 주파수가 고정의 경우나 출력 인터페이스가 1개인 경우에도 적용할 수 있고, 이 경우에는 인터페이스 판정 회로(35), 주파수 판정 회로(37) 및 부하 조정 회로(36)는 불필요해진다. DLL 회로(40)에 의한 조정은 반도체 장치(30)의 출하 단계만으로 행하고, 이 단계에서 지연 회로(32)의 지연량을 퓨즈 절단 등으로 고정하도록 하여도 좋다. 이 경우, 더미 부하 회로(30x)는 조정 시간만 이용되게 된다. 따라서, DLL 회로(40) 중 지연 제어 회로(39) 및 위상 비교 회로(38)는 반도체 장치(30)의 외부에 배치되어 있어도 좋다. 또한, 도 2의 더미 부하 회로(31x)를 트랜지스터(310,311)와 커패시터(C0,C1)만으로 구성하고, 상기 고주파의 경우에, 상기 액세스 타임의 차 tlc를 측정하며, DLL 회로(40)로 조정한 지연 회로(32)의 지연 시간을 tlc/2 만큼 짧게 하도록 하여도 좋다.
지금까지 설명한 바와 같이, 본 발명의 반도체 장치는 출력 데이타가 풀 스윙할 수 없게 되는 경우에 감소하는 홀드 타임의 여유를 증가시킬 수 있으며, 본 발명은 또한, 그 액세스 타임을 조정하는 방법을 제공한다.

Claims (10)

  1. 외부 클록에 따라서 제1 내부 클록을 출력하는 입력 회로와, 상기 제1 내부 클록을 지연시켜 제2 내부 클록으로서 출력하는 지연 회로와, 상기 제2 내부 클록의 타이밍으로 입력 데이타를 취입하여 출력 데이타로서 외부로 출력하는 출력 회로를 갖는 반도체 장치에 대하여, 상기 제2 내부 클록을 적어도 더미 부하 회로에서 지연시켜 더미 클록으로서 출력하는 더미 회로와, 상기 제1 내부 클록과 상기 더미 클록의 위상차가 소정치가 되도록 상기 지연 회로에서의 지연량을 제어하는 위상 비교·제어 회로를 이용하여, 상기 더미 부하 회로의 부하 값 L2를 상기 외부 클록에 대한 상기 출력 데이타의 액세스 타임이 상기 출력 데이타의 주파수에 따르지 않는 경우의 부하 값 L1보다도 상기 출력 데이타의 주파수에 따라서 변화하는 상기 액세스 타임의 변화량 최대치의 거의 1/2에 상당하는 부하 값 ΔL 만큼 작게 하고, 이 상태에서 상기 위상 비교·제어 회로의 동작을 유효하게 하여 상기 지연 회로의 지연량을 정하는 것을 특징으로 하는 반도체 장치의 액세스 타임 조정 방법.
  2. 외부 클록에 따라서 제1 내부 클록을 출력하는 입력 회로와, 상기 제1 내부 클록을 지연시켜 제2 내부 클록으로서 출력하는 지연 회로와, 상기 제2 내부 클록의 타이밍으로 입력 데이타를 취입하여 출력 데이타로서 외부로 출력하는 출력 회로를 갖는 반도체 장치에 대하여, 상기 제2 내부 클록을 지연시켜 더미 클록으로서 출력하는 더미 회로와, 상기 제1 내부 클록과 상기 더미 클록의 위상차가 소정치가 되도록 상기 지연 회로에서의 지연량을 제어하는 위상 비교·제어 회로를 이용하여, 상기 위상 비교·제어 회로의 동작을 유효하게 하여 상기 지연 회로의 지연량을 제1 값으로 구하고, 상기 출력 데이타의 주파수에 따라서 변화하는 상기 액세스 타임의 변화량 최대치를 구하여, 상기 지연 회로의 지연량을 제1 값보다 상기 변화량 최대치의 거의 1/2 만큼 어긋나게 한 값으로서 정하는 것을 특징으로 하는 반도체 장치의 액세스 타임 조정 방법.
  3. 외부 클록에 따라서 제1 내부 클록을 출력하는 입력 회로와, 상기 제1 내부 클록을 지연시켜 제2 내부 클록으로서 출력하는 지연 회로와, 상기 제2 내부 클록의 타이밍으로 입력 데이타를 취입하여 출력 데이타로서 외부로 출력하는 출력 회로를 가지며, 상기 지연 회로의 지연량이 제1항 또는 제2항에 기재된 방법으로 정해져 있는 것을 특징으로 하는 반도체 장치.
  4. 외부 클록에 따라서 제1 내부 클록을 출력하는 입력 회로와, 제2 내부 클록의 타이밍으로 입력 데이타를 취입하여 출력 데이타로서 외부로 출력하는 출력 회로와, 상기 제2 내부 클록을 적어도 더미 부하 회로에서 지연시켜 더미 클록으로서 출력하는 더미 회로와, 상기 제1 내부 클록에 대한 상기 더미 클록의 위상이 소정치가 되도록 상기 제1 내부 클록을 지연 회로에서 지연시켜 상기 제2 내부 클록으로서 출력하는 DLL 회로를 가지며, 상기 더미 부하 회로의 부하 값 L2가 상기 외부 클록에 대한 상기 출력 데이타의 액세스 타임이 상기 출력 데이타의 주파수에 따르지 않는 경우의 부하 값 L1보다도 상기 출력 데이타의 주파수에 따라서 변화하는 상기 액세스 타임의 변화량 최대치의 거의 1/2에 상당하는 부하 값 ΔL 만큼 작은 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 외부 클록 CLK의 주파수를 판정하는 주파수 판정 회로와, 상기 주파수 판정 회로의 판정 결과에 따라 상기 부하의 값을 상기 L1 또는 L2로 조정하는 부하 조정 회로를 갖는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 주파수 판정 회로는 모노 멀티 바이브레이터와, 상기 모노 멀티 바이브레이터의 출력 펄스가 액티브일 때 클록을 계수하는 카운터를 갖는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 부하의 값 L2는 복수 존재하고, 상기 더미 부하 회로는 복수의 부분 부하와, 상기 복수의 부분 부하의 각각을 유효/무효로 하는 복수의 스위치 소자를 가지며, 상기 부하 조정 회로는 상기 카운터의 계수치를 변환하는 부호 변환 회로와, 상기 부호 변환 회로의 출력에 따라서 상기 부하의 값이 상기 복수의 값 L2중의 1개로 정해지도록 상기 스위치 소자를 제어하는 논리 회로를 갖는 것을 특징으로 하는 반도체 장치.
  8. 제5항에 있어서, 상기 출력 회로는 선택가능한 복수종의 출력 인터페이스에 대응한 회로를 구비하고, 선택된 상기 출력 인터페이스의 종류를 판정하는 인터페이스 판정 회로를 가지며, 상기 부하 조정 회로는 상기 주파수 판정 회로 및 상기 인터페이스 판정 회로의 판정 결과에 따라 상기 부하의 값을 상기 L1 또는 L2로 조정하는 것을 특징으로 하는 반도체 장치.
  9. 제4항 내지 제8항중 어느 한 항에 있어서, 상기 더미 회로는 신호 지연량이 상기 출력 회로에서의 상기 외부 클록에 대한 데이타 출력의 신호 지연량과 거의 같은 더미 출력 회로와, 상기 더미 부하 회로와, 신호 지연량이 상기 입력 회로의 신호 지연량과 거의 같은 더미 입력 회로를 가지며, 상기 더미 출력 회로와 상기 더미 부하 회로와 상기 더미 입력 회로가 종속 접속되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제4항 내지 제8항중 어느 한 항에 있어서, 상기 DLL 회로는 상기 제1 내부 클록에 대한 상기 더미 클록의 위상의 선행, 지연 또는 거의 일치를 검출하는 위상 비교 회로와, 상기 위상의 선행 또는 지연이 검출되었을 때에 상기 위상 비교 회로가 상기 위상의 거의 일치를 검출하도록 상기 지연 회로의 지연량을 제어하는 지연 제어 회로를 갖는 것을 특징으로 하는 반도체 장치.
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