KR100446291B1 - 카스 레이턴시를 이용하여 락킹 레졸루션 조절이 가능한지연동기 루프 회로 - Google Patents

카스 레이턴시를 이용하여 락킹 레졸루션 조절이 가능한지연동기 루프 회로 Download PDF

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Abstract

단위 지연기들의 개수를 늘리지 않고서도 넓은 락킹 범위를 가지며 또한 락킹 싸이클 시간을 줄일 수 있는 지연동기 루프 회로가 개시된다. 상기 지연동기 루프 회로는, 지연라인, 위상검출기, 제어회로, 모드 레지스터 셋트, 및 단위 지연시간 조절회로를 구비한다. 상기 지연라인은 직렬연결된 다수개의 단위 지연기들을 포함하고 제어신호들에 응답하여 선택되는 단위 지연기들을 통해 외부클럭 신호를 지연시킨다. 상기 위상검출기는 상기 외부클럭 신호와 상기 지연라인으로부터 출력되는 내부클럭 신호 사이의 위상차를 검출한다. 상기 제어회로는 상기 위상검출기의 출력신호들에 응답하여 상기 제어신호들을 발생한다. 특히 상기 단위 지연시간 조절회로는 상기 지연라인의 각 단위 지연기에 연결되고 CAS 레이턴시 신호들에 응답하여 상기 각 단위지연기의 지연시간을 가변시킨다. 상기 모드 레지스터 셋트는 상기 CAS 레이턴시 신호들을 출력한다. 상기 단위 지연시간 조절회로는, 상기 각 단위 지연기에 연결되고 상기 CAS 레이턴시 신호들에 응답하여 상기 각 단위지연기의 지연시간을 증가시키는 다수개의 프로그래머블 지연소자들을 포함한다. 상기 제어회로는, 다수개의 스테이지로 구성되고 각 스테이지의 출력단으로부터 상기 제어신호들을 출력하는 쉬프트 레지스터를 포함한다.

Description

카스 레이턴시를 이용하여 락킹 레졸루션 조절이 가능한 지연동기 루프 회로{Delay locked loop circuit capable of adjusting locking resolution using CAS latency}
본 발명은 반도체장치에 관한 것으로, 특히 동기식 메모리장치에 사용되는 지연동기 루프 회로(Delay Locked Loop Circuit)에 관한 것이다.
지연동기 루프 회로는 기준클럭 신호(reference clock signal)에 대하여 일정 시간 지연되는 클럭 신호를 제공하는 데 사용된다. 일반적으로 지연된 클럭 신호를 필요로하는 상황은 램버스 디램(RDRAM: Rambus DRAM) 및 싱크로너스 디램(SDRAM: Synchronous DRAM)과 같이, 기준클럭 신호, 즉 외부클럭 신호에 동기되어 동작하며 비교적 높은 집적도를 갖는 반도체 집적회로에서 발생한다.
좀더 상세히 설명하면, 외부클럭 신호는 하나의 입력 핀으로 입력되어 반도체 집적회로 전체에 분배된다. 이때 입력 핀으로부터 비교적 멀리 떨어진 부분에 도달하는 외부클럭 신호는 입력 핀에 바로 인접한 부분의 외부클럭 신호에 대하여 상당히 지연될 수 있다. 이러한 지연은 반도체 집적회로의 각부분 사이의 동기를 유지하는 것을 어렵게 하고 반도체 집적회로의 고주파수 동작 성능을 저하시킨다. 특히 외부클럭 신호 인가 후 데이터가 출력되는 시간, 즉 출력 데이터 액세스 시간(tAC)이 길어진다.
이러한 문제점을 보상하기 위하여 지연동기 루프 회로가 반도체 집적회로 상에 포함된다. 이때 지연동기 루프 회로는 외부클럭 신호를 수신하고 일정 시간 지연되는 내부클럭 신호를 발생하며 내부클럭 신호가 반도체 집적회로의 각 부분의 클럭 신호로서 사용된다.
한편 지연동기 루프 회로는 넓은 동작주파수 범위에서 동작 가능하기 위해서는 락킹 범위(Locking range)가 넓어야 하고 또한 높은 동작주파수 영역에서도 좋은 레졸루션(fine resolution)을 갖기 위해서는 지연동기 루프 회로에 포함되는 단위 지연기들의 지연시간이 미세하여야 한다.
도 1은 종래의 RDLL(Register-controlled DLL)을 나타내는 블록도이다.
도 1을 참조하면, 위상검출기(Phase detector)(11)는 내부클럭 신호(CLKout)가 지연보상기(Delay compensator)(17)를 통한 신호(CLKout')와 외부클럭 신호(CLKin) 사이의 위상차를 검출한다. 즉 위상검출기(11)는 내부클럭 신호(CLKout)의 위상이 외부클럭 신호(CLKin)의 위상에 비하여 뒤지고(lag) 또는 앞섬(Lead)에 따라 우이동 신호(Shift right signal)(SR) 또는 좌이동 신호(Shift left signal)(SL)를 발생한다.
제어회로(15)는 쉬프트 레지스터로 구성되며 지연라인(13)의 지연시간을 가변시키기 위해 우이동 신호(SR) 또는 좌이동 신호(SL)에 응답하여 출력신호들인 제어신호들(S1 내지 Sn)을 쉬프트시킨다. 이에 따라 제어신호들(S1 내지 Sn)의 값의 변화에 따라 지연라인(33) 내에서 선택되는 단위 지연기들의 수가 가변된다.
도 2는 도 1에 도시된 종래의 DLL에서 클럭 싸이클 시간과 단위 지연기들의 지연시간 간의 관계를 나타내는 도면이다. 도 2는 외부클럭 신호(CLKin), 즉 동작클럭의 주파수가 166Mhz - 200Mhz인 경우에는 CAS 레이턴시(CL)가 3이고 200Mhz -250Mhz인 경우에는 CAS 레이턴시(CL)가 4이고 250Mhz - 300Mhz인 경우에는 CAS 레이턴시(CL)가 5인 싱크로너스 디램을 기준으로 도시된 것이다. 여기에서 tCC는 동작클럭의 주기를 나타낸다.
한편 상술한 바와 같이 DLL이 넓은 동작주파수 범위에서 동작 가능하기 위해서는 락킹 범위가 넓어야 하고 또한 높은 동작주파수 영역에서도 좋은 락킹 레졸루션(fine locking resolution)을 갖기 위해서는 DLL에 포함되는 단위 지연기들의 지연시간이 미세하여야 한다. 그런데 도 2에서 보는 바와 같이, 도 1에 도시된 종래의 DLL에서는 높은 동작주파수 영역(CL=5)에서 좋은 락킹 레졸루션(fine resolution)을 갖기 위해 단위 지연기들의 지연시간(td)을 짧게 하면 낮은 동작주파수 영역(CL=3)에서 락킹 싸이클 시간(Locking cycle time)이 길어지는 단점이 있다.
다시말해 하나의 단위 지연기의 지연시간(td)이 락킹 레졸루션이 되므로 높은 동작주파수 영역(CL=5)을 기준으로 하여 단위 지연기의 지연시간(td)을 (1/6)ns(nano second)로 설계할 경우, 낮은 동작주파수 영역(CL=3)에서의 동작을 보장하기 위해서는 도 1에 도시된 지연라인(13)의 단위 지연기들의 개수가 최소한 36개 이상이 되어야 한다. 이러한 경우 낮은 동작주파수 영역(CL=3)에서 락킹 레졸루션은 (1/6)ns가 되지만 최악의 경우(Worst case)에 락킹 싸이클 시간이 36 싸이클이 된다. 즉 락킹 싸이클 시간이 길어지게 된다.
또한 도 1에 도시된 종래의 DLL에서는 낮은 동작주파수 영역에서는 단위 지연기들의 지연시간을 길게 할 수 있음에도 불구하고 높은 동작주파수 영역에서의동작을 보장하기 위하여 단위 지연기들의 지연시간을 높은 동작주파수에 적합하도록 짧게 할 수 밖에 없는 단점이 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 단위 지연기들의 개수를 늘리지 않고서도 넓은 락킹 범위를 가지며 또한 락킹 싸이클 시간을 줄일 수 있는 지연동기 루프 회로를 제공하는 데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 RDLL(Register-controlled DLL)을 나타내는 블록도이다.
도 2는 도 1에 도시된 종래의 DLL에서 클럭 싸이클 시간과 단위 지연기들의 지연시간 간의 관계를 나타내는 도면이다.
도 3은 본 발명의 제1실시예에 따른 DLL을 나타내는 블록도이다.
도 4는 도 3에 도시된 지연라인 및 단위 지연시간 조절회로의 상세 회로도이다.
도 5는 도 3에 도시된 단위 지연시간 조절회로의 다른 구성예를 나타내는 도면이다.
도 6은 도 3의 본 발명에 따른 DLL에서 클럭 싸이클 시간과 단위 지연기들의 지연시간 간의 관계를 나타내는 도면이다.
도 7은 본 발명의 제2실시예에 따른 DLL을 나타내는 블록도이다.
도 8은 도 7에 도시된 지연라인 및 제어회로의 상세 회로도이다.
도 9는 본 발명의 제3실시예에 따른 DLL을 나타내는 블록도이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 지연동기 루프 회로는, 지연라인, 위상검출기, 제어회로, 모드 레지스터 셋트, 및 단위 지연시간 조절회로를 구비하는 것을 특징으로 한다.
상기 지연라인은 직렬연결된 다수개의 단위 지연기들을 포함하고 제어신호들에 응답하여 선택되는 단위 지연기들을 통해 외부클럭 신호를 지연시킨다. 상기 위상검출기는 상기 외부클럭 신호와 상기 지연라인으로부터 출력되는 내부클럭 신호 사이의 위상차를 검출한다. 상기 제어회로는 상기 위상검출기의 출력신호들에 응답하여 상기 제어신호들을 발생한다. 특히 상기 단위 지연시간 조절회로는 상기 지연라인의 각 단위 지연기에 연결되고 CAS 레이턴시 신호들에 응답하여 상기 각 단위지연기의 지연시간을 가변시킨다. 상기 모드 레지스터 셋트는 상기 CAS 레이턴시 신호들을 출력한다.
바람직한 실시예에 따르면 상기 단위 지연시간 조절회로는, 상기 각 단위 지연기에 연결되고 상기 CAS 레이턴시 신호들에 응답하여 상기 각 단위지연기의 지연시간을 증가시키는 다수개의 프로그래머블 지연소자들을 포함한다. 상기 제어회로는, 다수개의 스테이지로 구성되고 각 스테이지의 출력단으로부터 상기 제어신호들을 출력하는 쉬프트 레지스터를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 지연동기 루프 회로는, 지연라인, 위상검출기, 제어회로, 및 모드 레지스터 셋트를 구비하는 것을 특징으로 한다.
상기 지연라인은 직렬연결된 다수개의 단위 지연기들을 포함하고 제어신호들에 응답하여 선택되는 단위 지연기들을 통해 외부클럭 신호를 지연시킨다. 상기 위상검출기는 상기 외부클럭 신호의 위상과 상기 지연라인으로부터 출력되는 내부클럭 신호의 위상을 비교한다. 특히 상기 제어회로는, 상기 위상검출기의 출력신호들에 응답하여 상기 제어신호들을 발생하고, 또한 CAS 레이턴시 신호들에 응답하여 상기 지연라인의 락킹 위상스텝을 가변시킨다. 상기 모드 레지스터 셋트는 상기 CAS 레이턴시 신호들을 출력한다.
바람직한 실시예에 따르면, 상기 제어회로는, 다수개의 스테이지로 구성되고 각 스테이지의 출력단으로부터 상기 제어신호를 출력하는 쉬프트 레지스터, 각 스테이지 사이에 연결되고 대응되는 CAS 레이턴시 신호에 응답하여 턴온 또는 턴오프되는 다수개의 스위치들, 및 상기 위상검출기의 출력신호들에 응답하여 상기 쉬프트 레지스터를 제어하는 쉬프트 레지스터 제어부를 구비한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 일면에 따른 지연동기 루프 회로는, 전압제어 지연라인, 위상검출기, 전하펌프 회로, 단위 지연시간 조절회로, 및 모드 레지스터 셋트를 구비하는 것을 특징으로 한다.
상기 전압제어 지연라인은 제어전압에 의해 제어되며 직렬연결된 다수개의 단위 지연기들을 포함하고 외부클럭 신호를 지연시킨다. 상기 위상검출기는 상기 외부클럭 신호와 상기 전압제어 지연라인으로부터 출력되는 내부클럭 신호 사이의 위상차를 검출한다. 상기 전하펌프 회로는 상기 위상검출기의 출력신호들에 응답하여 상기 단위 지연기들의 지연시간을 가변시키기 위한 상기 제어전압을 발생한다. 특히 상기 단위 지연시간 조절회로는 상기 전압제어 지연라인의 각 단위 지연기에 연결되고 CAS 레이턴시 신호들에 응답하여 상기 각 단위지연기의 지연시간을 가변시킨다. 상기 모드 레지스터 셋트는 상기 CAS 레이턴시 신호들을 출력한다.
바람직한 실시예에 따르면 상기 단위 지연시간 조절회로는, 상기 각 단위 지연기에 연결되고 상기 CAS 레이턴시 신호들에 응답하여 상기 각 단위지연기의 지연시간을 증가시키는 다수개의 프로그래머블 지연소자들을 구비한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예들을 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 제1실시예에 따른 DLL을 나타내는 블록도이다.
도 3을 참조하면, 본 발명의 제1실시예에 따른 DLL은 위상검출기(Phasedetector)(31), 지연라인(Delay line)(33), 제어회로(Control circuit)(35), 지연 보상기(Delay compensator)(37), 단위 지연시간 조절회로(Unit delay time adjust circuit)(38), 및 모드 레지스터 셋트(Mode register set)(39)를 구비한다.
지연라인(33)은 직렬로 연결된 다수개의 단위 지연기들을 포함한다. 지연라인(33)은 제어신호들(S1 내지 Sn)에 응답하여 지연라인(33) 내의 선택되는 단위 지연기들을 통해 외부클럭 신호(CLKin)를 지연시켜 지연된 신호를 내부클럭 신호(CLKout)로서 출력한다.
위상검출기(31)는 내부클럭 신호(CLKout)가 지연보상기(37)를 통한 신호(CLKout')와 외부클럭 신호(CLKin) 사이의 위상차를 검출한다. 지연보상기(37)는 일종의 지연회로로서, 상기 DLL이 싱크로너스 디램에 사용될 때 외부클럭 신호(CLKin)를 버퍼링하는 입력버퍼의 지연시간과 내부클럭 신호(CLKout)에 응답하여 출력 데이터가 출력핀으로 출력될 때까지의 지연시간을 합한 지연시간을 갖는다.
지연보상기(37)는 필요에 따라 상기 DLL에 포함되지 않을 수도 있으며 이러한 경우에는 내부클럭 신호(CLKout)가 위상검출기(31)에 직접 입력되고 위상검출기(31)는 내부클럭 신호(CLKout)와 외부클럭 신호(CLKin) 사이의 위상차를 검출한다. 즉 위상검출기(31)는 내부클럭 신호(CLKout)의 위상이 외부클럭 신호(CLKin)의 위상에 비하여 뒤지고(lag) 또는 앞섬(Lead)에 따라 우이동 신호(Shift right signal)(SR) 또는 좌이동 신호(Shift left signal)(SL)를 발생한다.
제어회로(35)는 쉬프트 레지스터로 구성되며 지연라인(33)의 지연시간을 가변시키기 위해 우이동 신호(SR) 또는 좌이동 신호(SL)에 응답하여 출력신호들인 제어신호들(S1 내지 Sn)을 쉬프트시킨다. 이에 따라 제어신호들(S1 내지 Sn)의 값의 변화에 따라 지연라인(33) 내에서 선택되는 단위 지연기들의 개수가 가변된다.
특히 단위 지연시간 조절회로(38)는 지연 제어신호들 즉 모드 레지스터 셋트(39)에서 출력되는 CAS 레이턴시(Column Address Strobe Latency) 신호들(CL3,CL4)에 응답하여 지연라인(33) 내의 각 단위지연기의 지연시간을 가변시킨다. 단위 지연시간 조절회로(38)의 구성 및 동작은 도 4를 참조하여 상세히 설명된다. 모드 레지스터 셋트(39)는 싱크로너스 디램에 일반적으로 포함되며 싱크로너스 디램의 주파수에 따른 동작모드들을 제어하기 위한 것이다. 예컨대 DDR(Double Data Rate) 싱크로너스 디램에서 외부클럭 신호(CLKin), 즉 동작클럭의 주파수가 166Mhz - 200Mhz인 경우에는 CAS 레이턴시가 3이고 200Mhz - 250Mhz인 경우에는 CAS 레이턴시가 4이고 250Mhz - 300Mhz인 경우에는 CAS 레이턴시가 5가 된다.
CAS 레이턴시 신호(CL3)은 CAS 레이턴시가 3일 때 활성화되는 신호이고 CAS 레이턴시 신호(CL4)은 CAS 레이턴시가 4일 때 활성화되는 신호이다.
도 4는 도 3에 도시된 지연라인(33) 및 단위 지연시간 조절회로(38)의 상세 회로도이다.
도 4를 참조하면, 지연라인(33)은 직렬로 연결된 다수개의 단위 지연기들(331,332,333)을 포함한다. 여기에서는 예로서 3개의 단위 지연기들이 포함된 경우가 도시되어 있다. 지연라인(33)은 제어신호들(S1,S2,S3)에 응답하여 지연라인(33) 내의 선택되는 단위 지연기들을 통해 외부클럭 신호(CLKin)를 지연시켜 지연된 신호를 내부클럭 신호(CLKout)로서 출력한다. 예컨대 제어신호들(S1,S2,S3)이 (0,1,0)일 때는, 외부클럭 신호(CLKin)가 두 개의 단위 지연기들(332,333)을 통해 지연되고 그 지연된 신호가 내부클럭 신호(CLKout)로서 출력된다. 제어신호들(S1,S2,S3)이 좌측으로 쉬프트되어 (1,0,0)이 될 때는, 외부클럭 신호(CLKin)가 3개의 단위 지연기들(331,332,333)을 통해 지연되고 그 지연된 신호가 내부클럭 신호(CLKout)로서 출력된다.
한편 단위 지연기들(331,332,333)의 지연시간은, 높은 동작주파수 영역(CL=5)에서 좋은 락킹 레졸루션(fine locking resolution)을 제공하기 위해 짧은 것이 바람직하다.
단위 지연시간 조절회로(38)는 각 단위 지연기(331,332,333)에 연결되고 CAS 레이턴시 신호들(CL3,CL4)에 응답하여 각 단위지연기의 지연시간을 증가시키는 다수개의 프로그래머블 지연소자들(381,382,383)을 구비한다. 각각의 프로그래머블 지연소자들(381,382,383)은 제1 및 제2스위치(SW1,SW2)와 제1 및 제2모스 커패시터(MOS capacitor)(CP1,CP2)를 구비한다.
제1스위치(SW1)는 일단이 각 단위 지연기(331,332,333)의 일노드(D1,D2,D3)에 연결되고 CAS 레이턴시 신호(CL4)에 응답하여 턴온 또는 턴오프된다. 제2스위치(SW2)는 일단이 각 단위 지연기(331,332,333)의 일노드(D1,D2,D3)에 연결되고 CAS 레이턴시 신호(CL3)에 응답하여 턴온 또는 턴오프된다. 제1커패시터(CP1)는 제1스위치(SW1)의 타단과 접지(VSS) 사이에 연결되고 제2커패시터(CP2)는 제2스위치(SW2)의 타단과 접지(VSS) 사이에 연결된다. 제2커패시터(CP2)의 용량은 제1커패시터(CP1)의 용량에 비하여 크다.
좀더 설명하면, CAS 레이턴시가 5인 경우에는 즉 높은 동작주파수 영역에서는 CL3와 CL4가 논리"로우"로 비활성화된다. 이에 따라 제1 및 제2스위치(SW1,SW2)는 모두 턴오프되고 단위 지연기들(331,332,333)의 노드들(D1,D2,D3)의 부하 커패시턴스는 증가되지 않으며, 따라서 단위 지연기들(331,332,333)의 지연시간은 증가되지 않는다. CAS 레이턴시가 4인 경우에는 즉 중간 동작주파수 영역에서는 CL4는 논리"하이"로 활성화되고 CL3는 논리"로우"로 비활성화된다. 이에 따라 제1스위치(SW1)는 턴온되고 제2스위치(SW2)는 턴오프되며 따라서 노드들(D1,D2,D3)에 제1커패시터(CP1)가 연결된다. 그 결과 노드들(D1,D2,D3)의 부하 커패시턴스가 증가되며 따라서 단위 지연기들(331,332,333)의 지연시간이 증가된다.
CAS 레이턴시가 3인 경우에는 즉 낮은 동작주파수 영역에서는 CL3는 논리"하이"로 활성화되고 CL4는 논리"로우"로 비활성화된다. 이에 따라 제1스위치(SW1)는 턴오프되고 제2스위치(SW2)는 턴온되며 따라서 노드들(D1,D2,D3)에 제2커패시터(CP2)가 연결된다. 그 결과 노드들(D1,D2,D3)의 부하 커패시턴스가 더욱 증가되며 따라서 단위 지연기들(331,332,333)의 지연시간이 더욱 증가된다.
한편 여기에서는 제2커패시터(CP2)의 용량이 제1커패시터(CP1)의 용량에 비하여 큰 경우가 설명되었으나 제2커패시터(CP2)의 용량과 제1커패시터(CP1)의 용량을 동일하게 할 수도 있다. 이러한 경우에는 CAS 레이턴시가 4일 때제1스위치(SW1)는 턴온되고 제2스위치(SW2)는 턴오프되며 CAS 레이턴시가 3일 때는 제1스위치(SW1)와 제2스위치(SW2)가 모두 턴온된다.
또한 여기에서는 제1커패시터(CP1)와 제2커패시터(CP2)가 엔모스 커패시터로 구성된 경우가 설명되었으나, 제1커패시터(CP1)와 제2커패시터(CP2)는 피모스 커패시터로 구성될 수도 있으며 이러한 경우에는 제1커패시터(CP1)의 일단과 제2커패시터(CP2)의 일단이 접지(VSS) 대신에 전원전압(VDD)에 연결된다.
도 5는 도 3에 도시된 단위 지연시간 조절회로의 다른 구성예를 나타내는 도면이다.
도 5를 참조하면, 단위 지연시간 조절회로(38')는 도 4에 도시된 프로그래머블 지연소자들(381,382,383)과 다른 형태를 갖는 프로그래머블 지연소자들(381',382',383') 및 CAS 레이턴시 신호들(CL3,CL4)에 응답하는 논리회로(400)를 구비한다.
각각의 프로그래머블 지연소자들(381',382',383')은 제1 및 제2모스 커패시터(CP3,CP4)를 구비한다. 제1커패시터(CP3)의 일단 및 제2커패시터(CP4)의 일단은 단위 지연기들(331,332,333)의 노드들(D1,D2,D3)에 연결된다. 제1커패시터(CP3)의 타단은 논리회로(400)의 제1출력단(X)에 연결되고 제2커패시터(CP4)의 타단은 논리회로(400)의 제2출력단(Y)에 연결된다.
논리회로(400)는 노아게이트(401), 인버터(402), 및 오아게이트(403)를 구비하며, CAS 레이턴시 신호(CL3)가 논리"하이"로 활성화될 때는 제1출력단(X) 및 제2출력단(Y)으로 논리"로우" 값을 출력하고 CAS 레이턴시 신호(CL4)가 논리"하이"로활성화될 때는 제1출력단(X)으로 논리"로우" 값을 제2출력단(Y)으로 논리"하이" 값을 출력한다.
좀더 설명하면, CAS 레이턴시가 5인 경우에는 즉 높은 동작주파수 영역에서는 CL3와 CL4가 논리"로우"로 비활성화되고 이에 따라 논리회로(400)의 제1출력단(X) 및 제2출력단(Y)은 논리"하이"가 된다. 따라서 단위 지연기들(331,332,33)의 노드들(D1,D2,D3)의 부하 커패시턴스는 거의 증가되지 않으며, 따라서 단위 지연기들(331,332,33)의 지연시간은 증가되지 않는다. CAS 레이턴시가 4인 경우에는 즉 중간 동작주파수 영역에서는 CL4는 논리"하이"로 활성화되고 CL3는 논리"로우"로 비활성화된다. 이에 따라 논리회로(400)의 제1출력단(X)은 논리"로우"가 되고 제2출력단(Y)은 논리"하이"가 된다. 그 결과 노드들(D1,D2,D3)의 부하 커패시턴스가 증가되며 따라서 단위 지연기들(331,332,33)의 지연시간이 증가된다.
CAS 레이턴시가 3인 경우에는 즉 낮은 동작주파수 영역에서는 CL3는 논리"하이"로 활성화되고 CL4는 논리"로우"로 비활성화된다. 이에 따라 논리회로(400)의 제1출력단(X) 및 제2출력단(Y)은 논리"로우"가 된다. 그 결과 노드들(D1,D2,D3)의 부하 커패시턴스는 더욱 증가되며 따라서 단위 지연기들(331,332,33)의 지연시간이 더욱 증가된다.
도 6은 도 3의 본 발명에 따른 DLL에서 클럭 싸이클 시간과 단위 지연기들의 지연시간 간의 관계를 나타내는 도면이다. 도 6은 외부클럭 신호(CLKin), 즉 동작클럭의 주파수가 166Mhz - 200Mhz인 경우에는 CAS 레이턴시가 3이고 200Mhz -250Mhz인 경우에는 CAS 레이턴시가 4이고 250Mhz - 300Mhz인 경우에는 CAS 레이턴시가 5인 싱크로너스 디램을 기준으로 도시되었다. 여기에서 tCC는 동작클럭의 주기를 나타낸다.
도 6에서 보는 바와 같이, 본 발명에 따른 DLL에서는 높은 동작주파수 영역(CL=5)에서 단위 지연기의 지연시간(td), 즉 락킹 레졸루션(Locking resolution)이 (1/6)ns일 때, 중간 동작주파수 영역(CL=4)에서는 락킹 레졸루션이 (2/6)ns로 즉 2배로 증가된다. 또한 낮은 동작주파수 영역(CL=3)에서는 락킹 레졸루션이 (4/6)ns로 즉 4배로 증가된다.
이에 따라 종래기술과 달리 단위 지연기들의 개수를 늘리지 않고서도 낮은 동작주파수 영역(CL=3)에서의 동작이 보장된다. 즉 넓은 락킹 범위(Locking range)가 보장된다. 또한 낮은 동작주파수 영역(CL=3)에서 락킹 싸이클 시간이 9 싸이클 이하가 되므로 락킹 싸이클 시간이 짧아지게 된다.
한편 도 6에서는 설명의 편의를 위하여 동작주파수 영역에 따라 즉 CAS 레이턴시에 따라 단위 지연기의 지연시간(td) 즉 락킹 레졸루션이 2배씩 증가하는 경우가 설명되었으나 이는 제한되는 것이 아니며 다양한 변형이 가능하다.
도 7은 본 발명의 제2실시예에 따른 DLL을 나타내는 블록도이다.
도 7을 참조하면, 본 발명의 제2실시예에 따른 DLL은 위상검출기(71), 지연라인(73), 제어회로(75), 지연 보상기(77), 및 모드 레지스터 셋트(79)를 구비한다.
위상검출기(71), 지연라인(73), 지연 보상기(77), 및 모드 레지스터셋트(79)는 도 3의 제1실시예에서의 위상검출기(11), 지연라인(13), 지연 보상기(17), 및 모드 레지스터 셋트(19)와 구성 및 동작이 동일하다. 따라서 이들에 대한 상세한 설명은 생략된다.
제어회로(75)는 쉬프트 레지스터로 구성되며 지연라인(73)의 지연시간을 가변시키기 위해 우이동 신호(SR) 또는 좌이동 신호(SL)에 응답하여 출력신호들인 제어신호들(S1 내지 Sn)을 쉬프트시킨다. 이에 따라 제어신호들(S1 내지 Sn)의 값의 변화에 따라 지연라인(33) 내에서 선택되는 단위 지연기들의 개수가 가변된다. 특히 제어회로(75)는 지연 제어신호들 즉 모드 레지스터 셋트(79)에서 출력되는 CAS 레이턴시 신호들(CL3,CL4,CL5)에 응답하여 지연라인(73)의 락킹 위상스텝(Locking phase step)을 가변시킨다. 제어회로(75)의 구성 및 동작은 도 8을 참조하여 상세히 설명된다.
도 8은 도 7에 도시된 지연라인(73) 및 제어회로(75)의 상세 회로도이다.
도 8을 참조하면, 지연라인(73)의 단위 지연기들(731,732,733)은 도 4에 도시된 단위 지연기들(331,332,333)과 동일하다. 제어회로(75)는, 다수개의 스테이지(Stage)들, 즉 플립플롭들(751,752,753)로 구성되는 쉬프트 레지스터, 다수개의 스위치들(754 내지 757), 및 쉬프트 레지스터 제어부(758)를 구비한다. 도 8에서는 설명의 편의상 3개의 스테이지들이 도시되었다.
쉬프트 레지스터의 각 스테이지들(751,752,753)의 출력단으로부터 제어신호들(S1,S2,S3)이 출력된다. 쉬프트 레지스터 제어부(758)는 위상검출기의 출력신호들(SL,SR)에 응답하여 상기 쉬프트 레지스터를 제어한다.
스위치들(754 내지 757)은 각 스테이지들(751,752,753) 사이에 연결되고 대응되는 CAS 레이턴시 신호들(CL3,CL4,CL5)에 응답하여 턴온 또는 턴오프된다. 즉 스위치(754)는 스테이지(751)의 입력단과 스테이지(752)의 출력단 사이에 연결되고 CAS 레이턴시 신호(CL5)가 논리"하이"로 활성화될 때 턴온된다. 스위치(755)는 스테이지(752)의 입력단과 스테이지(753)의 출력단 사이에 연결되고 CAS 레이턴시 신호(CL5)가 논리"하이"로 활성화될 때 턴온된다.
스위치(756)는 스테이지(751)의 입력단과 스테이지(753)의 출력단 사이에 연결되고 CAS 레이턴시 신호(CL4)가 논리"하이"로 활성화될 때 턴온된다. 스위치(757)는 스테이지(751)의 출력단과 스테이지(753)의 출력단 사이에 연결되고 CAS 레이턴시 신호(CL3)가 논리"하이"로 활성화될 때 턴온된다.
좀더 설명하면, CAS 레이턴시가 5인 경우에는 즉 높은 동작주파수 영역에서는 CL5는 논리"하이"로 활성화되고 CL3와 CL4가 논리"로우"로 비활성화된다. 이에 따라 스위치들(754,755)은 턴온되고 스위치들(756,757)은 턴오프된다. 따라서 스테이지(753)의 입력단을 통해 입력되는 값은 제어클럭(CT)에 응답하여 한 스테이지씩 쉬프트된다. CAS 레이턴시가 4인 경우에는 즉 중간 동작주파수 영역에서는 CL4가 논리"하이"로 활성화되고 CL3와 CL5는 논리"로우"로 비활성화된다. 이에 따라 스위치들(754,755,757)은 턴오프되고 스위치(756)은 턴온된다. 따라서 스테이지(753)의 입력단을 통해 입력되는 값은 제어클럭(CT)에 응답하여 두 스테이지씩 쉬프트된다. CAS 레이턴시가 3인 경우에는 즉 낮은 동작주파수 영역에서는 CL3가 논리"하이"로 활성화되고 CL4와 CL5는 논리"로우"로 비활성화된다. 이에 따라스위치들(754,755,756)은 턴오프되고 스위치(757)은 턴온된다. 따라서 스테이지(753)의 입력단을 통해 입력되는 값은 제어클럭(CT)에 응답하여 세 스테이지씩 쉬프트된다.
결국 제어회로(75)는 CAS 레이턴시 신호들(CL3,CL4,CL5)에 응답하여 지연라인(73)의 락킹 위상스텝(Locking phase step) 다시말해 락킹 레졸루션(Locking resolution)을 가변시킨다. 예컨대 단위 지연기들(731,732,733)의 지연시간이 (1/6)ns이라고 가정할 때, CAS 레이턴시가 5인 경우에는 쉬프트 레지스터가 한 스테이지씩 쉬프트되므로 락킹 레졸루션은 (1/6)ns가 되고 CAS 레이턴시가 4인 경우에는 쉬프트 레지스터가 두 스테이지씩 쉬프트되므로 락킹 레졸루션은 (2/6)ns로 증가된다. 또한 CAS 레이턴시가 3인 경우에는 쉬프트 레지스터가 세 스테이지씩 쉬프트되므로 락킹 레졸루션은 (3/6)ns로 증가된다.
이에 따라 제1실시예에서와 마찬가지로, 단위 지연기들의 개수를 늘리지 않고서도 낮은 동작주파수 영역(CL=3)에서의 동작이 보장된다. 즉 넓은 락킹 범위(Locking range)가 보장된다. 또한 낮은 동작주파수 영역(CL=3)에서 락킹 싸이클 시간이 짧아지게 된다.
한편 도 8에서는 설명의 편의를 위하여 동작주파수 영역에 따라 즉 CAS 레이턴시에 따라 락킹 레졸루션이 2배씩 증가하는 경우가 설명되었으나 이는 제한되는 것이 아니며 다양한 변형이 가능하다.
도 9는 본 발명의 제3실시예에 따른 DLL을 나타내는 블록도이다. 상술한 제1실시예 및 제2실시예는 디지털 DLL에 관한 것인 반면에 제3실시예는 아나로그 DLL에 관한 것이다.
도 9를 참조하면, 본 발명의 제3실시예에 따른 아나로그 DLL은 위상검출기(91), 전압제어 지연라인(Voltage controlled delay line, VCDL)(93), 전하펌프(Charge pump) 회로(95), 저역통과 필터(Low pass filter)(97), 단위 지연시간 조절회로(Unit delay time adjust circuit)(98), 모드 레지스터 셋트(99), 및 지연보상기(100)를 구비한다.
전압제어 지연라인(93)은 제어전압(Vc)에 의해 제어되며 직렬연결된 다수개의 단위 지연기들을 포함하고 외부클럭 신호(CLKin)를 지연시켜 지연된 신호를 내부클럭 신호(CLKout)로서 출력한다. 위상검출기(91)는 내부클럭 신호(CLKout)가 지연보상기(100)를 통한 신호(CLKout')와 외부클럭 신호(CLKin) 사이의 위상차를 검출한다.
지연보상기(100)는 제1 및 제2실시예들에서의 지연보상기들과 동일한 것으로서 필요에 따라 상기 DLL에 포함되지 않을 수도 있다. 이러한 경우에는 내부클럭 신호(CLKout)가 위상검출기(91)에 직접 입력되고 위상검출기(91)는 내부클럭 신호(CLKout)와 외부클럭 신호(CLKin) 사이의 위상차를 검출한다.
전하펌프 회로(95)는 위상검출기(95)의 출력신호들(UP,DOWN)에 응답하여 전압제어 지연라인(93) 내의 단위 지연기들의 지연시간을 가변시키기 위한 제어전압(Vc)을 발생한다.
단위 지연시간 조절회로(98) 및 모드 레지스터 셋트(99)는 도 3의 제1실시예에 도시된 단위 지연시간 조절회로(38) 및 모드 레지스터 셋트(39)와 그 구성 및동작이 동일하다. 따라서 상기 제3실시예에 따른 아나로그 DLL은 단위 지연시간 조절회로(98) 및 모드 레지스터 셋트(99)에 의해 도 3의 제1실시예에 따른 DLL과 동일한 효과를 달성한다.
이상 도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 지연동기 루프 회로는 단위 지연기들의 개수를 늘리지 않고서도 넓은 락킹 범위를 가지며 또한 락킹 싸이클 시간을 줄일 수 있는 장점이 있다.

Claims (24)

  1. 직렬연결된 다수개의 단위 지연기들을 포함하고 제어신호들에 응답하여 선택되는 단위 지연기들을 통해 외부클럭 신호를 지연시키는 지연라인;
    상기 외부클럭 신호와 상기 지연라인으로부터 출력되는 내부클럭 신호 사이의 위상차를 검출하는 위상검출기;
    상기 위상검출기의 출력신호들에 응답하여 상기 제어신호들을 발생하는 제어회로; 및
    상기 지연라인의 각 단위 지연기에 연결되고 지연 제어신호들에 응답하여 상기 각 단위지연기의 지연시간을 가변시키는 단위 지연시간 조절회로를 구비하는 것을 특징으로 하는 지연동기 루프 회로.
  2. 제1항에 있어서, 상기 지연 제어신호들은 CAS 레이턴시 신호들인 것을 특징으로 하는 지연동기 루프 회로.
  3. 제2항에 있어서, 상기 지연동기 루프 회로는,
    상기 CAS 레이턴시 신호들을 출력하는 모드 레지스터 셋트를 더 구비하는 것을 특징으로 하는 지연동기 루프 회로.
  4. 제1항에 있어서, 상기 지연동기 루프 회로는,
    상기 내부클럭 신호가 출력되는 상기 지연라인의 출력단과 상기 위상검출기 사이에 연결되고, 상기 내부클럭 신호를 소정시간 지연시켜 지연된 신호를 상기 위상 검출기에 제공하는 지연보상기를 더 구비하는 것을 특징으로 하는 지연동기 루프 회로.
  5. 제1항에 있어서, 상기 단위 지연시간 조절회로는,
    상기 각 단위 지연기에 연결되고 상기 지연 제어신호들에 응답하여 상기 각 단위지연기의 지연시간을 증가시키는 다수개의 프로그래머블 지연소자들을 구비하는 것을 특징으로 하는 지연동기 루프 회로.
  6. 제5항에 있어서, 상기 각 프로그래머블 지연소자는,
    일단이 상기 각 단위 지연기의 일노드에 연결되고 상기 지연 제어신호들중 제1지연 제어신호에 응답하는 제1스위치;
    상기 제1스위치의 타단과 기준전압 사이에 연결되는 제1커패시터;
    일단이 상기 각 단위 지연기의 일노드에 연결되고 상기 지연 제어신호들중 제2지연 제어신호에 응답하는 제2스위치; 및
    상기 제2스위치의 타단과 상기 기준전압 사이에 연결되는 제2커패시터를 구비하는 것을 특징으로 하는 지연동기 루프 회로.
  7. 제6항에 있어서, 상기 제1커패시터 및 제2커패시터는 엔모스 커패시터이고 상기 기준전압은 접지전압인 것을 특징으로 하는 지연동기 루프 회로.
  8. 제6항에 있어서, 상기 제1커패시터 및 제2커패시터는 피모스 커패시터이고 상기 기준전압은 전원전압인 것을 특징으로 하는 지연동기 루프 회로.
  9. 제5항에 있어서, 상기 각 프로그래머블 지연소자는,
    상기 지연 제어신호들에 응답하는 논리회로;
    상기 각 단위 지연기의 일노드와 상기 논리회로의 제1출력단 사이에 연결되는 제1커패시터; 및
    상기 각 단위 지연기의 일노드와 상기 논리회로의 제2출력단 사이에 연결되는 제2커패시터를 구비하는 것을 특징으로 하는 지연동기 루프 회로.
  10. 제1항에 있어서, 상기 제어회로는,
    다수개의 스테이지로 구성되고 각 스테이지의 출력단으로부터 상기 제어신호를 출력하는 쉬프트 레지스터를 구비하는 것을 특징으로 하는 지연동기 루프 회로.
  11. 직렬연결된 다수개의 단위 지연기들을 포함하고 제어신호들에 응답하여 선택되는 단위 지연기들을 통해 외부클럭 신호를 지연시키는 지연라인;
    상기 외부클럭 신호의 위상과 상기 지연라인으로부터 출력되는 내부클럭 신호의 위상을 비교하는 위상검출기;
    상기 위상검출기의 출력신호들에 응답하여 상기 제어신호들을 발생하고 지연 제어신호들에 응답하여 상기 지연라인의 락킹 위상스텝을 가변시키는 제어회로를 구비하는 것을 특징으로 하는 지연동기 루프 회로.
  12. 제11항에 있어서, 상기 지연 제어신호들은 CAS 레이턴시 신호들인 것을 특징으로 하는 지연동기 루프 회로.
  13. 제12항에 있어서, 상기 지연동기 루프 회로는,
    상기 CAS 레이턴시 신호들을 출력하는 모드 레지스터 셋트를 더 구비하는 것을 특징으로 하는 지연동기 루프 회로.
  14. 제11항에 있어서, 상기 지연동기 루프 회로는,
    상기 내부클럭 신호가 출력되는 상기 지연라인의 출력단과 상기 위상검출기 사이에 연결되고, 상기 내부클럭 신호를 소정시간 지연시켜 지연된 신호를 상기 위상 검출기에 제공하는 지연보상기를 더 구비하는 것을 특징으로 하는 지연동기 루프 회로.
  15. 제11항에 있어서, 상기 제어회로는,
    다수개의 스테이지로 구성되고 각 스테이지의 출력단으로부터 상기 제어신호를 출력하는 쉬프트 레지스터;
    각 스테이지 사이에 연결되고 대응되는 지연 제어신호에 응답하는 다수개의 스위치들; 및
    상기 위상검출기의 출력신호들에 응답하여 상기 쉬프트 레지스터를 제어하는 쉬프트 레지스터 제어부를 구비하는 것을 특징으로 하는 지연동기 루프 회로.
  16. 직렬연결된 다수개의 단위 지연기들을 포함하고 외부클럭 신호를 지연시키는전압제어 지연라인;
    상기 외부클럭 신호와 상기 전압제어 지연라인으로부터 출력되는 내부클럭 사이의 위상차를 검출하는 위상검출기;
    상기 위상검출기의 출력신호들에 응답하여 상기 단위 지연기들의 지연시간을 가변시키기 위한 제어전압을 발생하는 전하펌프 회로; 및
    상기 전압제어 지연라인의 각 단위 지연기에 연결되고 지연 제어신호들에 응답하여 상기 각 단위지연기의 지연시간을 가변시키는 단위 지연시간 조절회로를 구비하는 것을 특징으로 하는 지연동기 루프 회로.
  17. 제16항에 있어서, 상기 지연 제어신호들은 CAS 레이턴시 신호들인 것을 특징으로 하는 지연동기 루프 회로.
  18. 제17항에 있어서, 상기 지연동기 루프 회로는,
    상기 CAS 레이턴시 신호들을 출력하는 모드 레지스터 셋트를 더 구비하는 것을 특징으로 하는 지연동기 루프 회로.
  19. 제16항에 있어서, 상기 지연동기 루프 회로는,
    상기 전하펌프 회로와 상기 전압제어 지연라인 사이에 연결되는 저역통과 필터를 더 구비하는 것을 특징으로 하는 지연동기 루프 회로.
  20. 제16항에 있어서, 상기 단위 지연시간 조절회로는,
    상기 각 단위 지연기에 연결되고 상기 지연 제어신호들에 응답하여 상기 각 단위지연기의 지연시간을 증가시키는 다수개의 프로그래머블 지연소자들을 구비하는 것을 특징으로 하는 지연동기 루프 회로.
  21. 제20항에 있어서, 상기 각 프로그래머블 지연소자는,
    일단이 상기 각 단위 지연기의 일노드에 연결되고 상기 지연 제어신호들중 제1지연 제어신호에 응답하는 제1스위치;
    상기 제1스위치의 타단과 기준전압 사이에 연결되는 제1커패시터;
    일단이 상기 각 단위 지연기의 일노드에 연결되고 상기 지연 제어신호들중 제2지연 제어신호에 응답하는 제2스위치; 및
    상기 제2스위치의 타단과 상기 기준전압 사이에 연결되는 제2커패시터를 구비하는 것을 특징으로 하는 지연동기 루프 회로.
  22. 제21항에 있어서, 상기 제1커패시터 및 제2커패시터는 엔모스 커패시터이고 상기 기준전압은 접지전압인 것을 특징으로 하는 지연동기 루프 회로.
  23. 제21항에 있어서, 상기 제1커패시터 및 제2커패시터는 피모스 커패시터이고 상기 기준전압은 전원전압인 것을 특징으로 하는 지연동기 루프 회로.
  24. 제20항에 있어서, 상기 각 프로그래머블 지연소자는,
    상기 지연 제어신호들에 응답하는 논리회로;
    상기 각 단위 지연기의 일노드와 상기 논리회로의 제1출력단 사이에 연결되는 제1커패시터; 및
    상기 각 단위 지연기의 일노드와 상기 논리회로의 제2출력단 사이에 연결되는 제1커패시터를 구비하는 것을 특징으로 하는 지연동기 루프 회로.
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DE10252491A DE10252491B4 (de) 2001-11-07 2002-11-06 Verzögerungsregelkreisschaltung und -verfahren
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Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6081147A (en) * 1994-09-29 2000-06-27 Fujitsu Limited Timing controller and controlled delay circuit for controlling timing or delay time of a signal by changing phase thereof
US7251305B2 (en) * 2002-05-17 2007-07-31 Sun Microsystems, Inc. Method and apparatus to store delay locked loop biasing parameters
US6891415B2 (en) * 2002-06-11 2005-05-10 Micron Technology, Inc. Method and apparatus for enabling a timing synchronization circuit
US6819599B2 (en) * 2002-08-01 2004-11-16 Micron Technology, Inc. Programmable DQS preamble
DE10330796B4 (de) * 2002-10-30 2023-09-14 Hynix Semiconductor Inc. Registergesteuerter Delay Locked Loop mit Beschleunigungsmodus
KR100500929B1 (ko) * 2002-11-27 2005-07-14 주식회사 하이닉스반도체 지연 고정 루프 회로
KR100518548B1 (ko) * 2002-12-30 2005-10-04 삼성전자주식회사 개선된 보상 지연 회로를 가지는 반도체 메모리 장치의ｄｌｌ 및 이에 대한 지연시간 보상방법
US8934597B2 (en) * 2003-03-12 2015-01-13 Infineon Technologies Ag Multiple delay locked loop integration system and method
US6865135B2 (en) * 2003-03-12 2005-03-08 Micron Technology, Inc. Multi-frequency synchronizing clock signal generator
US7477716B2 (en) * 2003-06-25 2009-01-13 Mosaid Technologies, Inc. Start up circuit for delay locked loop
KR100531457B1 (ko) * 2003-07-23 2005-11-28 (주)다윈텍 다 위상 클럭신호 발생을 위한 발진기가 배제된 지연 동기루프
KR100541548B1 (ko) * 2003-09-08 2006-01-11 삼성전자주식회사 대역 확산 클럭 발생회로 및 방법
KR100542696B1 (ko) * 2003-11-13 2006-01-11 주식회사 하이닉스반도체 반도체 장치의 리페어 퓨즈 박스
US7065666B2 (en) * 2003-11-13 2006-06-20 Micron Technology, Inc. Apparatus and method for generating a delayed clock signal
KR100514414B1 (ko) * 2003-11-20 2005-09-09 주식회사 하이닉스반도체 지연 동기 루프
US6952127B2 (en) * 2003-11-21 2005-10-04 Micron Technology, Inc. Digital phase mixers with enhanced speed
US6982578B2 (en) * 2003-11-26 2006-01-03 Micron Technology, Inc. Digital delay-locked loop circuits with hierarchical delay adjustment
US6914467B2 (en) * 2003-12-04 2005-07-05 International Business Machines Corporation Dual edge programmable delay unit
KR100546215B1 (ko) * 2003-12-05 2006-01-24 주식회사 하이닉스반도체 펄스 폭 제어 회로
US7795934B2 (en) * 2003-12-11 2010-09-14 Micron Technology, Inc. Switched capacitor for a tunable delay circuit
US6982579B2 (en) * 2003-12-11 2006-01-03 Micron Technology, Inc. Digital frequency-multiplying DLLs
US7009434B2 (en) * 2003-12-12 2006-03-07 Micron Technology, Inc. Generating multi-phase clock signals using hierarchical delays
US7222224B2 (en) * 2004-05-21 2007-05-22 Rambus Inc. System and method for improving performance in computer memory systems supporting multiple memory access latencies
JP4271623B2 (ja) * 2004-06-17 2009-06-03 富士通株式会社 クロック調整装置および方法
US7157952B2 (en) * 2004-08-20 2007-01-02 L-3 Integrated Systems Company Systems and methods for implementing delay line circuitry
US7920017B2 (en) * 2004-12-16 2011-04-05 Analog Devices, Inc. Programmable clock booster system
KR100713082B1 (ko) * 2005-03-02 2007-05-02 주식회사 하이닉스반도체 클럭의 듀티 비율을 조정할 수 있는 지연 고정 루프
US7428284B2 (en) * 2005-03-14 2008-09-23 Micron Technology, Inc. Phase detector and method providing rapid locking of delay-lock loops
JP4667196B2 (ja) * 2005-10-12 2011-04-06 パナソニック株式会社 位相調整回路
KR100723511B1 (ko) * 2005-11-14 2007-05-30 삼성전자주식회사 전하 펌프 회로, 이를 포함하는 위상 동기 루프 회로 및지연 동기 루프 회로
KR100656464B1 (ko) * 2005-12-28 2006-12-11 주식회사 하이닉스반도체 반도체 메모리의 출력 인에이블 신호 생성장치 및 방법
EP1806751A1 (en) 2005-12-30 2007-07-11 STMicroelectronics Pvt. Ltd. Programmable delay introducing circuit in self timed memory
US7982511B2 (en) * 2006-02-09 2011-07-19 Hynix Semiconductor Inc. DLL circuit and method of controlling the same
US7716511B2 (en) * 2006-03-08 2010-05-11 Freescale Semiconductor, Inc. Dynamic timing adjustment in a circuit device
JP5143370B2 (ja) * 2006-03-23 2013-02-13 富士通セミコンダクター株式会社 遅延制御回路
KR100807116B1 (ko) * 2006-10-31 2008-02-26 주식회사 하이닉스반도체 지연 고정 루프
KR100795025B1 (ko) * 2006-12-07 2008-01-16 주식회사 하이닉스반도체 Ｄｌｌ 회로의 동작 모드 설정 장치 및 방법
US7755403B2 (en) 2006-11-14 2010-07-13 Hynix Semiconductor Inc. Apparatus and method of setting operation mode in DLL circuit
KR100784921B1 (ko) * 2006-11-14 2007-12-11 주식회사 하이닉스반도체 Ｄｌｌ 회로의 동작 모드 설정 장치
JP4774005B2 (ja) * 2007-04-11 2011-09-14 ザインエレクトロニクス株式会社 受信装置
KR100857446B1 (ko) * 2007-05-11 2008-09-10 주식회사 하이닉스반도체 Ｄｌｌ 회로의 동작 모드 설정 장치
TWI358902B (en) * 2007-12-31 2012-02-21 Ind Tech Res Inst Signal delay circuit
CN101562450B (zh) * 2008-04-16 2012-07-18 北京兆易创新科技有限公司 逐位逼近延迟锁相环电路以及调整时钟信号的方法
JP2010028342A (ja) * 2008-07-17 2010-02-04 Sanyo Electric Co Ltd Ｄｌｌ回路
US8161313B2 (en) * 2008-09-30 2012-04-17 Mosaid Technologies Incorporated Serial-connected memory system with duty cycle correction
US8181056B2 (en) * 2008-09-30 2012-05-15 Mosaid Technologies Incorporated Serial-connected memory system with output delay adjustment
US7864625B2 (en) * 2008-10-02 2011-01-04 International Business Machines Corporation Optimizing SRAM performance over extended voltage or process range using self-timed calibration of local clock generator
KR101004665B1 (ko) * 2009-06-12 2011-01-04 주식회사 하이닉스반도체 반도체 메모리 장치 및 출력 인에이블 신호 생성 방법
US8531909B2 (en) 2010-06-18 2013-09-10 SK Hynix Inc. Delay-locked loop having loop bandwidth dependency on operating frequency
US8269535B1 (en) 2011-07-15 2012-09-18 Elite Semiconductor Memory Technology Inc. Delay-locked loop and method of using the same
KR101326117B1 (ko) 2013-06-25 2013-11-06 홍익대학교 산학협력단 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로 및 제어방법
US9225322B2 (en) 2013-12-17 2015-12-29 Micron Technology, Inc. Apparatuses and methods for providing clock signals
CN105610434B (zh) * 2016-02-26 2018-08-10 西安紫光国芯半导体有限公司 一种自适应的延迟锁相环
CN108551342B (zh) * 2018-03-20 2022-04-01 上海集成电路研发中心有限公司 一种具有宽频率输入范围的延迟锁相环
US10762947B2 (en) * 2018-10-04 2020-09-01 Samsung Electronics Co., Ltd. Memory devices

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990040859A (ko) * 1997-11-20 1999-06-15 윤종용 동기형 메모리 장치
KR19990076165A (ko) * 1998-03-28 1999-10-15 김영환 출력 클럭의 위상 조절 장치
KR19990085179A (ko) * 1998-05-14 1999-12-06 김영환 고속 위상 동기 회로 및 그를 이용한 위상 동기 방법
JP2000059210A (ja) * 1998-08-14 2000-02-25 Fujitsu Ltd 外部負荷を考慮したｄｌｌ回路
JP2001005554A (ja) * 1999-06-18 2001-01-12 Hitachi Ltd 半導体装置及びタイミング制御回路
KR20020009492A (ko) * 2000-07-24 2002-02-01 가나이 쓰토무 클럭생성회로, 클럭생성회로의 제어방법, 클럭재생회로,반도체기억장치 및 다이내믹 랜덤 엑세스 메모리

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0246598A (ja) * 1988-08-09 1990-02-15 Matsushita Electric Ind Co Ltd 可変長シフト・レジスタ
JP2751819B2 (ja) 1994-02-28 1998-05-18 松下電器産業株式会社 テレビジョン信号処理装置
JP2771464B2 (ja) * 1994-09-29 1998-07-02 日本電気アイシーマイコンシステム株式会社 ディジタルｐｌｌ回路
JPH08180678A (ja) * 1994-12-27 1996-07-12 Hitachi Ltd ダイナミック型ｒａｍ
US5841707A (en) * 1995-11-29 1998-11-24 Texas Instruments Incorporated Apparatus and method for a programmable interval timing generator in a semiconductor memory
JPH1013219A (ja) * 1996-06-27 1998-01-16 Mitsubishi Electric Corp クロック信号のズレを防止する回路
JPH1069769A (ja) 1996-08-29 1998-03-10 Fujitsu Ltd 半導体集積回路
JPH10283779A (ja) * 1997-04-09 1998-10-23 Mitsubishi Electric Corp 同期型半導体記憶装置
JP4040140B2 (ja) * 1997-05-14 2008-01-30 富士通株式会社 半導体装置及びそのアクセスタイム調整方法
US6100736A (en) * 1997-06-05 2000-08-08 Cirrus Logic, Inc Frequency doubler using digital delay lock loop
JP3161377B2 (ja) 1997-07-25 2001-04-25 日本電気株式会社 半導体記憶装置
JPH11120769A (ja) * 1997-10-13 1999-04-30 Mitsubishi Electric Corp 同期型半導体記憶装置
KR100264077B1 (ko) * 1997-11-21 2000-08-16 김영환 반도체 소자의 클럭보상장치
JPH11203864A (ja) * 1998-01-14 1999-07-30 Mitsubishi Electric Corp 同期型半導体記憶装置
JPH11205128A (ja) * 1998-01-14 1999-07-30 Toshiba Microelectronics Corp 位相制御装置及びその方法
JP3526208B2 (ja) * 1998-04-09 2004-05-10 富士通株式会社 半導体装置
JP3763673B2 (ja) * 1998-06-11 2006-04-05 富士通株式会社 Ｄｌｌ回路
US6137334A (en) * 1998-07-06 2000-10-24 Micron Technology, Inc. Logic circuit delay stage and delay line utilizing same
KR100295052B1 (ko) * 1998-09-02 2001-07-12 윤종용 전압제어지연라인의단위지연기들의수를가변시킬수있는제어부를구비하는지연동기루프및이에대한제어방법
JP4286933B2 (ja) 1998-09-18 2009-07-01 富士通マイクロエレクトロニクス株式会社 半導体記憶装置
JP3993717B2 (ja) 1998-09-24 2007-10-17 富士通株式会社 半導体集積回路装置
KR100351889B1 (ko) * 1998-11-13 2002-11-18 주식회사 하이닉스반도체 카스(cas)레이턴시(latency) 제어 회로
JP2000195263A (ja) 1998-12-25 2000-07-14 Nec Corp 半導体記憶装置
KR100310460B1 (ko) * 1998-12-30 2001-11-15 박종섭 지연고정루프의 초기 록 타임 단축 장치 및 방법
US6177844B1 (en) * 1999-01-08 2001-01-23 Altera Corporation Phase-locked loop or delay-locked loop circuitry for programmable logic devices
JP3957421B2 (ja) 1999-02-10 2007-08-15 エルピーダメモリ株式会社 半導体記憶装置
JP2000231420A (ja) 1999-02-10 2000-08-22 Nippon Foundry Inc タイミング信号発生回路
KR100304705B1 (ko) * 1999-03-03 2001-10-29 윤종용 포스티드 카스 레이턴시 기능을 가지는 동기식 반도체 메모리 장치 및 카스 레이턴시 제어 방법
US6150856A (en) 1999-04-30 2000-11-21 Micron Technology, Inc. Delay lock loops, signal locking methods and methods of implementing delay lock loops
JP4397076B2 (ja) * 1999-08-20 2010-01-13 株式会社ルネサステクノロジ 半導体装置
JP2001060392A (ja) * 1999-08-24 2001-03-06 Mitsubishi Electric Corp 半導体装置
US6240042B1 (en) 1999-09-02 2001-05-29 Micron Technology, Inc. Output circuit for a double data rate dynamic random access memory, double data rate dynamic random access memory, method of clocking data out from a double data rate dynamic random access memory and method of providing a data strobe signal
JP2001084763A (ja) * 1999-09-08 2001-03-30 Mitsubishi Electric Corp クロック発生回路およびそれを具備した半導体記憶装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990040859A (ko) * 1997-11-20 1999-06-15 윤종용 동기형 메모리 장치
KR19990076165A (ko) * 1998-03-28 1999-10-15 김영환 출력 클럭의 위상 조절 장치
KR19990085179A (ko) * 1998-05-14 1999-12-06 김영환 고속 위상 동기 회로 및 그를 이용한 위상 동기 방법
JP2000059210A (ja) * 1998-08-14 2000-02-25 Fujitsu Ltd 外部負荷を考慮したｄｌｌ回路
JP2001005554A (ja) * 1999-06-18 2001-01-12 Hitachi Ltd 半導体装置及びタイミング制御回路
KR20020009492A (ko) * 2000-07-24 2002-02-01 가나이 쓰토무 클럭생성회로, 클럭생성회로의 제어방법, 클럭재생회로,반도체기억장치 및 다이내믹 랜덤 엑세스 메모리

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US20030085744A1 (en) 2003-05-08
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