JP2010028342A

JP2010028342A - Ｄｌｌ回路

Info

Publication number: JP2010028342A
Application number: JP2008185782A
Authority: JP
Inventors: Keiichi Miyashita; 桂一宮下
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd
Priority date: 2008-07-17
Filing date: 2008-07-17
Publication date: 2010-02-04

Abstract

【課題】広い周波数帯域で動作するＤＬＬ回路を提供する。
【解決手段】入力クロック信号ＣＬＫの周波数を検出する周波数検出回路１２が設けられ、当該検出結果に応じたデータはレジスタ１３に格納される。レジスタ１３は当該検出結果に応じたモード切替信号ＭＯＤＥをＶＣＤＬ回路１１に出力する。入力クロック信号ＣＬＫの周波数が所定値より小さい場合は、各遅延素子の遅延量が大きくなり、入力クロック信号ＣＬＫの周波数が所定値以上の場合は、各遅延素子の遅延量が小さくなるように構成されている。具体的には、ＶＣＤＬ回路１１において、各遅延素子の出力端子にスイッチと容量素子を付加し、モード切替信号ＭＯＤＥに応じてスイッチをオン・オフさせることで、容量素子を各遅延素子の出力端子に接続するか否かを切り替えるという構成が採用されている。
【選択図】図１

Description

本発明は、動作周波数帯域の広いＤＬＬ回路に関する。

近年、入力クロック信号を遅延して位相がシフトされた多数の遅延クロック信号を生成するＤＬＬ回路が知られている。ＤＬＬ回路は、映像信号処理ＬＳＩ等においてクロックジェネレータとして利用されている。

図６は、ＤＬＬ回路の回路図である。図示のように、電圧制御遅延線（ＶＣＤＬ）回路１０１は入力クロック信号ＣＬＫを、それぞれが同じ遅延量ずつ遅延された複数の遅延クロック信号ＣＫＢ１〜ＣＫＢｎを作成する。ここで、ＶＣＤＬ回路１０１は、互いに直列に接続されたｎ（但し、ｎは自然数）個の遅延素子を有し、制御電圧Ｖ_ＣＴＲＬに基づいて各遅延素子の遅延量を制御することにより、各遅延素子から遅延クロック信号ＣＫＢ１〜ＣＫＢｎが出力される。

位相比較器１０２は、入力クロック信号ＣＬＫとＶＣＤＬ回路１０１からのフィードバック信号ＦＢＣＫとの位相差を検出し、検出した位相差に応じてチャージポンプ１０３のＵＰ端子又はＤＮ端子に所定の制御信号を出力する。また、チャージポンプ１０３は、位相比較器１０２からの制御信号に基づいてループフィルタ１０４に所定の電圧を印加する。これにより、ループフィルタ１０４内の容量に蓄積される電荷量がフィードバック制御されて、入力クロック信号ＣＬＫとフィードバック信号ＦＢＣＫとの位相が一致するようなＶ_ＣＴＲＬが供給される。

この種のＤＬＬ回路については、特許文献１、２に記載されている。
特開２００２−５０９４５号公報特開２００５−１２６６６号公報

ところで、近年の映像信号処理ＬＳＩにおいては、パーソナルコンピュータ等に入力される映像信号の映像フォーマット（ＶＧＡ、ＸＧＡ、ＳＸＧＡ、ＵＸＧＡ等）の増加に伴い、クロックジェネレータとしてのＤＬＬ回路は広い周波数帯域で動作することが要求される。

しかしながら、上述した従来のＤＬＬ回路においては制御電圧Ｖ_ＣＴＲＬに基づいて各遅延素子の遅延量を制御するだけだったので、広い周波数帯域で動作することが困難であった。一方、遅延量が異なる電圧制御遅延線回路を２つ設け（つまり、ｎ個の遅延素子＋ｎ個の遅延素子を設ける）、入力されるクロック信号の周波数に応じて、どちらかの電圧制御遅延線回路を選択することも考えられる。しかしながら、これでは電圧制御遅延線回路の回路面積が２倍に増加するという問題が生じる。

本発明のＤＬＬ回路は、入力クロック信号の周波数を検出する周波数検出回路と、互いに直列に接続され、制御電圧により遅延量が制御されたｎ個の遅延素子と、各遅延素子に対応して設けられたｎ個の容量素子と、前記周波数検出回路の検出結果に応じて、前記容量素子を各遅延素子の出力端子に接続するｎ個のスイッチとを有し、前記ｎ個の遅延素子により前記入力クロック信号を遅延して、各遅延素子から遅延されたｎ個の遅延クロック信号を生成する電圧制御遅延ライン回路と、前記入力クロック信号の位相と前記ｎ個の遅延クロック信号の中から選ばれた１つの遅延クロック信号の位相とを比較し、当該比較結果に応じた位相差信号を出力する位相比較器と、前記位相差信号に応じて前記制御電圧を出力する電圧出力回路と、を具備することを特徴とする。

本発明によれば、広い周波数帯域で動作するＤＬＬ回路を提供することができる。また、回路面積の増加を抑えることができる。

以下、本発明の実施形態によるＤＬＬ回路について図面に基づき説明する。図１はＤＬＬ回路の回路図である。図示のように、ＶＣＤＬ回路１１は入力クロック信号ＣＬＫを、それぞれが同じ遅延量ずつ遅延された複数の遅延クロック信号Ｄ１〜Ｄｎを作成する。ＶＣＤＬ回路１１は、互いに直列に接続されたｎ（但し、ｎは自然数）個の遅延素子を有し、制御電圧Ｖ_ＣＴＲＬに基づいて各遅延素子の遅延量を制御することにより、各遅延素子から遅延クロック信号Ｄ１〜Ｄｎが出力される点は、従来の回路と同様である。

本実施形態のＤＬＬ回路においては、更に、入力クロック信号ＣＬＫの周波数に応じて、各遅延素子の遅延量が制御される構成を有している。すなわち、入力クロック信号ＣＬＫの周波数を検出する周波数検出回路１２が設けられ、当該検出結果がレジスタ１３に格納される。周波数検出回路１２はカウンタ回路を用いて形成することができる。レジスタ１３は、当該検出結果に応じたモード切替信号ＭＯＤＥをＶＣＤＬ回路１１に出力する。入力クロック信号ＣＬＫの周波数が所定値より小さい場合は、各遅延素子の遅延量が大きくなり、入力クロック信号ＣＬＫの周波数が所定値以上の場合は、各遅延素子の遅延量が小さくなるように構成されている。

具体的には後述するが、各遅延素子の出力端子にスイッチと容量素子を付加し、モード切替信号ＭＯＤＥに応じてスイッチをオン・オフさせるという構成が採用されている。これにより、入力クロック信号ＣＬＫの周波素数帯域に対応して、広い周波数帯域で動作するＤＬＬ回路を提供することができる。

位相比較器１４は、入力クロック信号ＣＬＫとＶＣＤＬ回路１１からの１つの遅延クロック信号Ｄｉ（フィードバック信号）との位相差を検出し、検出した位相差に応じてチャージポンプ１５（「電圧出力回路」の一例）のＵＰ端子又はＤＮ端子に所定の制御信号を出力する。また、チャージポンプ１５は、位相比較器１４からの制御信号に基づいてループフィルタ１６に所定の電圧を印加する。

これにより、ループフィルタ１６内の容量に蓄積される電荷量がフィードバック制御されて、入力クロック信号ＣＬＫと１つの遅延クロック信号Ｄｉとの位相が一致するか、若しくはそれらの位相差が一定になるような制御電圧Ｖ_ＣＴＲＬが供給される。図２はｎ＝１６の場合のクロックタイミング図である。この場合、１６個の遅延クロック信号Ｄ１〜Ｄ１６が生成される。位相比較器１４は、入力クロック信号ＣＬＫと遅延クロック信号Ｄ８（８段目の遅延素子から出力される信号）との位相差（つまり９０°）を検出することが好ましい。この場合、位相比較器１４は排他的論理和（Exclusive OR）回路で形成することができ、位相比較器１４の出力信号は、９０°（１／４周期）毎にハイとロウを繰り返すデューティ５０％の信号になる。

ＶＣＤＬ回路１１はｎ個の遅延クロック信号Ｄ１〜Ｄｎを出力するが、さらに多くの位相シフトクロック信号が必要な場合には、セレクタ１７、デコーダ１８により、２×ｎ個の遅延クロック信号を作成することができる。セレクタ１７の構成例については後述する。

［ＶＣＤＬ回路の構成］
図３に示すように、ＶＣＤＬ回路１１は、互いに直列に接続されたｎ個の遅延素子、つまり遅延セル１〜ｎを有し、１段目の遅延セル１の入力端子Ａに入力クロック信号ＣＬＫが印加される。遅延セル１の出力端子Ｙは次段の遅延セル２の入力端子Ａに接続される。（以下、同様）これにより、各遅延セル１〜ｎからそれぞれ遅延クロック信号Ｄ１〜Ｄｎが出力されるようになっている。

また、ループフィルタ１６からの制御電圧Ｖ_ＣＴＲＬに基づいて、２つの制御電圧ＢＩＡＳＰ，ＢＩＡＳＮを作成するバイアス回路２０が設けられている。そして、制御電圧ＢＩＡＳＰ，ＢＩＡＳＮと、モード切替信号ＭＯＤＥ、その反転信号＊ＭＯＤＥは各遅延セル１〜ｎのそれぞれに入力される。

なお、遅延セルｎの次段に、遅延セル１〜ｎと同じ構成を有したダミー遅延セルｎ＋１を設け、遅延セルｎの出力端子Ｙをダミー遅延セルｎ＋１の入力端子Ａに接続することが好ましい。これにより、遅延セルｎの出力端子Ｙに付加される寄生容量成分を他の遅延セルと同じにして、遅延クロック信号Ｄｎの遅延量を他の遅延クロック信号Ｄ１〜Ｄｎ−１と同じにすることができる。

図４は各遅延セル１〜ｎの回路図である。図示のように、各遅延セル１〜ｎはＰチャネル型ＭＯＳトランジスタＭＰ１とＮチャネル型ＭＯＳトランジスタＭＮ１からなるインバータＩＮＶ、Ｐチャネル型の電流源トランジスタＭＰ２と、Ｎチャネル型の電流源トランジスタＭＮ２を有している。インバータＩＮＶの入力端子が各遅延セル１〜ｎの入力端子Ａになっている。ここで、Ｐチャネル型の電流源トランジスタＭＰ２は電源電圧Ｖｄｄを供給する電源線とインバータＩＮＶのＭＰ１の間に接続され、そのゲートに制御電圧ＢＩＡＳＰが印加されている。Ｎチャネル型の電流源トランジスタＭＮ２は接地線とインバータＩＮＶのＭＮ１の間に接続され、そのゲートに制御電圧ＢＩＡＳＮが印加されている。

つまり、制御電圧ＢＩＡＳＰ，ＢＩＡＳＮにより、電流源トランジスタＭＰ２、ＭＮ２の電流がそれぞれ制御され、その結果、インバータＩＮＶの動作電流が制御されて、遅延セル１〜ｎの遅延量が制御されるようになっている。

各遅延セル１〜ｎは、更に、インバータＩＮＶの出力端子（＝各遅延セル１〜ｎの出力端子Ｙ）と接地線の間に直列に接続されたスイッチＡＳＷ、容量素子Ｃを有している。スイッチＡＳＷは低インピーダンス化のためにＣＭＯＳアナログスイッチで形成されることが好ましく、モード切替信号ＭＯＤＥ、その反転信号＊ＭＯＤＥによってオン・オフが制御されている。つまり、モード切替信号ＭＯＤＥがハイのときスイッチＡＳＷはオンする。すると、容量素子はインバータＩＮＶの出力端子に接続される。一方、モード切替信号ＭＯＤＥがロウのときスイッチＡＳＷはオフし、容量素子はインバータＩＮＶの出力端子に切り離される。各遅延セル１〜ｎの容量素子Ｃは遅延量を同じにするために、同じ容量値に設定されることが好ましい。

次に、パーソナルコンピュータに各種の映像フォーマット（ＶＧＡ、ＸＧＡ、ＳＸＧＡ、ＵＸＧＡ等）の映像信号（水平クロック信号又は垂直クロック信号）が入力され、その映像信号をＤＬＬ回路の入力クロック信号ＣＬＫとする場合のＤＬＬ回路の動作について説明する。ここで、映像フォーマットはパーソナルコンピュータのディスプレイの解像度に対応しており、ＶＧＡは640×480ピクセル、ＸＧＡは1024×768ピクセル、ＳＸＧＡは1280×768ピクセル、ＵＸＧＡは1600×1200ピクセルに対応している。したがって、解像度が上がるほど入力クロック信号ＣＬＫの周波数が高くなる。

本実施形態のＤＬＬ回路において、周波数検出回路１２は入力クロック信号ＣＬＫの周波数を検出し、その周波数がＶＧＡ、ＸＧＡに対応する場合（低周波数）、モード切替信号ＭＯＤＥはハイに設定される。すると、各遅延セル１〜ｎにおいて容量素子Ｃが出力端子に接続される結果、遅延量は大きくなり、低周波数の対応することができる。

一方、入力クロック信号ＣＬＫの周波数がＳＸＧＡ、ＵＸＧＡに対応する場合（高周波数）、モード切替信号ＭＯＤＥはロウに設定される。すると、各遅延セル１〜ｎにおいて容量素子Ｃが出力端子から切り離される結果、遅延量は小さくなり、高周波数の対応することができる。これにより、入力クロック信号ＣＬＫの周波素数帯域（例えば、２５ＭＨｚ〜１７０ＭＨｚ）に対応して、広い周波数帯域で動作するＤＬＬ回路を提供することができる。

また、上記のような周波数切替制御のために、遅延セル１〜ｎはスイッチＡＳＷ、容量素子Ｃを付け加えるだけで形成することができ、それによる回路面積の増加が抑えられている。

［セレクタの構成］
図５に示すように、セレクタ１７はＶＣＤＬ回路１１によって生成された遅延クロック信号Ｄ１〜Ｄｎに対応してｎ個のセレクタユニットを有している。図５においては、１つの遅延クロック信号Ｄｉに対応した１つのセレクタユニットを図示してある。図示のように、遅延クロック信号Ｄｉはバッファ２０を通して、２つのパスを選択的に通過する。１つのパスは抵抗２１、バッファ２２、アナログスイッチ２３で形成されており、もう１つのパスは遅延クロック信号Ｄｉを反転させるためのパスで、インバータ２４、バッファ２５、アナログスイッチ２６で形成されている。アナログスイッチ２３はデコーダ１８からのデコード信号Ａによってスイッチングし、アナログスイッチ２６はデコーダ１８からの反転デコード信号＊Ａ（デコード信号Ａの反転信号）によってスイッチングする。上記２つのパスは、クロック信号の遅延量が等しくなるように、各回路素子の時定数が調整されていることが好ましい。

これにより、アナログスイッチ２３、２６は相補的にスイッチングするので、遅延クロック信号Ｄｉとその反転信号のいずれかが選択されることになる。そして、上記２つのパスは、１つに合流され、バッファ２７、出力選択信号ＯＵＴＳＥＬによって制御されたアナログスイッチ２８を通して出力されることになる。

したがってセレクタ１７によれば、ＶＣＤＬ回路１１によって生成された遅延クロック信号Ｄ１〜Ｄｎに基づいて位相の異なる２×ｎ個のクロック信号を作成することができる。

本発明の実施形態によるＤＬＬ回路の回路図である。本発明の実施形態によるＤＬＬ回路の動作を説明するタイミング図である。ＶＣＤＬ回路の回路図である。ＶＣＤＬ回路を形成する遅延セルの回路図である。セレクタの回路図である。従来例によるＤＬＬ回路の回路図である。

符号の説明

１１ＶＣＤＬ回路１２周波数検出回路１３レジスタ
１４位相比較器１５チャージポンプ回路１６ループフィルタ
１７セレクタ１８デコーダ

Claims

入力クロック信号の周波数を検出する周波数検出回路と、
互いに直列に接続され、制御電圧により遅延量が制御されたｎ個の遅延素子と、各遅延素子に対応して設けられたｎ個の容量素子と、前記周波数検出回路の検出結果に応じて、前記容量素子を各遅延素子の出力端子に接続するｎ個のスイッチとを有し、前記ｎ個の遅延素子により前記入力クロック信号を遅延して、各遅延素子から遅延されたｎ個の遅延クロック信号を生成する電圧制御遅延ライン回路と、
前記入力クロック信号の位相と前記ｎ個の遅延クロック信号の中から選ばれた１つの遅延クロック信号の位相とを比較し、当該比較結果に応じた位相差信号を出力する位相比較器と、
前記位相差信号に応じて前記制御電圧を出力する電圧出力回路と、を具備することを特徴とするＤＬＬ回路。
電圧制御遅延ライン回路は、前記周波数検出回路の検出結果により、前記入力クロック信号の周波数が所定値より小さい時に前記スイッチをオンして前記容量素子を各遅延素子の出力端子に接続し、前記入力クロック信号の周波数が所定値以上の時に前記スイッチをオフして前記容量素子を各遅延素子の出力端子から切り離すことを特徴とする請求項１に記載のＤＬＬ回路。
前記ｎ個の容量素子は同じ容量値を有することを特徴とする請求項１または２に記載のＤＬＬ回路。
前記遅延素子は、インバータと、前記インバータを動作させるための電流を供給する電流源トランジスタと、を備え、前記制御電圧により、前記電流源トランジスタの電流を制御したことを特徴とする請求項１乃至３のいずれかに記載のＤＬＬ回路。
前記遅延クロック信号を反転した反転遅延クロック信号を生成する反転回路を有し、前記遅延クロック信号と反転遅延クロック信号のいずれかを選択する選択回路を具備することを特徴とする請求項１乃至４のいずれかに記載のＤＬＬ回路。