JP2004165960A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】擬似ロックを防止し、かつ広い動作周波数範囲で高精度に遅延時間が調整された遅延クロックを生成する。
【解決手段】ロック用遅延回路３は、複数の遅延素子３１ 〜３ｎ が直列接続された構成からなり、制御電圧ＣＮＴＬに基づいて分周器出力クロックをある時間だけ遅延した遅延クロックを出力する。出力用遅延回路３ａも複数の遅延素子３ａ１ 〜３ａｎ が直列接続された構成からなり、制御電圧ＣＮＴＬに基づいて基本クロックをある時間だけ遅延した遅延クロックを出力する。電流セレクタ９は、半導体集積回路装置に設けられたバイアス電流設定レジスタなどに設定された電流セレクト信号に基づいてバイアス電流回路８が生成する複数の電流値から、動作周波数に応じたバイアス電流を選択し、遅延素子３１ 〜３ｎ ，３ａ１ 〜３ａｎにそれぞれ供給し、広い周波数範囲で擬似ロックを防止する。
【選択図】 図１
【解決手段】ロック用遅延回路３は、複数の遅延素子３１ 〜３ｎ が直列接続された構成からなり、制御電圧ＣＮＴＬに基づいて分周器出力クロックをある時間だけ遅延した遅延クロックを出力する。出力用遅延回路３ａも複数の遅延素子３ａ１ 〜３ａｎ が直列接続された構成からなり、制御電圧ＣＮＴＬに基づいて基本クロックをある時間だけ遅延した遅延クロックを出力する。電流セレクタ９は、半導体集積回路装置に設けられたバイアス電流設定レジスタなどに設定された電流セレクト信号に基づいてバイアス電流回路８が生成する複数の電流値から、動作周波数に応じたバイアス電流を選択し、遅延素子３１ 〜３ｎ ，３ａ１ 〜３ａｎにそれぞれ供給し、広い周波数範囲で擬似ロックを防止する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置における遅延クロックの生成技術に関し、特に、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路の擬似ロック防止に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
たとえば、デジタルカメラなどにおけるサンプリングクロックの調整用として、ＤＬＬ回路が広く知られている。
【０００３】
このＤＬＬ回路は、クロックの遅延時間を電源電圧、温度、デバイスばらつきなどによらず、外部クロックの１周期分遅らせるように働くフィードバックループである。
【０００４】
クロックの遅延時間を高精度で調整することを要するシステムでは、１周期目のみにロック点を限定する必要がある。なぜならば、２、３周期目に擬似ロックすると、タイミング調整の最小単位は２、３倍に悪くなってしまうためである。
【０００５】
この場合、ＤＬＬ回路は、１／２分周器、遅延素子、位相比較器、チャージポンプ、およびループフィルタなどで構成される。入力となる基本クロックは１／２分周器に入力され、周期を２倍にして遅延素子へ出力し、また位相比較器へはインバータを介して出力する。
【０００６】
遅延素子では、制御電圧端子に与えられた電圧（以下、制御電圧という）で所定の時間だけ遅延したクロック（以下、遅延クロックという）として出力される。制御電圧を上げると遅延時間が短くなり、下げると長くなる。
【０００７】
そこでフィードバックループにより制御電圧を制御し、ちょうど外部クロックの１周期分遅らせたところでフィードバックループが収束するように設計する。１周期分遅れの検出は基本クロック、および遅延クロックのたとえばライジングエッジ同士を位相比較することにより行う。
【０００８】
すなわち、基本クロックに対してロックしたい遅延時間より遅延クロックが遅い場合にはＵＰパルスを、またその逆の場合はＤＯＷＮパルスをチャージポンプに与える。なお、位相比較はフォーリングエッジを用いても同様に行える。
【０００９】
チャージポンプは位相比較器の出力であるＵＰおよびＤＯＷＮパルスに応じて、それぞれ充電および放電電流をパルス状に発生させ、それらの電流をループフィルタで時間積分させて制御電圧を作り出す。
【００１０】
ＵＰおよびＤＯＷＮパルスがどちらも出なくなると、遅延クロックが基本クロック１周期分遅延した状態になり、この状態でループは安定する。ただし、ループ内の遅延素子（以下、ロック用遅延素子という）は基本クロックに対して１／２分周されたクロックで動作しており、所望の周波数ではない。
【００１１】
そこで、基本クロックと同周波数で高精度にタイミング調整されたクロックを得るために、ロック用遅延素子と同構成の遅延素子（出力用遅延素子）を用意し、それに基本クロックと同周波数のクロックを入力し、ループで生成された制御電圧を与えていた。
【００１２】
出力用遅延素子の段数を選択することにより、基本クロックと同周波数のクロックを高精度でタイミング調整できる。また、出力用遅延素子を複数個用意することにより、複数のクロックを高精度でタイミング調整することができる。
【００１３】
このような構成のＤＬＬ回路においては、たとえば、遅延素子にバイアス電流を流すことによりロック領域を拡大し、擬似ロックを防止しているものがある（たとえば、特許文献１参照）。
【００１４】
この場合のＤＬＬ回路における擬似ロック防止技術を述べる。
【００１５】
基本クロックを１／２分周して極性を反転させたクロックを位相比較器に入力することにより、１，３，５周期・・・の各遅延時間になるまでＵＰおよびＤＯＷＮパルスが発生し、上記の周期まで遅延時間が引き込まれるとＵＰおよびＤＯＷＮパルスが発生しない状態になり引き込まれたことになる。
【００１６】
基本クロックに対する遅延クロックの遅延時間が、この状態の付近でずれてもＵＰおよびＤＯＷＮパルスの発生によりこの状態に引き戻される。ここで、この状態をロック点と定義する。
【００１７】
また、隣接するロック点の中間にあたる遅延時間においてＵＰおよびＤＯＷＮパルス発生の切り換わりが生じ、この境界で収束先のロック点が異なる。ここで、あるロック点に対し、その点に収束できる遅延時間の範囲をロック領域と定義する。
【００１８】
たとえば、ロック点１周期に対してロック領域０〜２周期の関係を持つ場合、１／２分周にすることでロック領域が２倍になり、極性を反転することによりロック点がロック領域の１／２分シフトし、その結果、より広いロック領域となる。
【００１９】
また、確実に１周期目にロックさせるためには、ロック用遅延素子の遅延時間最大値および最小値を１周期目のロック領域に収めればよい。
【００２０】
さらに、遅延素子には、あるバイアス電流を遅延素子に供給するバイアス電流部が設けられている。これにより、制御電圧が０Ｖでも遅延素子は動作することになり、遅延時間最大値は有限値を持つことになる。この遅延時間最大値をロック領域上限未満に設定することにより、制御電圧が０Ｖ、あるいはそれに近い低電圧値になった場合の擬似ロックを防止している。
【００２１】
【特許文献１】
特願２００２−６１６８１号公報
【００２２】
【発明が解決しようとする課題】
ところが、上記のようなＤＬＬ回路による遅延クロックの生成技術では、次のような問題点があることが本発明者により見い出された。
【００２３】
すなわち、前述した遅延素子にバイアス電流を流す技術では、遅延時間がばらつき幅を持ってしまうために、遅延時間に上限を設定しているとはいえ、擬似ロックが発生するおそれが生じ、動作周波数範囲を狭めてしまうという問題がある。
【００２４】
このばらつき要因としては、電源電圧、温度、デバイスなどがあるが、特に電源電圧の影響が強く、電源電圧が大きいほど比例して遅延時間が大きくなってしまうことになる。
【００２５】
また、遅延時間の最大値は、バイアス電流と反比例の関係を持つので、たとえば、１０ＭＨｚ程度に合わせて遅延素子のバイアス電流を設定したとして、たとえば、４０ＭＨｚ程度で動作を行った際には、遅延時間が擬似ロック点での動作となり、広い動作周波数範囲を必要とする場合の正常動作の保証ができない恐れがある。
【００２６】
本発明の目的は、擬似ロックを防止し、かつ広い動作周波数範囲で高精度に遅延時間が調整された遅延クロックを生成することのできる半導体集積回路装置を提供することにある。
【００２７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００２８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
（１）基本クロックを分周し、パルス幅を前記基本クロックの１周期に固定した分周器出力クロックを出力するパルス幅固定分周器と、該パルス幅固定分周器から出力された分周器出力クロックをある時間だけ遅延させた遅延クロックを生成する第１の遅延回路と、分周器出力クロックと遅延クロックとを比較し、分周器出力クロックに対する遅延クロックの遅延時間が基本クロックの１周期より大きい場合ＵＰパルス信号を、小さい場合ＤＯＷＮパルス信号を出力する位相比較器と、位相比較器より出力されるＵＰ、およびＤＯＷＮパルス信号に対応して、充放電電流を生成する電流生成部と、該電流生成部が生成した充放電電流を電圧に変換し、制御電圧を生成する制御電圧生成部とを含み、第１の遅延回路は、互いに直列接続された複数の遅延素子を有し、それら複数の遅延素子における基本単位は、インバータへ流れ込む電源電流が、制御電圧で制御される電流源とバイアス電圧で制御される電流源との和で決められ、動作周波数に応じてバイアス電圧で制御される電流源の電流の値を可変にするバイアス電流設定部を備えたものである。
【００２９】
また、本願のその他の発明の概要を簡単に示す。
（２）基本クロックを分周し、パルス幅を前記基本クロックの１周期に固定した分周器出力クロックを出力するパルス幅固定分周器と、該パルス幅固定分周器から出力された分周器出力クロックをある時間だけ遅延させたロック用遅延クロックを生成する第１の遅延回路と、分周器出力クロックとロック用遅延クロックとを比較し、分周器出力クロックに対する前記遅延クロックの遅延時間が前記基本クロックの１周期より大きい場合ＵＰパルス信号を、小さい場合ＤＯＷＮパルス信号を出力する位相比較器と、該位相比較器より出力されるＵＰ、およびＤＯＷＮパルス信号に対応して、充放電電流を生成する電流生成部と、該電流生成部が生成した充放電電流を電圧に変換し、制御電圧を生成する制御電圧生成部と、基本クロックをある時間だけ遅延させた出力用遅延クロックを生成する第２の遅延回路とを含み、第１、および第２の遅延回路は、互いに直列接続された複数の遅延素子を有し、それら複数の遅延素子における基本単位は、インバータへ流れ込む電源電流が、制御電圧で制御される電流源とバイアス電圧で制御される電流源との和で決められ、動作周波数に応じてバイアス電圧で制御される電流源の電流の値を可変にするバイアス電流設定部を備えたものである。
（３）前記第１項、または前記第２項において、電源電圧に依存して前記バイアス電圧で制御される電流源の電流の値を可変にする電源電圧補償バイアス電流部を設けたものである。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００３１】
図１は、本発明の一実施の形態によるＤＬＬ回路のブロック図、図２は、図１のＤＬＬ回路に設けられたロック用遅延回路における遅延素子、ならびにバイアス電流回路の構成を示す回路図、図３は、図２の遅延素子における遅延時間のばらつきを示した説明図、図４は、図１のＤＬＬ回路におけるロック点の変化を示した説明図、図５は、図１のＤＬＬ回路における周波数とバイアス電流との関係を示した説明図、図６は、本発明の一実施の形態による電源電圧に依存性を持たせるバイアス電流を生成するバイアス電流回路の一例を示した基本回路図、図７は、図１のＤＬＬ回路に設けられたバイアス電流に電源電圧依存性を持たせたバイアス電流回路の一例を示す回路図、図８は、図１のＤＬＬ回路に設けられたバイアス電流に電源電圧依存性を持たせたバイアス電流回路の他の例を示す回路図、図９は、動作周波数範囲を広くする場合に生じる問題を示した説明図、図１０は、図１のＤＬＬ回路を用いて構成されたデジタルカメラシステムのブロック図、図１１は、図１０におけるデジタルカメラシステムのクロック、および信号タイミングチャートである。
【００３２】
本実施の形態において、半導体集積回路装置に設けられたＤＬＬ回路１は、図１に示すように、パルス幅固定分周器（１／２分周器）２、ロック用遅延回路（第１の遅延回路）３、出力用遅延回路（第２の遅延回路）３ａ、位相比較器４、チャージポンプ（電流生成部）５、ループフィルタ（制御電圧生成部）６、インバータ７、バイアス電流回路（バイアス電流設定部、第１の電流回路）８、電流セレクタ（バイアス電流設定部、第１の電流セレクタ部）９、ならびにセレクタ９ａ，９ｂなどから構成されている。
【００３３】
パルス幅固定分周器２には、基本クロックが入力される。その出力部には、ロック用遅延回路３の入力部、およびインバータ７の入力部がそれぞれ接続される。パルス幅固定分周器２は、該基本クロックを１周期分のパルス幅を有しつつ、周期をその分周比倍したクロックを生成する。本実施の形態の場合、１／２分周器を用いることから分周比は２となる。以下の説明では、パルス幅固定分周器として１／２分周器をもとに説明する。
【００３４】
ロック用遅延回路３は、複数の遅延素子３１ 〜３ｎ が直列接続された構成からなる。ロック用遅延回路３の出力は、位相比較器４の一方の入力部が接続される。
【００３５】
このロック用遅延回路３には、ループフィルタ６の出力である制御電圧ＣＮＴＬが印加される。ロック用遅延回路３は、制御電圧ＣＮＴＬに基づいて分周器出力クロックをある時間だけ遅延した遅延クロックを出力する。
【００３６】
位相比較器４の他方の入力部には、インバータ７の出力部が接続されている。インバータ７は、パルス幅固定分周器２から出力された１／２分周器出力クロックの反転信号を出力する。
【００３７】
位相比較器４は、インバータ７を介して入力される１／２分周器出力クロックの反転信号とロック用遅延回路３から出力される遅延クロックとの位相差からＵＰパルス、ＤＯＷＮパルスを生成する。
【００３８】
位相比較器４から出力されるＵＰパルス、ＤＯＷＮパルスは、チャージポンプ５に出力されるように接続される。チャージポンプ５は、ＵＰパルス、またはＤＯＷＮパルスに応じて、充電電流、あるいは放電電流をパルス状にそれぞれ発生させる。
【００３９】
ループフィルタ６は、チャージポンプ５が発生した充電電流、放電電流を時間積分して制御電圧ＣＮＴＬを生成し、ロック用遅延回路３、および出力用遅延回路３ａに印加する。
【００４０】
位相比較器４からＵＰパルス、ＤＯＷＮパルスが出なくなると、遅延クロックが基本クロックの１周期分遅延した状態となり、ループは安定し、ロック状態となる。
【００４１】
出力用遅延回路３ａには、基本クロックが入力されており、ループフィルタ６の制御電圧ＣＮＴＬが印加される。出力用遅延回路３ａも複数の遅延素子３ａ１ 〜３ａｎ が直列接続された構成からなり、制御電圧ＣＮＴＬに基づいて基本クロックをある時間だけ遅延した遅延クロックを出力する。
【００４２】
バイアス電流回路８は、動作周波数に応じて電流値が異なるバイアス電流を生成し、ロック用遅延回路３、および出力用遅延回路３ａにそれぞれ供給する。電流セレクタ９は、半導体集積回路装置に設けられたバイアス電流設定レジスタ（レジスタ）ＢＲ（図２）などに設定された電流セレクト信号に基づいてバイアス電流回路８が生成する電流値を任意に設定する。
【００４３】
セレクタ（第１のクロック選択部）９ａは、半導体集積回路装置に設けられたレジスタなどに設定されたセレクトデータに基づいて、ロック用遅延回路３の任意のタップ端子から出力される遅延クロックを選択してロック用遅延クロックとして出力する。
【００４４】
よって、セレクタ９ａによって微調整されたロック用遅延クロックを位相比較器４に入力することによって、ロック用遅延クロックにおける遅延時間の選択精度を任意に変えることができる。
【００４５】
さらに、セレクタ（第２のクロック選択部）９ｂは、半導体集積回路装置に設けられたレジスタなどに設定されたセレクトデータに基づいて、出力用遅延回路３ａの任意のタップ端子から出力される出力用遅延クロックを選択して出力する。
【００４６】
これにより、出力用遅延回路３ａの任意のタップから出力された遅延クロックをセレクタ９ｂによって選択することにより、出力用遅延クロックの遅延時間を高精度に調整することができる。
【００４７】
ここで、ロック用遅延回路３における遅延素子３１ 、ならびにバイアス電流回路８の回路構成について、図２を用いて説明する。ここでは、遅延素子３１ の基本単位について説明するが、遅延素子３２ 〜３ｎ ，３ａ１ 〜３ａｎ についても同様の回路構成であるので説明は省略する。
【００４８】
遅延素子３１ は、インバータ１０，１１、ＰチャネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）のトランジスタ１２〜１５、ＮチャネルＭＯＳのトランジスタ１６〜１９、およびクロックドインバータ２０から構成されている。
【００４９】
インバータ１０とインバータ１１とは直列接続されている。インバータ１０は、並列接続されたトランジスタ１２，１３、および並列接続されたトランジスタ１６，１７を介して電源電圧、およびグランド（基準電位）にそれぞれ接続されている。
【００５０】
インバータ１１は、並列接続されたトランジスタ１４，１５、ならびに並列接続されたトランジスタ１８，１９を介して電源電圧、およびグランドにそれぞれ接続されている。
【００５１】
このインバータ１１の出力部には、クロックドインバータ２０の入力部が接続されており、該クロックドインバータ２０の出力部はタップ端子となっている。そして、基本単位毎に、タップ端子から微調整されたロック用遅延クロックが出力される。
【００５２】
トランジスタ１６，１８のゲートには、ループフィルタ６から出力される制御電圧ＣＮＴＬがそれぞれ入力されている。トランジスタ１２，１４のゲートには、制御電圧ＣＮＴＬＢがそれぞれ入力される。
【００５３】
制御電圧ＣＮＴＬＢは、ＰチャネルＭＯＳのトランジスタＴ１、およびＮチャネルＭＯＳのトランジスタＴ２からなるカレントミラー回路ＣＣによって制御電圧ＣＮＴＬから生成する。
【００５４】
トランジスタＴ１，Ｔ２は、電源電圧とグランドとの間に直列接続されており、トランジスタＴ１のゲートには、トランジスタＴ２の一方の接続部、およびトランジスタ１２，１４のゲートがそれぞれ接続されている。トランジスタＴ２のゲートには、トランジスタ１６，１８のゲートがそれぞれ接続されている。
【００５５】
このカレントミラー回路ＣＣにより、トランジスタ１６，１８のドレイン−ソース電流とトランジスタ１２，１４のドレイン−ソース電流とを常に等しくする。
【００５６】
また、トランジスタ１３，１５のゲートには、バイアス電圧ＢＩＡＳＰがそれぞれ入力され、トランジスタ１７，１９のゲートには、バイアス電圧ＢＩＡＳＮがそれぞれ入力される。
【００５７】
バイアス電圧ＢＩＡＳＰ、およびバイアス電圧ＢＩＡＳＮは、後述するバイアス電流回路８が生成した定電流から生成し、トランジスタ１３，１５のドレイン−ソース電流とトランジスタ１７，１９のドレイン−ソース電流とを常に等しく、かつ一定とする。
【００５８】
そして、遅延素子３１ は、トランジスタ１２，１４，１６，１８の制御電圧ＣＮＴＬ，ＣＮＴＬＢによってインバータ１０，１１の電流を変化させて遅延時間を制御する。
【００５９】
トランジスタ１３，１５，１７，１９はバイアス用トランジスタであり、バイアス電圧ＢＩＡＳＰ，ＢＩＡＳＮに応じて定電流源として働き、制御電圧ＣＮＴＬが０Ｖの場合でもインバータ８，９に定電流成分があるため、遅延時間に上限をもたせることができる。
【００６０】
さらに、バイアス電流回路８の回路構成について説明する。
【００６１】
バイアス電流回路８は、トランジスタ２１，２２１ 〜２２ｎ ，２３〜２５、およびスイッチ２６１〜２６ｎ によってカレントミラー回路が構成されている。トランジスタ２１，２２１ 〜２２ｎ ，２３はＰチャネルＭＯＳからなり、トランジスタ２４，２５はＮチャネルＭＯＳからなる。
【００６２】
トランジスタ２１，２４は、電源電圧とグランドとの間にそれぞれ直列接続されており、トランジスタ２２１ 〜２２ｎ の一方の接続部には、電源電圧が接続されている。
【００６３】
これらトランジスタ２２１ 〜２２ｎ のゲートには、スイッチ２６１ 〜２６ｎ の一方の接続部がそれぞれ接続されており、該スイッチ２６１ 〜２６ｎ の他方の接続部、およびトランジスタ２３のゲートと他方の接続部とがそれぞれグランドに接続されて定電流源となっている。
【００６４】
スイッチ２６１ 〜２６ｎ の制御端子には電流セレクタ９が接続されている。これらスイッチ２６１ 〜２６ｎ は、該電流セレクタ９から出力される電流セレクト信号に基づいてＯＮ／ＯＦＦ制御される。
【００６５】
また、スイッチ２６１ 〜２６ｎ が接続されたトランジスタ２２１ 〜２２ｎ は、ゲートサイズ（たとえば、ゲート幅）が、たとえば、１：２：４・・・といった２進数の電流比を持つように設定されている。
【００６６】
トランジスタ２１の他方の接続部には、該トランジスタ２１のゲートが接続されており、バイアス電圧ＢＩＡＳＰが出力される。トランジスタ２２１ 〜２２ｎ の他方の接続部には、トランジスタ２４，２５のゲートが接続されており、バイアス電圧ＢＩＡＳＮが出力される。
【００６７】
このように、カレントミラー回路構成における前段のトランジスタ２２１ 〜２２ｎ のいずれか１つを電流セレクタ９の電流セレクト信号により選択することにより、バイアス電流の電流値を調整する。
【００６８】
次に、本実施の形態の作用について説明する。
【００６９】
図３は、遅延素子３１ （〜３ｎ ，３ａ１ 〜３ａｎ ）における遅延時間のばらつきを示した図である。図３においては、横軸に制御時間、縦軸に遅延時間をそれぞれ示している。
【００７０】
また、制御電圧ＣＮＴＬが０Ｖでの遅延時間のばらつきの最大値をＴＯＰＭＡＸ、その最小値をＴＯＰＭＩＮ、制御電圧ＣＮＴＬが電源電圧での遅延時間の最大値をＢＯＴＭＡＸ、その最小値をＢＯＴＭＩＮと定義する。
【００７１】
制御電圧ＣＮＴＬが０Ｖの時、遅延素子３１ （〜３ｎ ，３ａ１ 〜３ａｎ ）は、バイアス電流回路８のバイアス電流のみで充放電動作するために、遅延時間の最大値は、バイアス電流と反比例の関係を持つ。よって、バイアス電流を周波数に応じて変換させることにより、広範囲の周波数領域でＤＬＬ回路１が動作可能となる。
【００７２】
擬似ロックが生じない条件としては、パルス幅固定分周器２を１／２分周器とした場合（図３より）、
ＢＯＴＭＡＸ＜Ｔ＜ＴＯＰＭＩＮ （式１）
ＴＯＰＭＡＸ＜２Ｔ （式２）
が成立することが必要である。ここで、Ｔは想定する入力クロックの周期である。
【００７３】
入力クロック１周期Ｔでロックするためには、式１を満たすことが必要である。さらに、ロック領域上限未満に遅延時間最大値を設定するためには、式２を満たすことが必要である。これらの条件を満たすようにバイアス電流回路８に与えられるバイアス電流を設定する。
【００７４】
このバイアス電流の設定について説明する。
【００７５】
まず、外部からバイアス電流設定レジスタＢＲに設定データを設定する。それにより、バイアス電流設定レジスタＢＲから電流セレクト信号が出力される。スイッチ２６１ 〜２６ｎ の制御端子に出力される。
【００７６】
スイッチ２６１ 〜２６ｎ は、電流セレクト信号を受けて、ＯＮ／ＯＦＦ動作する。そして、スイッチ２６１ 〜２６ｎ のいずれかＯＮさせることにより、カレントミラー回路の前段を構成するトランジスタ２２１ 〜２２ｎ のいずれか１つを動作させ、周波数に応じて最適なゲートサイズのトランジスタを選択することにより、遅延素子３１ （〜３ｎ ，３ａ１ 〜３ａｎ ）に供給するバイアス電流値を設定することができる。
【００７７】
なお、図２ではＰチャネルＭＯＳのトランジスタ２２１ 〜２２ｎ のゲートサイズを制御する例を示したが、ＮチャネルＭＯＳのトランジスタであっても同じ機能を実現できることは明白である。
【００７８】
図４は、ＤＬＬ回路１におけるロック点の変化を示した図、図５は、周波数とバイアス電流との関係を示した図である。
【００７９】
図４においては、上方から下方にかけて、入力クロックを５ＭＨｚ毎に分割した際の周波数ＭＨｚ、擬似ロック点（３Ｔ）ｎｓ、ロック領域の上限（２Ｔ）ｎｓ、および正常ロック点（Ｔ）ｎｓをそれぞれ示している。
【００８０】
また、図５では、たとえば、周波数を５ＭＨｚ毎に分割し、各領域に対応するバイアス電流を相対比として表している。
【００８１】
たとえば、１０ＭＨｚ〜１５ＭＨｚの領域では、ＴＯＰＭＡＸ、ＴＯＰＭＩＮ、およびＢＯＴＭＡＸは次のように求められる。
【００８２】
ＴＯＰＭＡＸ、式２および図４より決まる。２Ｔは１５ＭＨｚでの１３３．３ｎｓが最小であるから、ＴＯＰＭＡＸ＜１３３．３ｎｓと設定すればよい。ＴＯＰＭＩＮは、式１、および図５より決まる。Ｔは１０ＭＨｚでの１００ｎｓが最大であるから、ＴＯＰＭＩＮ＞１００ｎｓと設定すればよい。
【００８３】
よって、１０ＭＨｚ〜１５ＭＨｚの領域で遅延時間最大値が１００ｎｓ以上１３３．３ｎｓ未満になるようにバイアス電流を設定すればよい。なお、ＢＯＴＭＡＸも同様に、Ｔは１５ＭＨｚでの６６．７ｎｓが最小であるから、ＢＯＴＭＡＸ＜６６．７ｎｓと設定すればよい。
【００８４】
他の領域も同様に求められる。遅延時間最大値は、バイアス電流と反比例の関係を持つことから、上記方法で求めたＴＯＰＭＡＸ、およびＴＯＰＭＩＮの領域間の相対比から決められる。
【００８５】
たとえば、１５ＭＨｚ〜２０ＭＨｚの領域では、１０ＭＨｚ〜１５ＭＨｚの領域に対して、ＴＯＰＭＡＸは１００／１３３．３倍、ＴＯＰＭＩＮは６６．７／１００倍となる。
【００８６】
よって、その逆数であるバイアス電流は、１．３３〜１．５倍に設定すればよい。他の領域も同様に求められ、これらのバイアス電流を実現するためのトランジスタのゲートサイズ比を整数で表すと、図５の右端のようになる。
【００８７】
また、バイアス電流は、図６に示すように、抵抗Ｒを用いて電源電圧依存性を持たせることもできる。
【００８８】
遅延時間最大値は、各々の遅延素子と充放電時間と比例関係を持ち、その充放電時間はクロック振幅に比例する。よって電源電圧が大きくなるにつれてクロック振幅も大きくなるため、遅延時間最大値は電源電圧に比例して増加することになるが、電源電圧に依存してバイアス電流を増加させることにより遅延時間の増大を抑制することができる。
【００８９】
この場合、図６（ａ）に示すように、トランジスタＴ３，Ｔ４からなるカレントミラー回路において、電源電圧とダイオード接続されたトランジスタＴ３との間に抵抗Ｒが接続されている。
【００９０】
さらに、図６（ｂ）に示すように、トランジスタＴ５，Ｔ６からなるカレントミラー回路を加えて、バンドギャップ回路などをもとにしたバイアス電流Ｉ０に、抵抗Ｒを用いて電源電圧依存性を持たせ合わせた電流ＩＲを加え合わせることもできる。
【００９１】
このとき、
ＶＤＤ＝ＩＲ×Ｒ＋Ｖｄｓ （式３）
Ｉ＝ＩＲ＋Ｉ０
＝（ＶＤＤ／Ｒ）−（Ｖｄｓ／Ｒ）＋Ｉ０ （式４）
と表され、抵抗Ｒの抵抗値を適切に選択することにより、電流Ｉに電源電圧依存性の度合いを制御することができる。ここで、ＶＤＤ＝電源電圧、Ｖｄｓ＝トランジスタＴ３のドレイン−ソース間電圧である。
【００９２】
式４より、電源電圧が大きくなると電流Ｉは大きくなり、その結果、遅延時間が小さくなる。よって、遅延時間最大値のばらつきを小さくすることができる。
【００９３】
図７は、ＤＬＬ回路１（図１）に、抵抗Ｒによりバイアス電流に電源電圧依存性を持たせたバイアス電流回路（電源電圧補償バイアス電流部、第２の電流回路）８ａの説明図である。
【００９４】
バイアス電流回路８ａは、抵抗２７１ 〜２７ｎ 、スイッチ２８１ 〜２８ｎ 、およびトランジスタ２９から構成されている。スイッチ２８１ 〜２８ｎ の一方の接続部には、電源電圧が接続されており、該スイッチ２８１ 〜２８ｎ の他方の接続部には、抵抗２７１ 〜２７ｎ の一方の接続部がそれぞれ接続されている。
【００９５】
抵抗２７１ 〜２７ｎ の他方の接続部には、ダイオード接続されたトランジスタ２９、および遅延素子に設けられたバイアス用トランジスタであるトランジスタ３０のゲートがそれぞれ接続されており、該トランジスタ２９，３０の他方の接続部にはグランドが接続されている。
【００９６】
また、トランジスタ３０の一方の接続部には、遅延素子３１ （〜３ｎ ，３ａ１ 〜３ａｎ ）が接続されており、このトランジスタ３０を介して遅延素子３１ （〜３ｎ ，３ａ１ 〜３ａｎ ）にバイアス電流が流れる。
【００９７】
このバイアス電流回路８ａによるバイアス電流は、電流セレクタ（電源電圧補償バイアス電流部、第２の電流セレクタ部）９ｃによって設定される。電流セレクタ９ｃは、半導体集積回路装置に設けられた抵抗値設定レジスタ（レジスタ）ＲＲによって設定される。
【００９８】
バイアス電流を設定する際には、外部から抵抗値設定レジスタＲＲに設定データを設定する。それにより、抵抗値設定レジスタＲＲから抵抗値セレクト信号が出力される。
【００９９】
スイッチ２８１ 〜２８ｎ は、その抵抗値セレクト信号を受けて、ＯＮ／ＯＦＦ動作して抵抗２８１ 〜２８ｎ から任意の抵抗を選択し、合成抵抗値ｒを生成する。たとえば、選択した抵抗の数をｍとすると総抵抗値ＲａはＲａ＝ｒ／ｍとなる。このように、抵抗２８１ 〜２８ｎ を適切に選択することにより、電源電圧依存性の度合いを制御しながら、電源電圧に依存したバイアス電流を生成することができる。
【０１００】
さらに、図７では、抵抗２７１ 〜２７ｎ を並列接続した場合について記載したが、図８に示すように、抵抗２７１ 〜２７ｎ を直列接続するようにしてもよい。
【０１０１】
この場合、スイッチ２８１ 〜２８ｎ の一方の接続部には、電源電圧が接続されており、該スイッチ２８１ 〜２８ｎ の他方の接続部は、直列接続された抵抗２７１ 〜２７ｎ の一方の接続部にそれぞれ接続されている点が異なっており、その他の接続構成は、図７と同様となっている。図８の構成においては、選択した抵抗の数をｍとすると総抵抗値ＲａはＲａ＝ｒ×ｍとなる。
【０１０２】
図９は、動作周波数範囲を広くする場合に生じる問題を示した図である。
【０１０３】
遅延時間最大値は、バイアス電流と反比例の関係を持つ。たとえば、１０ＭＨｚ〜４０ＭＨｚの広い動作周波数範囲が必要な場合、図示するように、１０ＭＨｚに合わせて遅延素子のバイアス電流を設定しても、そのまま４０ＭＨｚで動作を行なうと遅延時間７５ｎｓで擬似ロック点を持つため、正常動作を保証することができないことになる。
【０１０４】
一方、本発明のＤＬＬ回路１では、電源電圧に依存してバイアス電流を生成することができるので、遅延時間最大値のばらつきを低減することができ、広範囲の周波数領域で擬似ロックを回避することができる。
【０１０５】
ここで、ＤＬＬ回路１をデジタルカメラシステムに用いた場合について説明する。
【０１０６】
図１０は、デジタルカメラシステムにおける画像前処理部のブロックである。この画像処理部は、各画素から取り込んだ信号レベルと基準となる黒レベルとをそれぞれ交互にサンプリングし、それらを比較することにより信号レベルを決定する。
【０１０７】
画像前処理部は、撮像素子３１、ＣＤＳ（差電圧検出部）３２、ＰＧＡ（差電圧増幅部）３３、Ａ／Ｄ変換器３４、ロジック回路３５、タイミング発生器３６、ＤＳＰ３７、ならびにＤＬＬ回路１などから構成される。
【０１０８】
これらＣＤＳ３２、ＰＧＡ３３、Ａ／Ｄ変換器３４、ロジック回路３５、タイミング発生器３６、およびＤＬＬ回路１などは、１チップ化した半導体集積回路装置Ｈから構成されている。
【０１０９】
撮像素子３１は、たとえばＣＣＤなどからなり、レンズによって結像した映像を電圧信号に変換する。この撮像素子３１は、基準となる黒レベルと取り込んだ信号レベルとを交互に出力する。
【０１１０】
撮像素子３１には、ＣＤＳ３２が接続されている。ＣＤＳ３２は、相関二重サンプリング回路であり、撮像素子３１から出力される黒レベルと信号レベルとをＤＬＬ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）回路１から出力される遅延クロックＳＰＢＬＫ，ＳＰＳＩＧに同期してサンプリングし、その差信号を出力する。
【０１１１】
ＣＤＳ３２が検出した差信号は、ＰＧＡ３３で増幅し、Ａ／Ｄ変換器３４でデジタル値に変換して出力される。このＡ／Ｄ変換器３４には、ＤＳＰ３７が接続されている。ＤＳＰ３７は、Ａ／Ｄ変換器３４から出力されたデジタルデータを処理する。
【０１１２】
ロジック回路３５には、ＤＬＬ回路１が接続されている。このロジック回路３５には、バイアス電流設定レジスタＢＲ（図２）、およびセレクタ９ａ，９ｂの選択先を設定するレジスタが設けられている。
【０１１３】
タイミング発生器３６には、ＤＬＬ回路１が接続されている。このタイミング発生器３６は、外部入力された外部クロックから、ＤＬＬ回路１に供給する基本クロックなどを生成して出力する。
【０１１４】
ＤＬＬ回路１は、入力された基本クロックから遅延クロックＳＰＳＩＧ，ＳＰＢＬＫなどを生成する。さらに、ＤＬＬ回路１は、遅延クロックＳＰＳＩＧ，ＳＰＢＬＫとは異なる遅延時間の遅延クロックもそれぞれ生成しており、これら遅延クロックは、サンプリングクロックとしてＰＧＡ３３、Ａ／Ｄ変換器３４、および撮像素子３１などに供給されている。
【０１１５】
ここで、ＤＬＬ回路１を用いたデジタルカメラシステムの画像前処理部の動作について、図１１のタイミングチャートを用いて説明する。
【０１１６】
図１１においては、上方から下方にかけて、撮像素子３１から出力される出力信号ＣＤＳＩＮ、タイミング発生器３６から出力される基本クロック、ＤＬＬ回路１から出力される遅延クロックＳＰＢＬＫ，ＳＰＳＩＧにおける信号およびクロックタイミングをそれぞれ示している。
【０１１７】
撮像素子３１は、リセットゲートパルスを出力した後、黒レベルと信号レベルを順次出力する。ＣＤＳ３２には、サンプリングクロックとしてＳＰＳＩＧ，ＳＰＢＬＫがそれぞれ入力される。
【０１１８】
そして、ＣＤＳ３２は、入力された黒レベルを、ＤＬＬ回路１から出力された遅延クロックＳＰＢＬＫからある時間だけ遅延された遅延クロックＳＰＢＬＫのフォーリングエッジに同期してサンプリングする。
【０１１９】
ここで、前述したように、撮像素子３１からは、リセットゲートパルスが出力された後、続けて黒レベルの電気信号が出力されるため、十分に整定しない期間（たとえば、基本クロックのタイミングなど）にサンプリングした場合、正しい黒レベルが得られないことになる。
【０１２０】
その後、ＣＤＳ３２は、入力された信号レベルの電気信号をＤＬＬ回路１によって基本クロックからある時間だけ遅延されたスレーブ遅延クロックＳＰＳＩＧのフォーリングエッジに同期してサンプリングする。
【０１２１】
この場合においても、撮像素子３１からは、黒レベルが出力された後、続けて信号レベルが出力されるので十分に整定しない期間（たとえば、基本クロックのタイミングなど）にサンプリングした場合、正しい信号レベルが得られないことになる。
【０１２２】
ＣＤＳ３２によってサンプリングされた黒レベルと色レベルとの差信号は、ＰＧＡ３３によって増幅され、Ａ／Ｄ変換器３４に出力されてデジタルデータに変換された後、ＤＳＰ３７によって処理される。
【０１２３】
それにより、本実施の形態によれば、ＤＬＬ回路１により、広範囲の動作周波数領域で使用しても、擬似ロックすることなく、高精度なサンプリングクロックを生成することができる。
【０１２４】
また、ＤＬＬ回路１をデジタルカメラシステムなどに用いることにより、高精度なサンプリングクロックを広範囲の動作周波数にも対応して生成することができるので、該デジタルカメラシステムなどの性能を向上することができる。
【０１２５】
さらに、本実施の形態においては、ＤＬＬ回路１に、動作周波数に応じてバイアス電流を生成するバイアス電流回路８、または抵抗によりバイアス電流に電源電圧依存性を持たせたバイアス電流回路８ａを設けた場合について記載したが、たとえば、ＤＬＬ回路１には、図１２に示すように、動作周波数に応じたバイアス電流を生成するバイアス電流回路と電源電圧依存性を持たせたバイアス電流の生成するバイアス電流回路と有したバイアス電流回路（バイアス電流設定部、電源電圧補償バイアス電流部、第１、および第２の電流回路）８ｂを設けるようにしてもよい。ここで、図１２のバイアス電流回路８ｂは、バイアス電流回路８，８ａを模式的に示した図である。
【０１２６】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１２７】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０１２８】
（１）バイアス電圧で制御される電流源の電流値に電源電圧依存性を持たせたことにより、広い動作周波数領域において擬似ロックを防止するとともに、遅延クロックを微調整することにより高精度な遅延クロックを生成することができる。
【０１２９】
（２）また、バイアス電圧で制御される電流源の電流値を動作周波数に応じて可変にして、広い動作周波数領域において擬似ロックを防止するとともに、遅延クロックを微調整することにより高精度な遅延クロックを生成することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態によるＤＬＬ回路のブロック図である。
【図２】図１のＤＬＬ回路に設けられたロック用遅延回路における遅延素子、ならびにバイアス電流回路の構成を示す回路図である。
【図３】図２の遅延素子における遅延時間のばらつきを示した説明図である。
【図４】図１のＤＬＬ回路におけるロック点の変化を示した説明図である。
【図５】図１のＤＬＬ回路における周波数とバイアス電流との関係を示した説明図である。
【図６】本発明の一実施の形態による電源電圧に依存性を持たせるバイアス電流を生成するバイアス電流回路の一例を示した基本回路図である。
【図７】図１のＤＬＬ回路に設けられたバイアス電流に電源電圧依存性を持たせたバイアス電流回路の一例を示す回路図である。
【図８】図１のＤＬＬ回路に設けられたバイアス電流に電源電圧依存性を持たせたバイアス電流回路の他の例を示す回路図である。
【図９】動作周波数範囲を広くする場合に生じる問題を示した図である。
【図１０】図１のＤＬＬ回路を用いて構成されたデジタルカメラシステムのブロック図である。
【図１１】図１０におけるデジタルカメラシステムのクロック、および信号タイミングチャートである。
【図１２】本発明の他の実施の形態によるＤＬＬ回路に設けられたバイアス電流回路の構成を示す回路図である。
【符号の説明】
１ ＤＬＬ回路
２ パルス幅固定分周器
３ ロック用遅延回路（第１の遅延回路）
３１ 〜３ｎ 遅延素子
３ａ 出力用遅延回路（第２の遅延回路）
３ａ１ 〜３ａｎ 遅延素子
４ 位相比較器
５ チャージポンプ（電流生成部）
６ ループフィルタ（制御電圧生成部）
７ インバータ
８ バイアス電流回路（バイアス電流設定部、第１の電流回路）
８ａ バイアス電流回路（電源電圧補償バイアス電流部、第２の電流回路）
８ｂ バイアス電流回路（バイアス電流設定部、電源電圧補償バイアス電流部、第１、および第２の電流回路）
９ 電流セレクタ（バイアス電流設定部、第１の電流セレクタ部）
９ａ セレクタ（第１のクロック選択部）
９ｂ セレクタ（第２のクロック選択部）
９ｃ 電流セレクタ（電源電圧補償バイアス電流部、第２の電流セレクタ部）
１０，１１ インバータ
１２〜１９ トランジスタ
２０ クロックドインバータ
２１，２２１ 〜２２ｎ ，２３〜２５ トランジスタ
２６１〜２６ｎ スイッチ
２７１ 〜２７ｎ 抵抗
２８１ 〜２８ｎ スイッチ
２９，３０ トランジスタ
３１ 撮像素子
３２ ＣＤＳ（差電圧検出部）
３３ ＰＧＡ（差電圧増幅部）
３４ Ａ／Ｄ変換器
３５ ロジック回路
３６ タイミング発生器
３７ ＤＳＰ
ＣＮＴＬ 制御電圧
ＢＲ、ＲＲ バイアス電流設定レジスタ（レジスタ）
ＣＣ カレントミラー回路
ＢＩＡＳＰ，ＢＩＡＳＮ バイアス電圧
Ｔ１〜Ｔ６ トランジスタ
Ｈ 半導体集積回路装置
【発明の属する技術分野】
本発明は、半導体集積回路装置における遅延クロックの生成技術に関し、特に、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路の擬似ロック防止に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
たとえば、デジタルカメラなどにおけるサンプリングクロックの調整用として、ＤＬＬ回路が広く知られている。
【０００３】
このＤＬＬ回路は、クロックの遅延時間を電源電圧、温度、デバイスばらつきなどによらず、外部クロックの１周期分遅らせるように働くフィードバックループである。
【０００４】
クロックの遅延時間を高精度で調整することを要するシステムでは、１周期目のみにロック点を限定する必要がある。なぜならば、２、３周期目に擬似ロックすると、タイミング調整の最小単位は２、３倍に悪くなってしまうためである。
【０００５】
この場合、ＤＬＬ回路は、１／２分周器、遅延素子、位相比較器、チャージポンプ、およびループフィルタなどで構成される。入力となる基本クロックは１／２分周器に入力され、周期を２倍にして遅延素子へ出力し、また位相比較器へはインバータを介して出力する。
【０００６】
遅延素子では、制御電圧端子に与えられた電圧（以下、制御電圧という）で所定の時間だけ遅延したクロック（以下、遅延クロックという）として出力される。制御電圧を上げると遅延時間が短くなり、下げると長くなる。
【０００７】
そこでフィードバックループにより制御電圧を制御し、ちょうど外部クロックの１周期分遅らせたところでフィードバックループが収束するように設計する。１周期分遅れの検出は基本クロック、および遅延クロックのたとえばライジングエッジ同士を位相比較することにより行う。
【０００８】
すなわち、基本クロックに対してロックしたい遅延時間より遅延クロックが遅い場合にはＵＰパルスを、またその逆の場合はＤＯＷＮパルスをチャージポンプに与える。なお、位相比較はフォーリングエッジを用いても同様に行える。
【０００９】
チャージポンプは位相比較器の出力であるＵＰおよびＤＯＷＮパルスに応じて、それぞれ充電および放電電流をパルス状に発生させ、それらの電流をループフィルタで時間積分させて制御電圧を作り出す。
【００１０】
ＵＰおよびＤＯＷＮパルスがどちらも出なくなると、遅延クロックが基本クロック１周期分遅延した状態になり、この状態でループは安定する。ただし、ループ内の遅延素子（以下、ロック用遅延素子という）は基本クロックに対して１／２分周されたクロックで動作しており、所望の周波数ではない。
【００１１】
そこで、基本クロックと同周波数で高精度にタイミング調整されたクロックを得るために、ロック用遅延素子と同構成の遅延素子（出力用遅延素子）を用意し、それに基本クロックと同周波数のクロックを入力し、ループで生成された制御電圧を与えていた。
【００１２】
出力用遅延素子の段数を選択することにより、基本クロックと同周波数のクロックを高精度でタイミング調整できる。また、出力用遅延素子を複数個用意することにより、複数のクロックを高精度でタイミング調整することができる。
【００１３】
このような構成のＤＬＬ回路においては、たとえば、遅延素子にバイアス電流を流すことによりロック領域を拡大し、擬似ロックを防止しているものがある（たとえば、特許文献１参照）。
【００１４】
この場合のＤＬＬ回路における擬似ロック防止技術を述べる。
【００１５】
基本クロックを１／２分周して極性を反転させたクロックを位相比較器に入力することにより、１，３，５周期・・・の各遅延時間になるまでＵＰおよびＤＯＷＮパルスが発生し、上記の周期まで遅延時間が引き込まれるとＵＰおよびＤＯＷＮパルスが発生しない状態になり引き込まれたことになる。
【００１６】
基本クロックに対する遅延クロックの遅延時間が、この状態の付近でずれてもＵＰおよびＤＯＷＮパルスの発生によりこの状態に引き戻される。ここで、この状態をロック点と定義する。
【００１７】
また、隣接するロック点の中間にあたる遅延時間においてＵＰおよびＤＯＷＮパルス発生の切り換わりが生じ、この境界で収束先のロック点が異なる。ここで、あるロック点に対し、その点に収束できる遅延時間の範囲をロック領域と定義する。
【００１８】
たとえば、ロック点１周期に対してロック領域０〜２周期の関係を持つ場合、１／２分周にすることでロック領域が２倍になり、極性を反転することによりロック点がロック領域の１／２分シフトし、その結果、より広いロック領域となる。
【００１９】
また、確実に１周期目にロックさせるためには、ロック用遅延素子の遅延時間最大値および最小値を１周期目のロック領域に収めればよい。
【００２０】
さらに、遅延素子には、あるバイアス電流を遅延素子に供給するバイアス電流部が設けられている。これにより、制御電圧が０Ｖでも遅延素子は動作することになり、遅延時間最大値は有限値を持つことになる。この遅延時間最大値をロック領域上限未満に設定することにより、制御電圧が０Ｖ、あるいはそれに近い低電圧値になった場合の擬似ロックを防止している。
【００２１】
【特許文献１】
特願２００２−６１６８１号公報
【００２２】
【発明が解決しようとする課題】
ところが、上記のようなＤＬＬ回路による遅延クロックの生成技術では、次のような問題点があることが本発明者により見い出された。
【００２３】
すなわち、前述した遅延素子にバイアス電流を流す技術では、遅延時間がばらつき幅を持ってしまうために、遅延時間に上限を設定しているとはいえ、擬似ロックが発生するおそれが生じ、動作周波数範囲を狭めてしまうという問題がある。
【００２４】
このばらつき要因としては、電源電圧、温度、デバイスなどがあるが、特に電源電圧の影響が強く、電源電圧が大きいほど比例して遅延時間が大きくなってしまうことになる。
【００２５】
また、遅延時間の最大値は、バイアス電流と反比例の関係を持つので、たとえば、１０ＭＨｚ程度に合わせて遅延素子のバイアス電流を設定したとして、たとえば、４０ＭＨｚ程度で動作を行った際には、遅延時間が擬似ロック点での動作となり、広い動作周波数範囲を必要とする場合の正常動作の保証ができない恐れがある。
【００２６】
本発明の目的は、擬似ロックを防止し、かつ広い動作周波数範囲で高精度に遅延時間が調整された遅延クロックを生成することのできる半導体集積回路装置を提供することにある。
【００２７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００２８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
（１）基本クロックを分周し、パルス幅を前記基本クロックの１周期に固定した分周器出力クロックを出力するパルス幅固定分周器と、該パルス幅固定分周器から出力された分周器出力クロックをある時間だけ遅延させた遅延クロックを生成する第１の遅延回路と、分周器出力クロックと遅延クロックとを比較し、分周器出力クロックに対する遅延クロックの遅延時間が基本クロックの１周期より大きい場合ＵＰパルス信号を、小さい場合ＤＯＷＮパルス信号を出力する位相比較器と、位相比較器より出力されるＵＰ、およびＤＯＷＮパルス信号に対応して、充放電電流を生成する電流生成部と、該電流生成部が生成した充放電電流を電圧に変換し、制御電圧を生成する制御電圧生成部とを含み、第１の遅延回路は、互いに直列接続された複数の遅延素子を有し、それら複数の遅延素子における基本単位は、インバータへ流れ込む電源電流が、制御電圧で制御される電流源とバイアス電圧で制御される電流源との和で決められ、動作周波数に応じてバイアス電圧で制御される電流源の電流の値を可変にするバイアス電流設定部を備えたものである。
【００２９】
また、本願のその他の発明の概要を簡単に示す。
（２）基本クロックを分周し、パルス幅を前記基本クロックの１周期に固定した分周器出力クロックを出力するパルス幅固定分周器と、該パルス幅固定分周器から出力された分周器出力クロックをある時間だけ遅延させたロック用遅延クロックを生成する第１の遅延回路と、分周器出力クロックとロック用遅延クロックとを比較し、分周器出力クロックに対する前記遅延クロックの遅延時間が前記基本クロックの１周期より大きい場合ＵＰパルス信号を、小さい場合ＤＯＷＮパルス信号を出力する位相比較器と、該位相比較器より出力されるＵＰ、およびＤＯＷＮパルス信号に対応して、充放電電流を生成する電流生成部と、該電流生成部が生成した充放電電流を電圧に変換し、制御電圧を生成する制御電圧生成部と、基本クロックをある時間だけ遅延させた出力用遅延クロックを生成する第２の遅延回路とを含み、第１、および第２の遅延回路は、互いに直列接続された複数の遅延素子を有し、それら複数の遅延素子における基本単位は、インバータへ流れ込む電源電流が、制御電圧で制御される電流源とバイアス電圧で制御される電流源との和で決められ、動作周波数に応じてバイアス電圧で制御される電流源の電流の値を可変にするバイアス電流設定部を備えたものである。
（３）前記第１項、または前記第２項において、電源電圧に依存して前記バイアス電圧で制御される電流源の電流の値を可変にする電源電圧補償バイアス電流部を設けたものである。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００３１】
図１は、本発明の一実施の形態によるＤＬＬ回路のブロック図、図２は、図１のＤＬＬ回路に設けられたロック用遅延回路における遅延素子、ならびにバイアス電流回路の構成を示す回路図、図３は、図２の遅延素子における遅延時間のばらつきを示した説明図、図４は、図１のＤＬＬ回路におけるロック点の変化を示した説明図、図５は、図１のＤＬＬ回路における周波数とバイアス電流との関係を示した説明図、図６は、本発明の一実施の形態による電源電圧に依存性を持たせるバイアス電流を生成するバイアス電流回路の一例を示した基本回路図、図７は、図１のＤＬＬ回路に設けられたバイアス電流に電源電圧依存性を持たせたバイアス電流回路の一例を示す回路図、図８は、図１のＤＬＬ回路に設けられたバイアス電流に電源電圧依存性を持たせたバイアス電流回路の他の例を示す回路図、図９は、動作周波数範囲を広くする場合に生じる問題を示した説明図、図１０は、図１のＤＬＬ回路を用いて構成されたデジタルカメラシステムのブロック図、図１１は、図１０におけるデジタルカメラシステムのクロック、および信号タイミングチャートである。
【００３２】
本実施の形態において、半導体集積回路装置に設けられたＤＬＬ回路１は、図１に示すように、パルス幅固定分周器（１／２分周器）２、ロック用遅延回路（第１の遅延回路）３、出力用遅延回路（第２の遅延回路）３ａ、位相比較器４、チャージポンプ（電流生成部）５、ループフィルタ（制御電圧生成部）６、インバータ７、バイアス電流回路（バイアス電流設定部、第１の電流回路）８、電流セレクタ（バイアス電流設定部、第１の電流セレクタ部）９、ならびにセレクタ９ａ，９ｂなどから構成されている。
【００３３】
パルス幅固定分周器２には、基本クロックが入力される。その出力部には、ロック用遅延回路３の入力部、およびインバータ７の入力部がそれぞれ接続される。パルス幅固定分周器２は、該基本クロックを１周期分のパルス幅を有しつつ、周期をその分周比倍したクロックを生成する。本実施の形態の場合、１／２分周器を用いることから分周比は２となる。以下の説明では、パルス幅固定分周器として１／２分周器をもとに説明する。
【００３４】
ロック用遅延回路３は、複数の遅延素子３１ 〜３ｎ が直列接続された構成からなる。ロック用遅延回路３の出力は、位相比較器４の一方の入力部が接続される。
【００３５】
このロック用遅延回路３には、ループフィルタ６の出力である制御電圧ＣＮＴＬが印加される。ロック用遅延回路３は、制御電圧ＣＮＴＬに基づいて分周器出力クロックをある時間だけ遅延した遅延クロックを出力する。
【００３６】
位相比較器４の他方の入力部には、インバータ７の出力部が接続されている。インバータ７は、パルス幅固定分周器２から出力された１／２分周器出力クロックの反転信号を出力する。
【００３７】
位相比較器４は、インバータ７を介して入力される１／２分周器出力クロックの反転信号とロック用遅延回路３から出力される遅延クロックとの位相差からＵＰパルス、ＤＯＷＮパルスを生成する。
【００３８】
位相比較器４から出力されるＵＰパルス、ＤＯＷＮパルスは、チャージポンプ５に出力されるように接続される。チャージポンプ５は、ＵＰパルス、またはＤＯＷＮパルスに応じて、充電電流、あるいは放電電流をパルス状にそれぞれ発生させる。
【００３９】
ループフィルタ６は、チャージポンプ５が発生した充電電流、放電電流を時間積分して制御電圧ＣＮＴＬを生成し、ロック用遅延回路３、および出力用遅延回路３ａに印加する。
【００４０】
位相比較器４からＵＰパルス、ＤＯＷＮパルスが出なくなると、遅延クロックが基本クロックの１周期分遅延した状態となり、ループは安定し、ロック状態となる。
【００４１】
出力用遅延回路３ａには、基本クロックが入力されており、ループフィルタ６の制御電圧ＣＮＴＬが印加される。出力用遅延回路３ａも複数の遅延素子３ａ１ 〜３ａｎ が直列接続された構成からなり、制御電圧ＣＮＴＬに基づいて基本クロックをある時間だけ遅延した遅延クロックを出力する。
【００４２】
バイアス電流回路８は、動作周波数に応じて電流値が異なるバイアス電流を生成し、ロック用遅延回路３、および出力用遅延回路３ａにそれぞれ供給する。電流セレクタ９は、半導体集積回路装置に設けられたバイアス電流設定レジスタ（レジスタ）ＢＲ（図２）などに設定された電流セレクト信号に基づいてバイアス電流回路８が生成する電流値を任意に設定する。
【００４３】
セレクタ（第１のクロック選択部）９ａは、半導体集積回路装置に設けられたレジスタなどに設定されたセレクトデータに基づいて、ロック用遅延回路３の任意のタップ端子から出力される遅延クロックを選択してロック用遅延クロックとして出力する。
【００４４】
よって、セレクタ９ａによって微調整されたロック用遅延クロックを位相比較器４に入力することによって、ロック用遅延クロックにおける遅延時間の選択精度を任意に変えることができる。
【００４５】
さらに、セレクタ（第２のクロック選択部）９ｂは、半導体集積回路装置に設けられたレジスタなどに設定されたセレクトデータに基づいて、出力用遅延回路３ａの任意のタップ端子から出力される出力用遅延クロックを選択して出力する。
【００４６】
これにより、出力用遅延回路３ａの任意のタップから出力された遅延クロックをセレクタ９ｂによって選択することにより、出力用遅延クロックの遅延時間を高精度に調整することができる。
【００４７】
ここで、ロック用遅延回路３における遅延素子３１ 、ならびにバイアス電流回路８の回路構成について、図２を用いて説明する。ここでは、遅延素子３１ の基本単位について説明するが、遅延素子３２ 〜３ｎ ，３ａ１ 〜３ａｎ についても同様の回路構成であるので説明は省略する。
【００４８】
遅延素子３１ は、インバータ１０，１１、ＰチャネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）のトランジスタ１２〜１５、ＮチャネルＭＯＳのトランジスタ１６〜１９、およびクロックドインバータ２０から構成されている。
【００４９】
インバータ１０とインバータ１１とは直列接続されている。インバータ１０は、並列接続されたトランジスタ１２，１３、および並列接続されたトランジスタ１６，１７を介して電源電圧、およびグランド（基準電位）にそれぞれ接続されている。
【００５０】
インバータ１１は、並列接続されたトランジスタ１４，１５、ならびに並列接続されたトランジスタ１８，１９を介して電源電圧、およびグランドにそれぞれ接続されている。
【００５１】
このインバータ１１の出力部には、クロックドインバータ２０の入力部が接続されており、該クロックドインバータ２０の出力部はタップ端子となっている。そして、基本単位毎に、タップ端子から微調整されたロック用遅延クロックが出力される。
【００５２】
トランジスタ１６，１８のゲートには、ループフィルタ６から出力される制御電圧ＣＮＴＬがそれぞれ入力されている。トランジスタ１２，１４のゲートには、制御電圧ＣＮＴＬＢがそれぞれ入力される。
【００５３】
制御電圧ＣＮＴＬＢは、ＰチャネルＭＯＳのトランジスタＴ１、およびＮチャネルＭＯＳのトランジスタＴ２からなるカレントミラー回路ＣＣによって制御電圧ＣＮＴＬから生成する。
【００５４】
トランジスタＴ１，Ｔ２は、電源電圧とグランドとの間に直列接続されており、トランジスタＴ１のゲートには、トランジスタＴ２の一方の接続部、およびトランジスタ１２，１４のゲートがそれぞれ接続されている。トランジスタＴ２のゲートには、トランジスタ１６，１８のゲートがそれぞれ接続されている。
【００５５】
このカレントミラー回路ＣＣにより、トランジスタ１６，１８のドレイン−ソース電流とトランジスタ１２，１４のドレイン−ソース電流とを常に等しくする。
【００５６】
また、トランジスタ１３，１５のゲートには、バイアス電圧ＢＩＡＳＰがそれぞれ入力され、トランジスタ１７，１９のゲートには、バイアス電圧ＢＩＡＳＮがそれぞれ入力される。
【００５７】
バイアス電圧ＢＩＡＳＰ、およびバイアス電圧ＢＩＡＳＮは、後述するバイアス電流回路８が生成した定電流から生成し、トランジスタ１３，１５のドレイン−ソース電流とトランジスタ１７，１９のドレイン−ソース電流とを常に等しく、かつ一定とする。
【００５８】
そして、遅延素子３１ は、トランジスタ１２，１４，１６，１８の制御電圧ＣＮＴＬ，ＣＮＴＬＢによってインバータ１０，１１の電流を変化させて遅延時間を制御する。
【００５９】
トランジスタ１３，１５，１７，１９はバイアス用トランジスタであり、バイアス電圧ＢＩＡＳＰ，ＢＩＡＳＮに応じて定電流源として働き、制御電圧ＣＮＴＬが０Ｖの場合でもインバータ８，９に定電流成分があるため、遅延時間に上限をもたせることができる。
【００６０】
さらに、バイアス電流回路８の回路構成について説明する。
【００６１】
バイアス電流回路８は、トランジスタ２１，２２１ 〜２２ｎ ，２３〜２５、およびスイッチ２６１〜２６ｎ によってカレントミラー回路が構成されている。トランジスタ２１，２２１ 〜２２ｎ ，２３はＰチャネルＭＯＳからなり、トランジスタ２４，２５はＮチャネルＭＯＳからなる。
【００６２】
トランジスタ２１，２４は、電源電圧とグランドとの間にそれぞれ直列接続されており、トランジスタ２２１ 〜２２ｎ の一方の接続部には、電源電圧が接続されている。
【００６３】
これらトランジスタ２２１ 〜２２ｎ のゲートには、スイッチ２６１ 〜２６ｎ の一方の接続部がそれぞれ接続されており、該スイッチ２６１ 〜２６ｎ の他方の接続部、およびトランジスタ２３のゲートと他方の接続部とがそれぞれグランドに接続されて定電流源となっている。
【００６４】
スイッチ２６１ 〜２６ｎ の制御端子には電流セレクタ９が接続されている。これらスイッチ２６１ 〜２６ｎ は、該電流セレクタ９から出力される電流セレクト信号に基づいてＯＮ／ＯＦＦ制御される。
【００６５】
また、スイッチ２６１ 〜２６ｎ が接続されたトランジスタ２２１ 〜２２ｎ は、ゲートサイズ（たとえば、ゲート幅）が、たとえば、１：２：４・・・といった２進数の電流比を持つように設定されている。
【００６６】
トランジスタ２１の他方の接続部には、該トランジスタ２１のゲートが接続されており、バイアス電圧ＢＩＡＳＰが出力される。トランジスタ２２１ 〜２２ｎ の他方の接続部には、トランジスタ２４，２５のゲートが接続されており、バイアス電圧ＢＩＡＳＮが出力される。
【００６７】
このように、カレントミラー回路構成における前段のトランジスタ２２１ 〜２２ｎ のいずれか１つを電流セレクタ９の電流セレクト信号により選択することにより、バイアス電流の電流値を調整する。
【００６８】
次に、本実施の形態の作用について説明する。
【００６９】
図３は、遅延素子３１ （〜３ｎ ，３ａ１ 〜３ａｎ ）における遅延時間のばらつきを示した図である。図３においては、横軸に制御時間、縦軸に遅延時間をそれぞれ示している。
【００７０】
また、制御電圧ＣＮＴＬが０Ｖでの遅延時間のばらつきの最大値をＴＯＰＭＡＸ、その最小値をＴＯＰＭＩＮ、制御電圧ＣＮＴＬが電源電圧での遅延時間の最大値をＢＯＴＭＡＸ、その最小値をＢＯＴＭＩＮと定義する。
【００７１】
制御電圧ＣＮＴＬが０Ｖの時、遅延素子３１ （〜３ｎ ，３ａ１ 〜３ａｎ ）は、バイアス電流回路８のバイアス電流のみで充放電動作するために、遅延時間の最大値は、バイアス電流と反比例の関係を持つ。よって、バイアス電流を周波数に応じて変換させることにより、広範囲の周波数領域でＤＬＬ回路１が動作可能となる。
【００７２】
擬似ロックが生じない条件としては、パルス幅固定分周器２を１／２分周器とした場合（図３より）、
ＢＯＴＭＡＸ＜Ｔ＜ＴＯＰＭＩＮ （式１）
ＴＯＰＭＡＸ＜２Ｔ （式２）
が成立することが必要である。ここで、Ｔは想定する入力クロックの周期である。
【００７３】
入力クロック１周期Ｔでロックするためには、式１を満たすことが必要である。さらに、ロック領域上限未満に遅延時間最大値を設定するためには、式２を満たすことが必要である。これらの条件を満たすようにバイアス電流回路８に与えられるバイアス電流を設定する。
【００７４】
このバイアス電流の設定について説明する。
【００７５】
まず、外部からバイアス電流設定レジスタＢＲに設定データを設定する。それにより、バイアス電流設定レジスタＢＲから電流セレクト信号が出力される。スイッチ２６１ 〜２６ｎ の制御端子に出力される。
【００７６】
スイッチ２６１ 〜２６ｎ は、電流セレクト信号を受けて、ＯＮ／ＯＦＦ動作する。そして、スイッチ２６１ 〜２６ｎ のいずれかＯＮさせることにより、カレントミラー回路の前段を構成するトランジスタ２２１ 〜２２ｎ のいずれか１つを動作させ、周波数に応じて最適なゲートサイズのトランジスタを選択することにより、遅延素子３１ （〜３ｎ ，３ａ１ 〜３ａｎ ）に供給するバイアス電流値を設定することができる。
【００７７】
なお、図２ではＰチャネルＭＯＳのトランジスタ２２１ 〜２２ｎ のゲートサイズを制御する例を示したが、ＮチャネルＭＯＳのトランジスタであっても同じ機能を実現できることは明白である。
【００７８】
図４は、ＤＬＬ回路１におけるロック点の変化を示した図、図５は、周波数とバイアス電流との関係を示した図である。
【００７９】
図４においては、上方から下方にかけて、入力クロックを５ＭＨｚ毎に分割した際の周波数ＭＨｚ、擬似ロック点（３Ｔ）ｎｓ、ロック領域の上限（２Ｔ）ｎｓ、および正常ロック点（Ｔ）ｎｓをそれぞれ示している。
【００８０】
また、図５では、たとえば、周波数を５ＭＨｚ毎に分割し、各領域に対応するバイアス電流を相対比として表している。
【００８１】
たとえば、１０ＭＨｚ〜１５ＭＨｚの領域では、ＴＯＰＭＡＸ、ＴＯＰＭＩＮ、およびＢＯＴＭＡＸは次のように求められる。
【００８２】
ＴＯＰＭＡＸ、式２および図４より決まる。２Ｔは１５ＭＨｚでの１３３．３ｎｓが最小であるから、ＴＯＰＭＡＸ＜１３３．３ｎｓと設定すればよい。ＴＯＰＭＩＮは、式１、および図５より決まる。Ｔは１０ＭＨｚでの１００ｎｓが最大であるから、ＴＯＰＭＩＮ＞１００ｎｓと設定すればよい。
【００８３】
よって、１０ＭＨｚ〜１５ＭＨｚの領域で遅延時間最大値が１００ｎｓ以上１３３．３ｎｓ未満になるようにバイアス電流を設定すればよい。なお、ＢＯＴＭＡＸも同様に、Ｔは１５ＭＨｚでの６６．７ｎｓが最小であるから、ＢＯＴＭＡＸ＜６６．７ｎｓと設定すればよい。
【００８４】
他の領域も同様に求められる。遅延時間最大値は、バイアス電流と反比例の関係を持つことから、上記方法で求めたＴＯＰＭＡＸ、およびＴＯＰＭＩＮの領域間の相対比から決められる。
【００８５】
たとえば、１５ＭＨｚ〜２０ＭＨｚの領域では、１０ＭＨｚ〜１５ＭＨｚの領域に対して、ＴＯＰＭＡＸは１００／１３３．３倍、ＴＯＰＭＩＮは６６．７／１００倍となる。
【００８６】
よって、その逆数であるバイアス電流は、１．３３〜１．５倍に設定すればよい。他の領域も同様に求められ、これらのバイアス電流を実現するためのトランジスタのゲートサイズ比を整数で表すと、図５の右端のようになる。
【００８７】
また、バイアス電流は、図６に示すように、抵抗Ｒを用いて電源電圧依存性を持たせることもできる。
【００８８】
遅延時間最大値は、各々の遅延素子と充放電時間と比例関係を持ち、その充放電時間はクロック振幅に比例する。よって電源電圧が大きくなるにつれてクロック振幅も大きくなるため、遅延時間最大値は電源電圧に比例して増加することになるが、電源電圧に依存してバイアス電流を増加させることにより遅延時間の増大を抑制することができる。
【００８９】
この場合、図６（ａ）に示すように、トランジスタＴ３，Ｔ４からなるカレントミラー回路において、電源電圧とダイオード接続されたトランジスタＴ３との間に抵抗Ｒが接続されている。
【００９０】
さらに、図６（ｂ）に示すように、トランジスタＴ５，Ｔ６からなるカレントミラー回路を加えて、バンドギャップ回路などをもとにしたバイアス電流Ｉ０に、抵抗Ｒを用いて電源電圧依存性を持たせ合わせた電流ＩＲを加え合わせることもできる。
【００９１】
このとき、
ＶＤＤ＝ＩＲ×Ｒ＋Ｖｄｓ （式３）
Ｉ＝ＩＲ＋Ｉ０
＝（ＶＤＤ／Ｒ）−（Ｖｄｓ／Ｒ）＋Ｉ０ （式４）
と表され、抵抗Ｒの抵抗値を適切に選択することにより、電流Ｉに電源電圧依存性の度合いを制御することができる。ここで、ＶＤＤ＝電源電圧、Ｖｄｓ＝トランジスタＴ３のドレイン−ソース間電圧である。
【００９２】
式４より、電源電圧が大きくなると電流Ｉは大きくなり、その結果、遅延時間が小さくなる。よって、遅延時間最大値のばらつきを小さくすることができる。
【００９３】
図７は、ＤＬＬ回路１（図１）に、抵抗Ｒによりバイアス電流に電源電圧依存性を持たせたバイアス電流回路（電源電圧補償バイアス電流部、第２の電流回路）８ａの説明図である。
【００９４】
バイアス電流回路８ａは、抵抗２７１ 〜２７ｎ 、スイッチ２８１ 〜２８ｎ 、およびトランジスタ２９から構成されている。スイッチ２８１ 〜２８ｎ の一方の接続部には、電源電圧が接続されており、該スイッチ２８１ 〜２８ｎ の他方の接続部には、抵抗２７１ 〜２７ｎ の一方の接続部がそれぞれ接続されている。
【００９５】
抵抗２７１ 〜２７ｎ の他方の接続部には、ダイオード接続されたトランジスタ２９、および遅延素子に設けられたバイアス用トランジスタであるトランジスタ３０のゲートがそれぞれ接続されており、該トランジスタ２９，３０の他方の接続部にはグランドが接続されている。
【００９６】
また、トランジスタ３０の一方の接続部には、遅延素子３１ （〜３ｎ ，３ａ１ 〜３ａｎ ）が接続されており、このトランジスタ３０を介して遅延素子３１ （〜３ｎ ，３ａ１ 〜３ａｎ ）にバイアス電流が流れる。
【００９７】
このバイアス電流回路８ａによるバイアス電流は、電流セレクタ（電源電圧補償バイアス電流部、第２の電流セレクタ部）９ｃによって設定される。電流セレクタ９ｃは、半導体集積回路装置に設けられた抵抗値設定レジスタ（レジスタ）ＲＲによって設定される。
【００９８】
バイアス電流を設定する際には、外部から抵抗値設定レジスタＲＲに設定データを設定する。それにより、抵抗値設定レジスタＲＲから抵抗値セレクト信号が出力される。
【００９９】
スイッチ２８１ 〜２８ｎ は、その抵抗値セレクト信号を受けて、ＯＮ／ＯＦＦ動作して抵抗２８１ 〜２８ｎ から任意の抵抗を選択し、合成抵抗値ｒを生成する。たとえば、選択した抵抗の数をｍとすると総抵抗値ＲａはＲａ＝ｒ／ｍとなる。このように、抵抗２８１ 〜２８ｎ を適切に選択することにより、電源電圧依存性の度合いを制御しながら、電源電圧に依存したバイアス電流を生成することができる。
【０１００】
さらに、図７では、抵抗２７１ 〜２７ｎ を並列接続した場合について記載したが、図８に示すように、抵抗２７１ 〜２７ｎ を直列接続するようにしてもよい。
【０１０１】
この場合、スイッチ２８１ 〜２８ｎ の一方の接続部には、電源電圧が接続されており、該スイッチ２８１ 〜２８ｎ の他方の接続部は、直列接続された抵抗２７１ 〜２７ｎ の一方の接続部にそれぞれ接続されている点が異なっており、その他の接続構成は、図７と同様となっている。図８の構成においては、選択した抵抗の数をｍとすると総抵抗値ＲａはＲａ＝ｒ×ｍとなる。
【０１０２】
図９は、動作周波数範囲を広くする場合に生じる問題を示した図である。
【０１０３】
遅延時間最大値は、バイアス電流と反比例の関係を持つ。たとえば、１０ＭＨｚ〜４０ＭＨｚの広い動作周波数範囲が必要な場合、図示するように、１０ＭＨｚに合わせて遅延素子のバイアス電流を設定しても、そのまま４０ＭＨｚで動作を行なうと遅延時間７５ｎｓで擬似ロック点を持つため、正常動作を保証することができないことになる。
【０１０４】
一方、本発明のＤＬＬ回路１では、電源電圧に依存してバイアス電流を生成することができるので、遅延時間最大値のばらつきを低減することができ、広範囲の周波数領域で擬似ロックを回避することができる。
【０１０５】
ここで、ＤＬＬ回路１をデジタルカメラシステムに用いた場合について説明する。
【０１０６】
図１０は、デジタルカメラシステムにおける画像前処理部のブロックである。この画像処理部は、各画素から取り込んだ信号レベルと基準となる黒レベルとをそれぞれ交互にサンプリングし、それらを比較することにより信号レベルを決定する。
【０１０７】
画像前処理部は、撮像素子３１、ＣＤＳ（差電圧検出部）３２、ＰＧＡ（差電圧増幅部）３３、Ａ／Ｄ変換器３４、ロジック回路３５、タイミング発生器３６、ＤＳＰ３７、ならびにＤＬＬ回路１などから構成される。
【０１０８】
これらＣＤＳ３２、ＰＧＡ３３、Ａ／Ｄ変換器３４、ロジック回路３５、タイミング発生器３６、およびＤＬＬ回路１などは、１チップ化した半導体集積回路装置Ｈから構成されている。
【０１０９】
撮像素子３１は、たとえばＣＣＤなどからなり、レンズによって結像した映像を電圧信号に変換する。この撮像素子３１は、基準となる黒レベルと取り込んだ信号レベルとを交互に出力する。
【０１１０】
撮像素子３１には、ＣＤＳ３２が接続されている。ＣＤＳ３２は、相関二重サンプリング回路であり、撮像素子３１から出力される黒レベルと信号レベルとをＤＬＬ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）回路１から出力される遅延クロックＳＰＢＬＫ，ＳＰＳＩＧに同期してサンプリングし、その差信号を出力する。
【０１１１】
ＣＤＳ３２が検出した差信号は、ＰＧＡ３３で増幅し、Ａ／Ｄ変換器３４でデジタル値に変換して出力される。このＡ／Ｄ変換器３４には、ＤＳＰ３７が接続されている。ＤＳＰ３７は、Ａ／Ｄ変換器３４から出力されたデジタルデータを処理する。
【０１１２】
ロジック回路３５には、ＤＬＬ回路１が接続されている。このロジック回路３５には、バイアス電流設定レジスタＢＲ（図２）、およびセレクタ９ａ，９ｂの選択先を設定するレジスタが設けられている。
【０１１３】
タイミング発生器３６には、ＤＬＬ回路１が接続されている。このタイミング発生器３６は、外部入力された外部クロックから、ＤＬＬ回路１に供給する基本クロックなどを生成して出力する。
【０１１４】
ＤＬＬ回路１は、入力された基本クロックから遅延クロックＳＰＳＩＧ，ＳＰＢＬＫなどを生成する。さらに、ＤＬＬ回路１は、遅延クロックＳＰＳＩＧ，ＳＰＢＬＫとは異なる遅延時間の遅延クロックもそれぞれ生成しており、これら遅延クロックは、サンプリングクロックとしてＰＧＡ３３、Ａ／Ｄ変換器３４、および撮像素子３１などに供給されている。
【０１１５】
ここで、ＤＬＬ回路１を用いたデジタルカメラシステムの画像前処理部の動作について、図１１のタイミングチャートを用いて説明する。
【０１１６】
図１１においては、上方から下方にかけて、撮像素子３１から出力される出力信号ＣＤＳＩＮ、タイミング発生器３６から出力される基本クロック、ＤＬＬ回路１から出力される遅延クロックＳＰＢＬＫ，ＳＰＳＩＧにおける信号およびクロックタイミングをそれぞれ示している。
【０１１７】
撮像素子３１は、リセットゲートパルスを出力した後、黒レベルと信号レベルを順次出力する。ＣＤＳ３２には、サンプリングクロックとしてＳＰＳＩＧ，ＳＰＢＬＫがそれぞれ入力される。
【０１１８】
そして、ＣＤＳ３２は、入力された黒レベルを、ＤＬＬ回路１から出力された遅延クロックＳＰＢＬＫからある時間だけ遅延された遅延クロックＳＰＢＬＫのフォーリングエッジに同期してサンプリングする。
【０１１９】
ここで、前述したように、撮像素子３１からは、リセットゲートパルスが出力された後、続けて黒レベルの電気信号が出力されるため、十分に整定しない期間（たとえば、基本クロックのタイミングなど）にサンプリングした場合、正しい黒レベルが得られないことになる。
【０１２０】
その後、ＣＤＳ３２は、入力された信号レベルの電気信号をＤＬＬ回路１によって基本クロックからある時間だけ遅延されたスレーブ遅延クロックＳＰＳＩＧのフォーリングエッジに同期してサンプリングする。
【０１２１】
この場合においても、撮像素子３１からは、黒レベルが出力された後、続けて信号レベルが出力されるので十分に整定しない期間（たとえば、基本クロックのタイミングなど）にサンプリングした場合、正しい信号レベルが得られないことになる。
【０１２２】
ＣＤＳ３２によってサンプリングされた黒レベルと色レベルとの差信号は、ＰＧＡ３３によって増幅され、Ａ／Ｄ変換器３４に出力されてデジタルデータに変換された後、ＤＳＰ３７によって処理される。
【０１２３】
それにより、本実施の形態によれば、ＤＬＬ回路１により、広範囲の動作周波数領域で使用しても、擬似ロックすることなく、高精度なサンプリングクロックを生成することができる。
【０１２４】
また、ＤＬＬ回路１をデジタルカメラシステムなどに用いることにより、高精度なサンプリングクロックを広範囲の動作周波数にも対応して生成することができるので、該デジタルカメラシステムなどの性能を向上することができる。
【０１２５】
さらに、本実施の形態においては、ＤＬＬ回路１に、動作周波数に応じてバイアス電流を生成するバイアス電流回路８、または抵抗によりバイアス電流に電源電圧依存性を持たせたバイアス電流回路８ａを設けた場合について記載したが、たとえば、ＤＬＬ回路１には、図１２に示すように、動作周波数に応じたバイアス電流を生成するバイアス電流回路と電源電圧依存性を持たせたバイアス電流の生成するバイアス電流回路と有したバイアス電流回路（バイアス電流設定部、電源電圧補償バイアス電流部、第１、および第２の電流回路）８ｂを設けるようにしてもよい。ここで、図１２のバイアス電流回路８ｂは、バイアス電流回路８，８ａを模式的に示した図である。
【０１２６】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１２７】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０１２８】
（１）バイアス電圧で制御される電流源の電流値に電源電圧依存性を持たせたことにより、広い動作周波数領域において擬似ロックを防止するとともに、遅延クロックを微調整することにより高精度な遅延クロックを生成することができる。
【０１２９】
（２）また、バイアス電圧で制御される電流源の電流値を動作周波数に応じて可変にして、広い動作周波数領域において擬似ロックを防止するとともに、遅延クロックを微調整することにより高精度な遅延クロックを生成することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態によるＤＬＬ回路のブロック図である。
【図２】図１のＤＬＬ回路に設けられたロック用遅延回路における遅延素子、ならびにバイアス電流回路の構成を示す回路図である。
【図３】図２の遅延素子における遅延時間のばらつきを示した説明図である。
【図４】図１のＤＬＬ回路におけるロック点の変化を示した説明図である。
【図５】図１のＤＬＬ回路における周波数とバイアス電流との関係を示した説明図である。
【図６】本発明の一実施の形態による電源電圧に依存性を持たせるバイアス電流を生成するバイアス電流回路の一例を示した基本回路図である。
【図７】図１のＤＬＬ回路に設けられたバイアス電流に電源電圧依存性を持たせたバイアス電流回路の一例を示す回路図である。
【図８】図１のＤＬＬ回路に設けられたバイアス電流に電源電圧依存性を持たせたバイアス電流回路の他の例を示す回路図である。
【図９】動作周波数範囲を広くする場合に生じる問題を示した図である。
【図１０】図１のＤＬＬ回路を用いて構成されたデジタルカメラシステムのブロック図である。
【図１１】図１０におけるデジタルカメラシステムのクロック、および信号タイミングチャートである。
【図１２】本発明の他の実施の形態によるＤＬＬ回路に設けられたバイアス電流回路の構成を示す回路図である。
【符号の説明】
１ ＤＬＬ回路
２ パルス幅固定分周器
３ ロック用遅延回路（第１の遅延回路）
３１ 〜３ｎ 遅延素子
３ａ 出力用遅延回路（第２の遅延回路）
３ａ１ 〜３ａｎ 遅延素子
４ 位相比較器
５ チャージポンプ（電流生成部）
６ ループフィルタ（制御電圧生成部）
７ インバータ
８ バイアス電流回路（バイアス電流設定部、第１の電流回路）
８ａ バイアス電流回路（電源電圧補償バイアス電流部、第２の電流回路）
８ｂ バイアス電流回路（バイアス電流設定部、電源電圧補償バイアス電流部、第１、および第２の電流回路）
９ 電流セレクタ（バイアス電流設定部、第１の電流セレクタ部）
９ａ セレクタ（第１のクロック選択部）
９ｂ セレクタ（第２のクロック選択部）
９ｃ 電流セレクタ（電源電圧補償バイアス電流部、第２の電流セレクタ部）
１０，１１ インバータ
１２〜１９ トランジスタ
２０ クロックドインバータ
２１，２２１ 〜２２ｎ ，２３〜２５ トランジスタ
２６１〜２６ｎ スイッチ
２７１ 〜２７ｎ 抵抗
２８１ 〜２８ｎ スイッチ
２９，３０ トランジスタ
３１ 撮像素子
３２ ＣＤＳ（差電圧検出部）
３３ ＰＧＡ（差電圧増幅部）
３４ Ａ／Ｄ変換器
３５ ロジック回路
３６ タイミング発生器
３７ ＤＳＰ
ＣＮＴＬ 制御電圧
ＢＲ、ＲＲ バイアス電流設定レジスタ（レジスタ）
ＣＣ カレントミラー回路
ＢＩＡＳＰ，ＢＩＡＳＮ バイアス電圧
Ｔ１〜Ｔ６ トランジスタ
Ｈ 半導体集積回路装置
Claims (10)
- 基本クロックを分周し、パルス幅を前記基本クロックの１周期に固定した分周器出力クロックを出力するパルス幅固定分周器と、
前記パルス幅固定分周器から出力された分周器出力クロックをある時間だけ遅延させた遅延クロックを生成する第１の遅延回路と、
前記分周器出力クロックと前記遅延クロックとを比較し、前記分周器出力クロックに対する前記遅延クロックの遅延時間が前記基本クロックの１周期より大きい場合ＵＰパルス信号を、小さい場合ＤＯＷＮパルス信号を出力する位相比較器と、
前記位相比較器より出力されるＵＰ、およびＤＯＷＮパルス信号に対応して、充放電電流を生成する電流生成部と、
前記電流生成部が生成した充放電電流を電圧に変換し、制御電圧を生成する制御電圧生成部とを含み、
前記第１の遅延回路は、互いに直列接続された複数の遅延素子を有し、前記複数の遅延素子における基本単位は、インバータへ流れ込む電源電流が、前記制御電圧で制御される電流源とバイアス電圧で制御される電流源との和で決められ、
動作周波数に応じて前記バイアス電圧で制御される電流源の電流の値を可変にするバイアス電流設定部を備えたことを特徴とする半導体集積回路装置。 - 請求項１記載の半導体集積回路装置において、任意の前記遅延素子から出力される前記遅延クロックをセレクトデータに基づいて選択し、遅延微調整クロックとして出力するクロック選択部を備えたことを特徴とする半導体集積回路装置。
- 基本クロックを分周し、パルス幅を前記基本クロックの１周期に固定した分周器出力クロックを出力するパルス幅固定分周器と、
前記パルス幅固定分周器から出力された分周器出力クロックをある時間だけ遅延させたロック用遅延クロックを生成する第１の遅延回路と、
前記分周器出力クロックと前記ロック用遅延クロックとを比較し、前記分周器出力クロックに対する前記遅延クロックの遅延時間が前記基本クロックの１周期より大きい場合ＵＰパルス信号を、小さい場合ＤＯＷＮパルス信号を出力する位相比較器と、
前記位相比較器より出力されるＵＰ、およびＤＯＷＮパルス信号に対応して、充放電電流を生成する電流生成部と、
前記電流生成部が生成した充放電電流を電圧に変換し、制御電圧を生成する制御電圧生成部と、
前記基本クロックをある時間だけ遅延させた出力用遅延クロックを生成する第２の遅延回路とを含み、
前記第１、および第２の遅延回路は、互いに直列接続された複数の遅延素子を有し、前記複数の遅延素子における基本単位は、インバータへ流れ込む電源電流が、前記制御電圧で制御される電流源とバイアス電圧で制御される電流源との和で決められ、
動作周波数に応じて前記バイアス電圧で制御される電流源の電流の値を可変にするバイアス電流設定部を備えたことを特徴とする半導体集積回路装置。 - 請求項３記載の半導体集積回路装置において、
前記第１の遅延回路の任意の遅延素子から出力されるロック用遅延クロックをセレクトデータに基づいて選択し、微調整ロック用クロックとして出力する第１のクロック選択部と、
前記第２の遅延回路の任意の遅延素子から出力される出力用遅延クロックをセレクトデータに基づいて選択し、微調整出力用クロックとして出力する第２のクロック選択部とを備えたことを特徴とする半導体集積回路装置。 - 請求項１〜４のいずれか１項に記載の半導体集積回路装置において、
前記バイアス電流設定部が、
複数の電流源用電流を生成する第１の電流回路と、
制御信号に基づいて、前記第１の電流回路が生成した複数の電流源用電流から、任意の電流値を選択し、前記バイアス電圧で制御される電流源の電流として出力する第１の電流セレクタ部とよりなることを特徴とする半導体集積回路装置。 - 請求項１〜５のいずれか１項に記載の半導体集積回路装置において、前記第１の電流セレクタに入力する制御信号を、動作周波数に応じて設定するレジスタを設けたことを特徴とする半導体集積回路装置。
- 請求項１〜６のいずれか１項に記載の半導体集積回路装置において、電源電圧に依存して前記バイアス電圧で制御される電流源の電流の値を可変にする電源電圧補償バイアス電流部を設けたことを特徴とする半導体集積回路装置。
- 請求項７記載の半導体集積回路装置において、
前記電源電圧補償バイアス電流部が、
電源電圧に依存して複数の電流源用電流を生成する第２の電流回路と、
制御信号に基づいて、前記第２の電流回路が生成した複数の電流源用電流から、任意の電流値を選択し、前記バイアス電圧で制御される電流源の電流として出力する第２の電流セレクタ部とよりなることを特徴とする半導体集積回路装置。 - 請求項７または８記載の半導体集積回路装置において、前記第２の電流セレクタに入力する制御信号を設定し、前記バイアス電圧で制御される電流源の電流の電源電圧依存度合いを調整するレジスタを設けたことを特徴とする半導体集積回路装置。
- 分周器と、
前記分周器から出力された分周器出力クロックをある時間だけ遅延させた遅延クロックを生成する遅延回路と、
前記分周器出力クロックと前記遅延クロックとを比較し、比較結果に従った比較結果信号を出力する位相比較器と、
前記位相比較器より出力される比較結果信号に対応して、充放電電流を生成する電流生成部と、
前記電流生成部が生成した充放電電流を電圧に変換し、制御電圧を生成する制御電圧生成部とを含み、
前記遅延回路は、互いに直列接続された複数の遅延素子を有し、前記複数の遅延素子のそれぞれは、前記制御電圧で制御される電流源とバイアス電圧で制御される電流源との和に従った電流が供給され、その遅延量が供給される電流に従って決定される遅延素子を有し、
動作周波数に応じて前記バイアス電圧で制御される電流源の電流の値を可変にするバイアス電流設定部を備えたことを特徴とする半導体集積回路装置。
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| JP2002329269A JP2004165960A (ja) | 2002-11-13 | 2002-11-13 | 半導体集積回路装置 |
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Cited By (3)
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|---|---|---|---|---|
| DE102004037163A1 (de) * | 2004-07-30 | 2006-03-23 | Infineon Technologies Ag | Vorrichtung zur Einstellung einer Taktverzögerung |
| JP2010028342A (ja) * | 2008-07-17 | 2010-02-04 | Sanyo Electric Co Ltd | Ｄｌｌ回路 |
| JP2016082278A (ja) * | 2014-10-10 | 2016-05-16 | 富士通株式会社 | 遅延回路，遅延回路を有する位相同期回路，及び位相同期回路を有するプロセッサ |
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2002
- 2002-11-13 JP JP2002329269A patent/JP2004165960A/ja active Pending
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