JP2002111455A - 電圧参照回路およびそれを用いた半導体回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 プロセス、温度、電源電圧の変動があって
も、設計者が使用可能な電圧範囲で所望の動作が可能な
半導体装置回路を提供することである。 【解決手段】 しきい値電圧参照回路は、プロセスに基
づくＭＯＳトランジスタのプロセス電圧vthrefを出力す
るプロセス検知回路１０１と、プロセス検知回路１０１
により出力されたプロセス電圧vthrefが狙い目Vth#cent
erのどちらに変動したかを判定し、制御信号を出力する
基準電圧比較回路１０２から構成されている。しきい値
電圧Vthnが狙い目Vth#centerよりある電圧以上高い場合
は、プロセスが遅いと判断して信号prcssをＨレベルに
し、ある電圧以上低い場合は、プロセスが速いと判断し
て信号prcsfをＨレベルにする。つまり、しきい値電圧V
thがどちらに変動したのか、制御信号から判断すること
ができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体回路装置に
関し、特にプロセス、温度、電源電圧の変動を検知し、
回路の動作状態を調整する半導体集積回路に関するもの
である。

【０００２】

【従来の技術】半導体集積技術では、動作周波数の向上
や高集積化が加速度的に進み、システム・オン・チップ
の半導体集積回路は、膨大な数のトランジスタ数に起因
する消費電力の増大は深刻な問題となっている。これを
電源電圧の低電圧化により解決しようとしている。

【０００３】一方で、電源電圧の低電圧化はリーク電流
を増やすことになり消費電力が増大してしまうため、ト
ランジスタのしきい値電圧Vthは十分に下げられない。
その結果、回路設計者が使用できる電圧範囲がしきい値
電圧Vthの２〜３倍という非常に狭いものになってしま
っている。ＯＮ・ＯＦＦのみを考慮すればよいデジタル
回路ではこれでも高速動作を可能とするが、チップ内部
のクロック生成に欠かせないＰＬＬ（Ｐｈａｓｅ Ｌｏ
ｃｋｅｄ Ｌｏｏｐ）のような同期回路では、回路の性
質上アナログ回路を含み、回路設計者が使用できる電圧
範囲の縮小がアナログ回路設計に非常に大きな障害とな
っている。

【０００４】図８は、従来のＰＬＬの回路図である。Ｐ
ＬＬは、基準クロックＣＬＫに位相および周波数が同期
した信号を生成するものである。位相周波数比較器２１
では、基準クロックＣＬＫと分周器２５の出力信号との
位相差を検出し、その位相差に対応した出力信号を出力
し、この出力信号を次段のチャージポンプ２２に入力す
る。チャージポンプ２２では、位相周波数比較器２１の
出力信号に応じた時間だけ、次段のローパスフィルタ２
３に対し充放電を行う。ローパスフィルタ２３では、チ
ャージポンプ２２からの充放電信号の高周波数雑音を除
去し、その出力信号を次段のＶＣＯ（Ｖｏｌｔａｇｅ
Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）２４に
入力する。ＶＣＯ２４では、ローパスフィルタ２３の出
力電圧に応じて発振周波数を変える。

【０００５】例えば、位相周波数比較器２１で基準クロ
ックＣＬＫに対し分周器２５の出力信号の位相が遅れて
いると判断されたら、チャージポンプ２２によりローパ
スフィルタ２３を充電し、ＶＣＯ２４の発振周波数を上
げることで、遅れている位相を進めるように制御され
る。逆に、基準クロックＣＬＫに対し分周器２５の出力
信号の位相が進んでいると判断されたら、チャージポン
プ２２によりローパスフィルタ２３を放電し、ＶＣＯ２
４の発振周波数を下げることで、進んでいる位相を遅ら
せるように制御される。これら動作を繰り返すことで、
基準クロックＣＬＫと分周器２５の出力信号との位相差
が減少していき、やがて同期が確立する。

【０００６】尚、分周器２５は、基準クロックＣＬＫよ
り高い周波数の信号をＰＬＬで生成する場合に必要とな
り、その分周比をＮとすれば、ＰＬＬが同期状態に達し
た時、ＶＣＯ２４の出力信号の周波数は基準クロックＣ
ＬＫのＮ倍となる。

【０００７】

【発明が解決しようとする課題】このような構成のＰＬ
Ｌを設計する時に注意が必要なのは、ＶＣＯ２４の発振
特性の傾きで、通常Kvcoで表されるパラメータである。
Kvcoは、ローパスフィルタ２３の出力信号の変動に対し
ＶＣＯ２４の発振周波数がどの程度変わるかを示すもの
で、ＶＣＯ２４の発振周波数をfvco、ローパスフィルタ
２３の出力信号の電圧をvlpfoutとすると、 Kvco = dfvco / dvlpfout で定義される。電源電圧が5［Ｖ］では、出力信号vlpfo
utの範囲として活用できる典型的な範囲は、ローパスフ
ィルタ２３が接地電位を参照している場合、ＮＭＯＳト
ランジスタのしきい値電圧Vthn〜5［Ｖ］で、概ね4.2
［Ｖ］程度となる。この電圧範囲で、ＶＣＯ２４の発振
範囲をカバーすることになるが、このプロセスで典型的
な200ＭＨｚ帯を達成しようとするなら、プロセス、温
度、電源電圧の変動を見込み200ＭＨｚ±30％、すなわ
ち、140〜260ＭＨｚをカバーすることを想定し、Kvco＝
120／4.2＝28.6［ＭＨｚ／Ｖ］という値になる。

【０００８】ところが、電源電圧が1.8［Ｖ］では、出
力信号vlpfoutの範囲として活用できる典型的な範囲
は、同様の条件下ではVthn〜1.8［Ｖ］で、概ね1.5
［Ｖ］程度となる。このプロセスで典型的な１ＧＨｚ帯
のＶＣＯ２４を設計しようとするなら、1ＧＨｚの±30
％、すなわち、700ＭＨｚ〜1.3ＧＨｚをカバーすること
を想定し、Kvco＝600／1.5＝400［ＭＨｚ／Ｖ］という
値になる。

【０００９】これは、実際の設計においてＶＣＯの発振
周波数帯は、最低発振周波数と可変発振周波数を定める
ことにより決定されるが、従来では可変発振周波数帯と
して非常に広い範囲が要求されてしまい、しかもローパ
スフィルタの出力信号の有効電圧範囲が狭いということ
が、ＶＣＯの発振特性の傾きKvcoを非常に大きくしてし
まっている。

【００１０】このようにKvcoの値は、動作周波数の増加
と低電源電圧化があいまって劇的に増加するが、Kvcoの
値が大きいということは、出力信号vlpfoutのわずかな
変動でＶＣＯの発振周波数が大きく変動することを意味
する。すなわち、通常のインピーダンスの高いローパス
フィルタ出力上の雑音が原因で、ＰＬＬで生成した信号
のジッタが増大してしまう。

【００１１】したがって、ＰＬＬで生成した信号をクロ
ックとして実使用に耐え得るものにするためには、狭い
vlpfoutの範囲内で、ＶＣＯの発振特性の傾きKvcoを小
さく抑えたほうがよい。

【００１２】本発明の目的は、プロセス、温度、電源電
圧の変動があっても、設計者が使用可能な電圧範囲で所
望の動作が可能な半導体装置回路を提供することであ
る。

【００１３】

【課題を解決するための手段】よって目的を達成するた
めに、本発明による電圧参照回路は、トランジスタのし
きい値電圧の変動を検知するプロセス検知回路と、前記
しきい値電圧の変動を監視し、この変動を制御信号とし
て出力する基準電圧比較回路とを備え、前記プロセス検
知回路は、ソースが第１の電源に接続され、ドレインが
ゲートに接続された一導電型の第１のＭＯＳトランジス
タと、ソースが前記第１の電源に接続され、ゲートが前
記第１のＭＯＳトランジスタのゲートに接続された一導
電型の第２のＭＯＳトランジスタと、ソースが第１の抵
抗を介して第２の電源に接続され、ドレインが前記第１
のＭＯＳトランジスタのドレインに接続され、ゲートが
前記第２のＭＯＳトランジスタのドレインに接続された
逆導電型の第３のＭＯＳトランジスタと、ソースが前記
第２の電源に接続され、ドレインが前記第２のＭＯＳト
ランジスタのドレインに接続され、ゲートが前記第３の
ＭＯＳトランジスタのソースに接続された逆導電型の第
４のＭＯＳトランジスタと、前記第３のＭＯＳトランジ
スタのソースに接続された出力信号線とを備えることを
特徴としている。

【００１４】また、本発明による半導体回路装置は、基
準クロックと発振周波数との位相を比較する位相周波数
比較器と、この位相周波数比較器の出力を電流に変換す
るチャージポンプと、このチャージポンプの出力電流か
ら電圧を発生するローパスフィルタと、トランジスタの
しきい値電圧の変動を検知し、この変動を制御信号とし
て出力する電圧参照回路と、前記電圧参照回路の制御信
号と前記ローパスフィルタの出力電圧とに基づいて、所
望の発振周波数の発振出力を生成する発振器とを備えた
ことを特徴としている。

【００１５】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態について説明する。

【００１６】図１は、本発明におけるしきい値電圧参照
回路の回路図である。図１のように、しきい値電圧参照
回路は、プロセスに基づくＭＯＳトランジスタのプロセ
ス電圧vthrefを出力するプロセス検知回路１０１（検知
回路）と、プロセス検知回路１０１により出力されたプ
ロセス電圧vthrefが狙い目のどちらに変動したかを判定
し、制御信号を出力する基準電圧比較回路１０２から構
成されている。

【００１７】プロセス検知回路１０１は、ＰＭＯＳトラ
ンジスタＰ１１（第１のＭＯＳトランジスタ），Ｐ１２
（第２のＭＯＳトランジスタ）と、ＮＭＯＳトランジス
タＮ１１（第３のＭＯＳトランジスタ），Ｎ１２（第４
のＭＯＳトランジスタ）と、抵抗Ｒ１１（第１の抵抗）
から構成されている。ＰＭＯＳトランジスタＰ１１は、
ソースに第１の電源が接続され、ドレインにＮＭＯＳト
ランジスタＮ１１のドレインが接続され、ゲートにドレ
インが接続されている。ＮＭＯＳトランジスタＮ１１
は、ソースに抵抗Ｒ１１を介して第２の電源が接続され
ている。

【００１８】また、ＰＭＯＳトランジスタＰ１２は、ソ
ースに第１の電源が接続され、ドレインにＮＭＯＳトラ
ンジスタＮ１２のドレインが接続されている。そして、
ゲートにＰＭＯＳトランジスタＰ１１のゲートが接続さ
れ、ＰＭＯＳトランジスタＰ１１とＰＭＯＳトランジス
タＰ１２は、カレント・ミラーを構成している。ＮＭＯ
ＳトランジスタＮ１２は、ソースに第２の電源が接続さ
れ、ゲートにＮＭＯＳトランジスタＮ１１と抵抗Ｒ１１
の接続点が接続されている。また、ＮＭＯＳトランジス
タＮ１１のゲートに、ＰＭＯＳトランジスタＰ１２およ
びＮＭＯＳトランジスタＮ１２の共通ドレインが接続さ
れている。そして、ＮＭＯＳトランジスタＮ１１と抵抗
Ｒ１１との接続点のプロセス電圧vthrefが、基準電圧比
較回路１０２に供給される。

【００１９】ＰＭＯＳトランジスタＰ１１，Ｐ１２がカ
レント・ミラーを構成していることにより、各ＭＯＳト
ランジスタと抵抗には同じ電流が流れる。ＮＭＯＳトラ
ンジスタＮ１１，Ｎ１２にも同じ電流が流れ、ＮＭＯＳ
トランジスタＮ１１，Ｎ１２はオン状態となっている。
プロセス電圧vthrefが、しきい値電圧Vthよりわずかに
大きいところで回路は安定動作するので、プロセス電圧
vthrefには、プロセスに基づくしきい値電圧Vthにほぼ
等しい電圧値が得られる。

【００２０】基準電圧比較回路１０２は、比較器Ｃ１１
（第１の比較器），Ｃ１２（第２の比較器）およびＣ１
３と、ＮＭＯＳトランジスタＮ１３（第５のＭＯＳトラ
ンジスタ）と、抵抗Ｒ１２（第４の抵抗），Ｒ１３（第
５の抵抗）およびＲ１４から構成されている。参照電圧
VrefとＮＭＯＳトランジスタＮ１３のソース電圧とを入
力とする比較器Ｃ１１の出力が、ＮＭＯＳトランジスタ
Ｎ１３のゲートに供給されている。ＮＭＯＳトランジス
タＮ１３のドレインは第１の電源に接続され、ソースは
抵抗Ｒ１２，Ｒ１３およびＲ１４を介して第２の電源に
接続されている。比較器Ｃ１１により、ＮＭＯＳトラン
ジスタＮ１３のソース電圧は、参照電圧Vrefと等しくな
るように制御される。すなわち、抵抗Ｒ１２〜Ｒ１４間
にかかる電圧値が一定となるように制御されている。
尚、参照電圧Vrefは、プロセス、温度および電源電圧に
依存しないものとする。

【００２１】比較器Ｃ１２は、反転入力端子に抵抗Ｒ１
２とＲ１３の接続点の電圧VrefH1を、非反転入力端子に
プロセス検知回路１０１のプロセス電圧vthrefを入力と
し、信号prcss（第１の制御信号）を生成する。比較器
Ｃ１３は、非反転入力端子に抵抗Ｒ１３とＲ１４の接続
点の電圧VrefL1を、反転端子にプロセス検知回路１０１
のプロセス電圧vthrefを入力とし、信号prcsf（第２の
制御信号）を生成する。抵抗Ｒ１２，Ｒ１３およびＲ１
４を適当な値とすることにより、抵抗Ｒ１２とＲ１３の
接続点の電圧VrefH1と、抵抗Ｒ１３とＲ１４の接続点の
電圧VrefL1を所望の値に設定することができる。尚、比
較器Ｃ１２，Ｃ１３にヒステリシス特性があれば、雑音
による誤動作を防止できる。

【００２２】ここで、VrefH1＝Vth#center＋0.1
［Ｖ］，VrefL1＝Vth#center−0.1［Ｖ］となるように
設定した場合を考える。Vth#centerは、しきい値電圧Vt
hの狙い目（プロセスの中心）を表す。

【００２３】ここでは、プロセス検知回路１０１のプロ
セス電圧vthrefは、ＮＭＯＳトランジスタのしきい値電
圧Vthnに等しくなるように設定されている。比較器Ｃ１
２は、「VthnがVrefH1より高い場合は、信号prcssをＨ
レベルに設定」し、比較器Ｃ１３は、「VthnがVrefL1よ
り低い場合は、信号prcsfをＨレベルに設定」する。す
なわち、しきい値電圧Vthnが狙い目Vth#centerより0.1
Ｖ以上高い場合は、信号prcssをＨレベルにし、0.1Ｖ以
上低い場合は、信号prcsfをＨレベルにする。つまり、
しきい値電圧Vthがどちらに変動したのか、制御信号か
ら判断することができる。

【００２４】また、プロセス検知回路１０１の抵抗Ｒ１
１を適当に選べば、プロセス電圧vthrefの値を温度上昇
と共に大きくなるように、すなわち、温度によるしきい
値電圧Vthの変動を検知するようにできる。つまり、温
度上昇によるトランジスタの駆動力の低下をトランジス
タのしきい値電圧の増加として、プロセス電圧vthrefに
反映させることができる。

【００２５】また、トランジスタのしきい値電圧には、
トランジスタのチャネル長の変動も現れるので、本発明
ではトランジスタのチャネル長の変動も検知することが
できる。

【００２６】尚、図１ではＮＭＯＳトランジスタのしき
い値電圧を得るプロセス検知回路１０１を示したが、Ｐ
ＭＯＳトランジスタについても同様な回路構成により、
プロセス、温度に基づく駆動力の変動を検出することが
できる。

【００２７】次に、上述したしきい値電圧参照回路を用
いたＰＬＬについて説明する。これは、最も典型的なプ
ロセス、温度およびローパスフィルタの出力電圧におい
て所望の周波数で発振するようにした後、プロセス、温
度による周波数変動分をローパスフィルタの出力電圧の
有効範囲内で調節し、ＶＣＯの発振周波数帯を設定する
ものである。

【００２８】図２は、本発明における電圧参照回路を用
いたＰＬＬの概略図である。図２のＰＬＬは、位相周波
数比較器２１と、チャージポンプ２２と、ローパスフィ
ルタ２３と、ＶＣＯ（発振器）２４と、分周器２５を備
え、さらに、定電流源２６と電圧参照回路２７を備えて
いる。定電流源２６は、バンドギャップリファレンス回
路のような温度補償機能を有し、その出力は温度と電源
電圧に依存しない、また、プロセスにもほとんど依存し
ないものとする。

【００２９】位相周波数比較器２１は、基準クロックＣ
ＬＫと分周器２５の出力信号f_Nとの位相差を検出し、そ
の位相差に対応した出力信号を出力する。チャージポン
プ２２は、位相周波数比較器２１からの出力信号を入力
とし、その入力に応じた時間だけローパスフィルタ２３
に対し充放電を行う。ローパスフィルタ２３は、チャー
ジポンプ２２からの充放電信号の高周波数雑音を除去
し、その出力をＶＣＯ２４に供給する。ＶＣＯ２４は、
ローパスフィルタ２３の出力電圧vlpfoutに応じて発振
周波数fvcoを変えるが、本発明では、電圧参照回路２７
により生成された制御信号をもとに発振周波数fvcoの変
更を行う。分周器２５は、基準クロックＣＬＫより高い
周波数の信号をＰＬＬ回路で生成する場合に必要とな
り、その分周比をＮとすれば、ＰＬＬ回路が同期状態に
達した時、ＶＣＯ２４の発振周波数は基準クロックＣＬ
ＫのＮ倍となる。

【００３０】本発明のＶＣＯ２４は、制御電圧生成器２
４ａおよび差動リングオシレータ２４ｂを備える。制御
電圧生成器２４ａは、電圧参照回路２７により生成され
た制御信号をもとに、差動リングオシレータ２４ｂへ供
給する電流を生成する。そして、差動リングオシレータ
２４ｂは、制御電圧生成器２４ａからの電流に応じて発
振周波数を生成する。例えば、差動リングオシレータ２
４ｂは、複数の遅延素子に流す電流を変えることにより
発振周波数fvcoを変えるものである。

【００３１】図３は、本発明における制御電圧生成器の
回路図である。制御電圧生成器２４ａは、図３に示すよ
うに、ローパスフィルタ２３からの出力電圧vlpfoutを
それに応じた電流に変換する電圧電流変換回路３０１
と、電圧参照回路２７の制御信号prcsf，prcssをもとに
生成した電流を差動リングオシレータ２４ｂに供給する
補正電流生成回路３０２から構成されている。

【００３２】電圧電流変換回路３０１は、比較器Ｃ３１
（第３の比較器）と、第１の電源と第２の電源の間に縦
続接続されたＰＭＯＳトランジスタＰ３１（第６のＭＯ
Ｓトランジスタ），ＮＭＯＳトランジスタＮ３１（第７
のＭＯＳトランジスタ）および抵抗Ｒ３１（第６の抵
抗）から構成されている。ＰＭＯＳトランジスタＰ３１
は、ソースに第１の電源が接続され、ドレインにＮＭＯ
ＳトランジスタＮ３１のドレインが接続され、また、ゲ
ートとドレインが接続されている。ＮＭＯＳトランジス
タＮ３１は、非反転入力端子にローパスフィルタ２３か
らの出力電圧vlpfoutを、反転入力端子にＮＭＯＳトラ
ンジスタＮ３１のソース電圧を入力とする比較器Ｃ３１
の出力がゲートに供給され、ソースに抵抗Ｒ３１を介し
て第２の電源が接続されている。比較器Ｃ３１により、
ＮＭＯＳトランジスタＮ３１のソース電圧（抵抗Ｒ３１
の両端にかかる電圧）がローパスフィルタ２３からの出
力電圧vlpfoutと等しくなるように制御されている。し
たがって、ＰＭＯＳトランジスタＰ３１に流れる電流値
は、（ローパスフィルタの出力電圧）／（抵抗Ｒ３１の
抵抗値）となる。

【００３３】補正電流生成回路３０２は、ＰＭＯＳトラ
ンジスタＰ３２（第８のＭＯＳトランジスタ），Ｐ３３
（第９のＭＯＳトランジスタ），Ｐ３４（第１０のＭＯ
Ｓトランジスタ），Ｐ３５（第１２のＭＯＳトランジス
タ）およびＰ３６（第１３のＭＯＳトランジスタ）と、
ＮＭＯＳトランジスタＮ３２（第１４のＭＯＳトランジ
スタ），Ｎ３３（第１１のＭＯＳトランジスタ）から構
成されている。ＰＭＯＳトランジスタＰ３２は、ソース
に第１の電源が接続され、ドレインにＮＭＯＳトランジ
スタＮ３２が接続されている。そして、ＰＭＯＳトラン
ジスタＰ３２のゲートには、電圧電流変換回路３０１の
ＰＭＯＳトランジスタＰ３１のゲートが接続されてい
る。すなわち、ＰＭＯＳトランジスタＰ３１，Ｐ３２は
カレント・ミラー構成を成しており、ＰＭＯＳトランジ
スタＰ３２に流れる電流Icntは、ＰＭＯＳトランジスタ
Ｐ３１に流れる電流“（ローパスフィルタ２３の出力電
圧）／（抵抗Ｒ３１の抵抗値）”と等しくなる。したが
って、電流Icntは、ローパスフィルタ２３の出力電圧vl
pfoutに比例する。また、ＮＭＯＳトランジスタＮ３２
のソースは第２の電源が接続され、ＮＭＯＳトランジス
タＮ３２に流れる電流Ivcoが差動リングオシレータ２４
ｂに供給される。

【００３４】ＶＣＯ２４の発振周波数を決定する電流、
すなわち、差動リングオシレータ２４ｂに供給される電
流Ivcoは、ＰＭＯＳトランジスタＰ３２に流れる電流Ic
ntに最低発振周波数を決定する電流成分（ＰＭＯＳトラ
ンジスタＰ３３〜Ｐ３５に流れる電流）を、電圧参照回
路２７の制御信号prcsf，prcssのもと足し合わせること
で生成される。

【００３５】ＰＭＯＳトランジスタＰ３３は、ソースに
第１の電源が接続され、ドレインにＮＭＯＳトランジス
タＮ３２のゲートおよびドレインが接続されている。そ
して、ＰＭＯＳトランジスタＰ３３のゲートに定電流源
２６の参照電圧Vrefが供給され、電流Ib0が生成され
る。

【００３６】ＰＭＯＳトランジスタＰ３４は、ソースに
第１の電源が接続され、ドレインにＮＭＯＳトランジス
タＮ３３のドレインが接続され、ゲートに定電流源２６
の参照電圧Vrefが供給されている。ＮＭＯＳトランジス
タＮ３３は、ソースにＮＭＯＳトランジスタＮ３２のゲ
ートおよびドレインが接続され、ゲートに電圧参照回路
２７からの制御信号prcssが供給される。制御信号prcss
がＨレベルの時、ＮＭＯＳトランジスタＮ３３はオン状
態となり、ＰＭＯＳトランジスタＰ３４に流れる電流Ib
sが、電流Icntに足し合わされる。

【００３７】ＰＭＯＳトランジスタＰ３５は、ソースに
第１の電源が接続され、ドレインにＰＭＯＳトランジス
タＰ３６のソースが接続され、ゲートに定電流源２６の
参照電圧Vrefが供給されている。ＰＭＯＳトランジスタ
Ｐ３６は、ドレインにＮＭＯＳトランジスタＮ３２のゲ
ートおよびドレインが接続され、ゲートに電圧参照回路
２７からの制御信号prcsfが供給される。制御信号prcsf
がＬレベルの時、ＰＭＯＳトランジスタＰ３６はオン状
態となり、ＰＭＯＳトランジスタＰ３５に流れる電流Ib
fが、電流Icntに足し合わされる。

【００３８】ここで、プロセス（ここでは、ＮＭＯＳト
ランジスタのしきい値電圧Vthn）の狙い目からある所望
の範囲内に仕上がった場合を考える。しきい値電圧Vthn
がVrefL1＜Vthn＜VrefH1の範囲にある場合、電圧参照回
路２７からの制御信号（prcsf，prcss）＝（Ｌ，Ｌ）と
なる。したがって、ＰＭＯＳトランジスタＰ３６はオン
状態となり、電流Ivcoは、電流IcntにＰＭＯＳトランジ
スタＰ３３を流れる電流Ib0とＰＭＯＳトランジスタＰ
３５を流れる電流Ibfを足し合わせた電流となる。この
場合の差動リングオシレータ２４ｂに供給される電流Iv
coは、次式で与えられる。 Ivco = (Ib0 + Ibf) + Icnt 次に、プロセスの狙い目から所望の範囲よりも、しきい
値電圧Vthnが高く仕上がった場合を考える。すなわち、
Vthn＞VrefH1の範囲にある場合、電圧参照回路２７の制
御信号（prcsf，prcss）＝（Ｌ，Ｈ）となる。したがっ
て、ＰＭＯＳトランジスタＰ３６およびＮＭＯＳトラン
ジスタＮ３３は共にオン状態となり、電流Ivcoは、電流
Icntにすべての最低発振周波数を決定する電流成分が足
し合わされた電流となる。 Ivco = (Ib0 + Ibf + Ibs) + Icnt したがって、しきい値電圧Vthnが高くなって発振周波数
が下がる分を、ＶＣＯ２４に流す電流を増やすことによ
り補うことができる。

【００３９】次に、プロセスの狙い目から所望の範囲よ
りも、しきい値電圧Vthnが低く仕上がった場合を考え
る。すなわち、Vthn＜VrefL1の範囲にある場合、電圧参
照回路２７の制御信号（prcsf，prcss）＝（Ｈ，Ｌ）と
なる。したがって、ＰＭＯＳトランジスタＰ３６および
ＮＭＯＳトランジスタＮ３３は共にオフ状態となるの
で、電流Ivcoは、電流IcntにＰＭＯＳトランジスタＰ３
３に流れる電流Ib0のみ足し合わされた電流となる。 Ivco = Ib0 + Icnt したがって、しきい値電圧Vthnが低くなって発振周波数
が上がる分を、ＶＣＯ２４に流す電流を減らすことによ
り補うことができる。

【００４０】本発明の電圧参照回路をＰＬＬ回路に用い
ることにより、プロセスと温度によるしきい値電圧Vth
の変動を検知して、ＶＣＯ２４の発振範囲を自動的に切
り換えることができ、ＶＣＯ２４の発振範囲として確保
すべき周波数帯を削減することが可能となる。

【００４１】図４は、プロセス等に基づくＶＣＯの発振
範囲として確保すべき周波数帯を表した図である。図４
中の実線は、設計者があらかじめ定めた範囲内でプロセ
スが変動した場合、プロセスが狙い目通りに仕上がった
場合に、ＰＬＬ回路が所望の周波数帯で同期できるため
に必要な周波数範囲をカバーしたＶＣＯの発振特性
（１）である。図４中の一点鎖線は、設計者があらかじ
め定めた値よりもしきい値電圧Vthが大きく仕上がった
場合を想定した高周波数帯の発振特性（２）である。ま
た、図４中の二点鎖線は、設計者のあらかじめ定めた値
よりもしきい値電圧Vthが小さく仕上がった場合を想定
した低周波数帯の発振特性（３）である。

【００４２】例えば、しきい値電圧Vthがあらかじめ設
計者が設定した設定範囲より大きく仕上がった場合、周
波数の下がることが予想される。この場合、本発明では
電圧参照回路２７からの制御信号（prcsf，prcss）＝
（Ｌ，Ｈ）により、ＶＣＯ２４（差動リングオシレータ
２４ｂ）に供給する電流を多くしている。これは、しき
い値電圧Vthが高いため、発振周波数は低周波数側に移
動するが、差動リングオシレータ２４ｂへ供給する電流
を大きくして、通常より高い周波数帯の発振特性（２）
に切り換え、発振周波数の減少を補っているのである。

【００４３】同様に、例えば、しきい値電圧Vthがあら
かじめ設計者が設定した設定範囲より小さく仕上がった
場合、周波数の上がることが予想される。この場合、本
発明では電圧参照回路２７からの制御信号（prcsf，prc
ss）＝（Ｈ，Ｌ）により、ＶＣＯ２４に供給する電流を
少なくしている。これは、しきい値電圧Vthが低いた
め、発振周波数は高周波数側に移動するが、差動リング
オシレータ２４ｂへ供給する電流を小さくして、通常よ
り低い周波数帯の発振特性（３）に切り換え、発振周波
数の増加を抑制しているのである。

【００４４】したがって、ＶＣＯ２４の発振範囲は、図
４中の実線の発振特性が持つ範囲で十分であり、従来要
求されてきた範囲よりも狭くすることができる。その結
果、ＶＣＯの発振特性の傾きKvcoを小さくすることがで
きる。このように、ＶＣＯの発振範囲を狭く抑えること
が可能となり、プロセス、温度の変動下でも、所望の周
波数で同期が取れ、かつ、ジッタが少なく、低電源電圧
動作に耐えうるＰＬＬ回路が実現できる。

【００４５】上記では、電圧参照回路の制御信号に基づ
いてＶＣＯの発振周波数を決定する電流値を修正する場
合について説明したが、同様にチャージポンプにおいて
も電圧参照回路の制御信号に基づいて修正が可能であ
る。

【００４６】次に、本発明の電圧参照回路を用い、入力
信号とクロック信号を並走して送受信を行うシステムに
ついて説明する。この実施例は、受信クロックの位相を
段階的に遅延させて複数のクロック信号を生成し、この
中から電圧参照回路の制御信号により適切な遅延を持っ
たクロック信号を選択するというものである。

【００４７】図５は、本発明における入力信号とクロッ
ク信号を並走して送受信を行うシステムのブロック図で
ある。図５のように、複数のクロック信号が入力される
セレクタ５１と、このセレクタ５１を制御する電圧参照
回路５２と、セレクタ５１により選択されたクロック信
号が入力され、それに同期してデータの送受信を行う複
数のフリップフロップ５３₀〜５３_nとから構成されてい
る。複数のクロック信号（ＣＬＫ１〜ＣＬＫ４）は、例
えば、基準となるクロック信号ＣＬＫ０から偶数個のイ
ンバータを介して遅延させることにより生成される（遅
延回路）。

【００４８】図６は、本発明における電圧参照回路の回
路図である。複数のクロック信号から所望のクロック信
号を選択するために、このシステムでは、電圧参照回路
５２として、上記で説明したしきい値電圧参照回路１０
の他に、電源電圧がどの範囲にあるかを検知する電源電
圧参照回路６０から構成されている。これら電圧参照回
路から出力された制御信号に基づいて所望のクロック信
号を選択する。

【００４９】しきい値電圧参照回路１０は、上記した説
明のように、プロセス検知回路１０１と、第１の基準電
圧比較回路１０２から構成され、しきい値電圧Vthに基
づく制御信号prcsf，prcssを生成する。

【００５０】ここで、VrefH1＝Vth#center＋0.1
［Ｖ］，VrefL1＝Vth#center−0.1［Ｖ］となるように
設定した場合を考える。比較器Ｃ１２は、「VthがVrefH
1より高い場合は、信号prcssをＨレベルに設定」し、比
較器Ｃ１３は、「VthがVrefL1より低い場合は、信号prc
sfをＨレベルに設定」する。これにより、しきい値電圧
Vthがどちらに変動したのか、制御信号prcsf，prcssか
ら判断でき、複数のクロックの中から所望の遅延状態に
あるクロックを選択することができる。例えば、vthref
＞VrefH1の時、すなわち、しきい値電圧が所定の値より
大きい時、トランジスタの駆動力が低く信号伝達が遅く
なるので、遅延の大きなクロックを選択すればよい。一
方、vthref＜VrefL1の時、すなわち、しきい値電圧が所
定の値より小さい時、トランジスタの駆動力が高く信号
伝達が早くなるので、遅延の小さなクロックを選択すれ
ばよい。

【００５１】また、プロセス検知回路１０１の抵抗Ｒ１
１を適当に選べば、プロセス電圧vthrefの値を温度上昇
と共に大きくなるように、すなわち、温度によるしきい
値電圧Vthの変動を検知するようにできる。つまり、温
度上昇によるトランジスタの駆動力の低下をトランジス
タのしきい値電圧の増加として、プロセス電圧vthrefに
反映させることができる。

【００５２】また、トランジスタのしきい値電圧には、
トランジスタのチャネル長の変動をも現れるので、本発
明ではトランジスタのチャネル長の変動も検知すること
ができる。

【００５３】電源電圧参照回路６０は、電源電圧Vdd
（第１の電源）の変動に基づき、直列接続された抵抗の
接続点の電圧を出力する電源電圧検知回路６０１と、電
源電圧Vddがどの範囲にあるかを判定し、制御信号を出
力する第２の基準電圧比較回路６０２から構成されてい
る。

【００５４】電源電圧検知回路６０１は、第１の電源と
第２の電源の間に抵抗Ｒ６１（第２の抵抗），Ｒ６２
（第３の抵抗）が直列に接続されている。したがって、
抵抗Ｒ６１とＲ６２の接続点の電圧は、２つの抵抗比に
より０（第２の電源の電圧）〜電源電圧（第１の電源の
電圧）間の所望の値に設定できる。この接続点の電圧
（比較電圧Vdcomp）が、第２の基準電圧比較回路６０２
に供給される。

【００５５】第２の基準電圧比較回路６０２は、比較器
Ｃ６１（第１の比較器），Ｃ６２（第２の比較器）およ
びＣ６３と、ＮＭＯＳトランジスタＮ６１（第５のＭＯ
Ｓトランジスタ）と、抵抗Ｒ６３（第４の抵抗），Ｒ６
４（第５の抵抗）およびＲ６５から構成されている。参
照電圧VrefとＮＭＯＳトランジスタＮ６１のソース電圧
とを入力とする比較器Ｃ６１の出力が、ＮＭＯＳトラン
ジスタＮ６１のゲートに供給されている。ＮＭＯＳトラ
ンジスタＮ６１のドレインは第１の電源に接続され、ソ
ースは抵抗Ｒ６３，Ｒ６４およびＲ６５を介して第２の
電源に接続されている。比較器Ｃ６１により、ＮＭＯＳ
トランジスタＮ６１のソース電圧は、参照電圧Vrefと等
しくなるように制御される。すなわち、抵抗Ｒ６３〜Ｒ
６５間にかかる電圧値が一定となるように制御されてい
る。尚、参照電圧Vrefは、プロセス、温度および電源電
圧にほとんど依存しないもので、例えば、定電流源から
供給される。

【００５６】比較器Ｃ６２は、反転入力端子に抵抗Ｒ６
３とＲ６４の接続点の電圧VrefH2を、非反転入力端子に
電源電圧検知回路６０１の比較電圧Vdcompを入力とし、
制御信号dec1を生成する。比較器Ｃ６３は、非反転入力
端子に抵抗Ｒ６４とＲ６５の接続点の電圧VrefL2を、反
転入力端子に電源電圧検知回路６０１の比較電圧Vdcomp
を入力とし、制御信号inc1を生成する。抵抗Ｒ６３，Ｒ
６４およびＲ６５を適当な値とすることにより、抵抗Ｒ
６３とＲ６４の接続点の電圧VrefH2と、抵抗Ｒ６４とＲ
６５の接続点の電圧VrefL2を所望の値に設定することが
できる。

【００５７】図６では、しきい値電圧参照回路１０の第
１の基準電圧比較回路１０２と、電源電圧参照回路６０
の第２の基準電圧比較回路６０２を別々の回路とした
が、第１および第２の基準電圧比較回路における抵抗の
接続点の電圧、すなわち、比較対照の電圧（VrefH1とVr
efH2，VrefL1とVrefL2）を同じ値にすることができれ
ば、電圧を取り出す部分を同一回路にすることができ
る。ただし、制御信号を出力する比較器は４つ必要とな
る。

【００５８】ここで、電源電圧（第１の電源の電圧）Vd
d＝1.8［Ｖ］の場合を考える。VrefH2＝1.0［Ｖ］，Vre
fL2＝0.8［Ｖ］と設定した場合、比較電圧Vdcompが電源
電圧Vddの半分、すなわち、0.9［Ｖ］ならば、VrefL2＜
Vdcomp＜VrefH2となる。もし、電源電圧が変動し、比較
電圧VdcompがVrefL2〜VrefH2の範囲から外れると、比較
器Ｃ６２，Ｃ６３がそれを検知し、出力信号dec1，inc1
を活性化する。

【００５９】比較器Ｃ６２は、「VdcompがVrefH2より高
い場合は、dec1をＨレベルに設定」し、比較器Ｃ６３
は、「VdcompがVrefL2より低い場合は、inc1をＨレベル
に設定」する。これにより、電源電圧がどちらに変動し
たのか、制御信号dec1，inc1から判断でき、複数のクロ
ックの中から所望の遅延状態にあるクロックを選択する
ことができる。例えば、Vdcomp＞VrefH2の時、すなわ
ち、電源電圧が所定の値より大きい時、トランジスタの
駆動力が高く信号伝達が早くなるので、遅延の小さなク
ロックを選択すればよい。一方、Vdcomp＜VrefL2の時、
すなわち、電源電圧が所定の値より小さい時、トランジ
スタの駆動力が低く信号伝達が遅くなるので、遅延の大
きなクロックを選択すればよい。

【００６０】これら電圧参照回路により生成された制御
信号を用いてクロックを選択するセレクタの一実施例の
回路図を図７に示す。図７のセレクタは、４つの制御信
号を入力とする論理回路と、これら論理結果と各クロッ
ク信号が入力されるＡＮＤ回路と、２つのインバータか
ら構成されている。

【００６１】例えば、しきい値電圧Vthが狙い目より小
さく、電源電圧が所定の値よりも大きい場合、制御信号
（prcss，prcsf，inc1，dec1）＝（Ｌ，Ｈ，Ｌ，Ｈ）と
なり、電源電圧およびプロセス共にトランジスタの駆動
力をあげる方向に変動させる。よって、この場合は、ク
ロック信号ＣＬＫ０を選択する。また、しきい値電圧Vt
hが狙い目より大きく、電源電圧が所定の値よりも小さ
い場合、制御信号（prcss，prcsf，inc1，dec1）＝
（Ｈ，Ｌ，Ｈ，Ｌ）となり、電源電圧、プロセス共にト
ランジスタの駆動力を下げる方向に変動させる。この場
合は、クロックＣＬＫ３を選択する。制御信号（prcs
s，prcsf，inc1，dec1）とクロック信号は、下記に示す
表１のような関係となる。

【００６２】

【表１】

【００６３】したがって、プロセス、温度、電源電圧の
変動があったとしても、受信データと受信クロックの位
相差をある範囲内に抑えることが可能となり、フリップ
フロップでのデータ読み取り等の誤動作を防ぐことがで
きる。

【００６４】尚、このクロックの位相補正は、全てのフ
リップフロップに対して行ってもよいし、あるいは、特
定のフリップフロップについてのみ行ってもよい。

【００６５】上記では、ＮＭＯＳトランジスタの場合に
ついて説明したが、ＰＭＯＳトランジスタについても同
様な回路構成により、プロセス、温度および電源電圧に
基づく駆動力の変動を検出することができる。

【００６６】電圧参照回路では、プロセス検知回路およ
び電源電圧検知回路によりプロセス、温度および電源電
圧の変動を検知し、それに基づき補正を行う場合につい
て説明したが、プロセス検知回路による変動分の補正の
みでもいいし、あるいは電源電圧検知回路による変動分
の補正のみでもよい。同様に、ＰＬＬのＶＣＯでの補正
に用いるのも、プロセス検知回路に加えて電源電圧検知
回路を用い、電源電圧の変動分の補正をしてもよい。

【００６７】その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。

【００６８】

【発明の効果】プロセス、温度、電源電圧の変動の検知
を制御信号として生成するので、この制御信号によりプ
ロセス等の変動分を補正でき、プロセス等の変動下であ
っても所望の動作が可能な半導体回路装置を実現でき
る。

【００６９】また、プロセス、温度、電源電圧の変動分
の補正ができるので、設計時の設定範囲を狭くしても、
設計者が使用可能な電圧範囲で所望の動作ができる。ま
た、設定範囲を狭く抑えることが可能となり、発振特性
の傾きKvcoを小さくすることができるので、プロセス、
温度、電源電圧の変動下でも、所望の動作が可能で、且
つ、ジッタが少なく、低電源電圧動作に耐え得ることが
できる。

【図面の簡単な説明】

【図１】本発明におけるしきい値電圧参照回路の回路
図。

【図２】本発明における電圧参照回路を用いたＰＬＬ回
路の概略図。

【図３】本発明における制御電圧生成器の回路図。

【図４】プロセス等に基づくＶＣＯの発振範囲として確
保すべき周波数帯を表した図。

【図５】本発明における入力信号とクロック信号を平走
して送受信を行うシステムのブロック図。

【図６】本発明における電圧参照回路の回路図。

【図７】制御信号を用いてクロックを選択するセレクタ
の一実施例の回路図。

【図８】従来のＰＬＬの回路図。

【符号の説明】

１０…しきい値電圧参照回路 １０１…プロセス検知回路 １０２…基準電圧比較回路 Ｐ１１，Ｐ１２…ＰＭＯＳトランジスタ Ｎ１１〜Ｎ１３…ＮＭＯＳトランジスタ Ｃ１１〜Ｃ１３…比較器 Ｒ１１〜Ｒ１４…抵抗

フロントページの続き Ｆターム(参考） 5H420 NA03 NA12 NA16 NA17 NB02 NB16 NC03 NC26 5J039 DA12 DB05 MM01 MM02 5J091 AA03 AA58 CA05 CA15 CA37 FA01 FA08 HA10 HA16 HA17 HA25 KA09 KA17 KA47 MA14 MA21 TA01 TA02 5J106 AA04 CC03 CC24 CC38 CC52 DD32 EE03 EE18 EE19 GG01 GG15 KK13 KK14

Claims (14)

【特許請求の範囲】
1. 【請求項１】トランジスタのしきい値電圧の変動を検知
   する検知回路と、 前記しきい値電圧の変動を監視し、この変動を制御信号
   として出力する基準電圧比較回路とを備え、 前記検知回路は、 ソースが第１の電源に接続され、ドレインがゲートに接
   続された一導電型の第１のＭＯＳトランジスタと、 ソースが前記第１の電源に接続され、ゲートが前記第１
   のＭＯＳトランジスタのゲートに接続された一導電型の
   第２のＭＯＳトランジスタと、 ソースが第１の抵抗を介して第２の電源に接続され、ド
   レインが前記第１のＭＯＳトランジスタのドレインに接
   続され、ゲートが前記第２のＭＯＳトランジスタのドレ
   インに接続された逆導電型の第３のＭＯＳトランジスタ
   と、 ソースが前記第２の電源に接続され、ドレインが前記第
   ２のＭＯＳトランジスタのドレインに接続され、ゲート
   が前記第３のＭＯＳトランジスタのソースに接続された
   逆導電型の第４のＭＯＳトランジスタと、 前記第３のＭＯＳトランジスタのソースに接続された出
   力信号線とを備えることを特徴とする電圧参照回路。
2. 【請求項２】前記基準電圧比較回路は、 ドレインが前記第１の電源に接続され、ソースは直列接
   続された第４および第５の抵抗を介して前記第２の電源
   に接続された逆導電型の第５のＭＯＳトランジスタと、 一入力に参照電圧が供給され、他入力に前記第５のＭＯ
   Ｓトランジスタのソース電圧が供給され、その出力が前
   記第５のＭＯＳトランジスタのゲートに供給された第１
   の比較器と、 一入力に前記第４および第５の抵抗の接続点の電圧が供
   給され、他入力に前記出力信号線が接続され、前記制御
   信号を出力する第２の比較器と、 を備えることを特徴とする請求項１記載の電圧参照回
   路。
3. 【請求項３】前記制御信号は、前記検知回路の出力電圧
   が比較電圧より高い場合にＨレベルとなることを特徴と
   する請求項２記載の電圧参照回路。
4. 【請求項４】前記制御信号は、前記検知回路の出力電圧
   が比較電圧より低い場合にＨレベルとなることを特徴と
   する請求項２記載の電圧参照回路。
5. 【請求項５】基準クロックと発振周波数との位相を比較
   する位相周波数比較器と、 この位相周波数比較器の出力を電流に変換するチャージ
   ポンプと、 このチャージポンプの出力電流から電圧を発生するロー
   パスフィルタと、 トランジスタのしきい値電圧、電源電圧の少なくとも一
   方の変動を検知し、この変動を制御信号として出力する
   電圧参照回路と、 前記電圧参照回路の制御信号と前記ローパスフィルタの
   出力電圧とに基づいて、所望の発振周波数の発振出力を
   生成する発振器とを備えたことを特徴とする半導体回路
   装置。
6. 【請求項６】前記電圧参照回路は、請求項１乃至４いず
   れか記載の電圧参照回路であることを特徴とする請求項
   ５記載の半導体回路装置。
7. 【請求項７】前記発振器は、前記電圧参照回路の制御信
   号と前記ローパスフィルタの出力電圧とに基づいて、電
   流を生成する制御電圧生成器と、 前記電流が供給され、所望の発振周波数を生成するオシ
   レータとを備えることを特徴とする請求項６記載の半導
   体回路装置。
8. 【請求項８】前記制御電圧生成器は、 前記ローパスフィルタの出力電圧を対応する電流に変換
   する電圧電流変換回路と、 この電流を、前記電圧参照回路の制御信号に基づき補正
   する補正電流生成回路とを備えることを特徴とする請求
   項７記載の半導体回路装置。
9. 【請求項９】前記電圧電流変換回路は、 ソースが前記第１の電源に接続され、ドレインがゲート
   に接続された一導電型の第６のＭＯＳトランジスタと、 ソースが第６の抵抗を介して第２の電源に接続され、ド
   レインが前記第６のＭＯＳトランジスタのドレインに接
   続された逆導電型の第７のＭＯＳトランジスタと、 一入力に前記ローパスフィルタの出力電圧が供給され、
   他入力に前記第７のＭＯＳトランジスタのソース電圧が
   供給され、その出力を前記第７のＭＯＳトランジスタの
   ゲートに出力する第３の比較器とを備え、 前記補正電流生成回路は、 ソースが前記第１の電源に接続され、ゲートが前記第６
   のＭＯＳトランジスタのゲートに接続された一導電型の
   第８のＭＯＳトランジスタと、 ソースが前記第１の電源に接続され、ドレインが前記第
   ８のＭＯＳトランジスタのドレインに接続され、ゲート
   に参照電圧が供給される一導電型の第９のＭＯＳトラン
   ジスタと、 ソースが前記第１の電源に接続され、ゲートに前記参照
   電圧が供給される一導電型の第１０のＭＯＳトランジス
   タと、 ソースが前記第８のＭＯＳトランジスタのドレインに接
   続され、ドレインが前記第１０のＭＯＳトランジスタの
   ドレインに接続され、ゲートに第１の制御信号が供給さ
   れる逆導電型の第１１のＭＯＳトランジスタと、 ソースが前記第１の電源に接続され、ゲートに前記参照
   電圧が供給される一導電型の第１２のＭＯＳトランジス
   タと、 ソースが前記第１２のＭＯＳトランジスタのドレインに
   接続され、ドレインが前記第８のＭＯＳトランジスタの
   ドレインに接続され、ゲートに第２の制御信号が供給さ
   れる一導電型の第１３のＭＯＳトランジスタと、 ソースが前記第２の電源に接続され、ドレインが前記第
   ８のＭＯＳトランジスタのドレインに接続され、ゲート
   に流れる電流を出力とする逆導電型の第１４のＭＯＳト
   ランジスタとを備えることを特徴とする請求項８記載の
   半導体回路装置。
10. 【請求項１０】前記第１の制御信号は、前記検知回路の
    出力電圧が比較電圧より高い場合にＨレベルとなり、 前記第２の制御信号は、前記検知回路の出力電圧が比較
    電圧より低い場合にＨレベルとなることを特徴とする請
    求項９記載の半導体回路装置。
11. 【請求項１１】前記第４のＭＯＳトランジスタのしきい
    値電圧が比較電圧よりも高い場合は、前記第１４のＭＯ
    Ｓトランジスタに流れる電流を増やすことを特徴とする
    請求項９記載の半導体回路装置。
12. 【請求項１２】前記第４のＭＯＳトランジスタのしきい
    値電圧が比較電圧よりも低い場合は、前記第１４のＭＯ
    Ｓトランジスタに流れる電流を減らすことを特徴とする
    請求項９記載の半導体回路装置。
13. 【請求項１３】トランジスタのしきい値電圧、電源電圧
    の少なくとも一方の変動を検知し、この変動を制御信号
    として出力する電圧参照回路と、 基準クロックから異なる遅延時間を有する複数のクロッ
    クを生成する遅延回路と、 前記電圧参照回路の制御信号に基づいて、前記複数のク
    ロックの中から所望のクロックを選択するセレクタと、 前記選択されたクロックが供給される１または複数のフ
    リップフロップとを備えることを特徴とする半導体回路
    装置。
14. 【請求項１４】前記電圧参照回路は、請求項１乃至４の
    いずれか記載の電圧参照回路であることを特徴とする請
    求項１３記載の半導体回路装置。