JP5864507B2 - 非重複クロック生成のための技術 - Google Patents

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Description

本開示は、概してクロック生成回路の分野に関する。より具体的には、本開示は、非重複クロック生成回路（non-overlapping clock generation circuit）に関する。
一般的に、クロック生成回路は、アナログ・デジタル変換器（ＡＤＣ）のような同期デジタル回路（synchronous digital circuit）を計測するために用いられる。クロック生成回路は、一定の周期を有する反復信号（repetitive signal）を提供する。クロック信号は、クロック信号の単一期間内で、第１の位相及び第２の位相を有している。典型的に、クロック生成回路は、反転及び非反転クロック信号の両方を提供する。クロック生成回路はまた、一般的に、遅延クロック信号を供給する。
クロック信号の１タイプは、非重複クロック信号である。非重複クロック信号は、一般的に、スィッチ・キャパシタ積分回路（switched capacitor integrator circuit）で用いられる。非重複クロック生成回路は、遅延された非反転クロック信号、遅延された反転クロック信号よりも前にそれぞれ送信される非反転クロック信号、及び反転クロック信号を供給する。非反転クロック信号及び反転クロック信号のトランジスタ間にはまた、遅延がある。一般的に、非重複クロック信号は、スィッチ・キャパシタ回路の電圧エラーを抑制するために用いられる。
従来の非重複クロック生成回路は、当業者によく知られ、そして一般的に、オーディオ周波数範囲（audio frequency range）の信号を処理するスィッチ・キャパシタ積分回路のために要求される非重複クロック信号を生成するために用いられる。
高速アナログ・デジタル変換器（ＡＤＣ）で使用されるスィッチ・キャパシタ積分器において、非重複クロックが用いられている。しかしながら、非重複時間及びクロック位相遅延時間は、概してインバータ遅延で実施される。インバータ遅延は、プロセス、供給電圧、及び温度によって変化する。例えば、インバータ遅延は、プロセス、電源電圧を演算すること、温度変化を演算することを考慮に入れる場合、二つの要素を越えて変化し得る。プロセスの変化は、集積回路（ＩＣ）の製造の間に生じる。
プロセス、電圧及び温度の動作状態の最悪なケース状態は、スロー・アンド・ファスト・コーナー状態（slow and fast corner condition）と呼ばれる。ファスト・コーナー状態での非重複時間要求（non-overlap time requirement）は、スロー・コーナー状態の非重複時間の二倍の時間を生じ得るということが満たされる必要がある。スロー・コーナー状態の特別な非重複時間及び位相遅延時間は、クロックのアクティブ時間を消費し、スィッチ・キャパシタ積分器のより早い安定化を要求する。従って、スィッチ・キャパシタ積分器の演算トランスコンダクタンス増幅器について、より多くの電流が消費される。更に、周波数（ｆｓ）上昇をサンプリングするスィッチ・キャパシタ積分器のように、非重複時間及び位相遅延は、クロックする信号のアクティブ時間に関連して、より重大になる。
従って、周波数（Ｆｓ）をサンプリングする高スィッチ・キャパシタ積分器であっても、正確な非重複時間及びクロック位相時間を生成するための技術が必要である。
望ましい周波数範囲にわたって、正確な非重複時間及びクロック・フェーズ遅延時間を生成する技術が提供される。一構成において、装置はそれに結合されるクロック生成回路への制御電圧を順に生成する遅延ロック・ループ（ＤＬＬ）回路を含む非重複クロック生成回路を備えている。制御電圧はクロック生成回路によって生成される非重複遅延クロック信号の正確なタイミング関係を維持するように動作する。一態様において、ＤＬＬ回路は知られたデューティ・サイクルによる入力クロックを受信し、入力クロックサイクルの特定の部分へのユニット遅延をフィックスする出力制御電圧を得る。更なる態様において、クロック生成回路は製造プロセス変化とは関係ない非重複時間（ｔｎｌｐ）でクロック信号の第１のセットから遅延されたクロック信号の第２のセット及びクロック信号の第１のセットを生成するＤＬＬ回路に結合される複数の電圧制御遅延セルを備えている。
本開示の種々の他の態様及び実施形態は、以下に更に詳細に記載されている。
漸くは、本開示の限界及び全範囲に関すると解釈されるべきではない。これら、及び追加の態様は、詳細な記載から、特に図面と共に参照する場合、すぐに明らかになるだろう。
図１は、スィッチ・キャパシタ積分回路の概略的なダイアグラムである。 図２は、先行技術の非重複・クロック生成回路の概略的なダイアグラムである。 図３は、図２の非重複・クロック生成回路のタイミング・ダイアグラムである。 図４は、（ｉ）非重複遅延クロック信号を生成するクロック生成回路、及び（ｉｉ）非重複遅延クロック信号の関係の正確なタイミングを保持するために動作する一つまたはそれ以上の制御クロック電圧を生成する遅延ロック・ループ（ＤＬＬ）回路を備える非重複クロック生成回路を有するデバイスの、実施形態に従った、例示的なブロック・ダイアグラムである。 図５は、電圧制御遅延セルを用いることを実施する図４のクロック生成回路の例示的な概略的図である。 図６は、図５のクロック生成回路への制御クロック電圧を生成するための図４の遅延ロック・ループ（ＤＬＬ）回路の例示的な概略的図であり、また電圧制御遅延セルを用いる実施が示される。 図７は、図５のクロック生成回路１０６及び図６のＤＬＬ回路１０８で用いられる電圧制御遅延セルの例示的な概略的なダイアグラムである。 図８は、タイミング関係、特に、図４及び図５のクロック生成回路からの遅延クロック信号の非重複時間（ｔｎｌｐ）関係を示す例示的なタイミング・ダイアグラムである。 図９は、クロック生成器１０６内の非重複出力クロック信号のセット間の時間遅延ｔ ｄ 及びｔ ｎｌｐ を調整する方法を示すフロー・ダイアグラムである。
理解を容易にするために、適切な場合に以下のような要素を区別するために、添え字（suffixes）を加えられ得ることをのぞいて、同一の参照番号は、図面に共通する同一の要素を示す為に用いることができる。図のイメージは、説明の目的で単純化され、スケールを描画する必要は無い。
添付した図面は、本開示の例示的な構成を図示し、他の同等の効果的な構成を認め得る開示の範囲を限定するものと考えるべきではない。同様に、更なる記述無しに他の構成において、いくつかの構成の特徴は、有利な結合であり得るということが考えられている。
“例示的”という言葉は、本明細書では、“例、事例、または実例として役目を果たす”という意味で用いられる。“例示”として本明細書に記載される実施形態は、他の実施形態よりも好ましいまたは有利であるとして解釈される必要はない。
非重複クロック信号は、エラーを最小化するため、スィッチ・キャパシタ回路で典型的に用いられる。図１は、当業者によく知られた従来技術の非反転スィッチ・キャパシタ積分回路１１の概略的なダイアグラムである。スィッチ・キャパシタ積分回路１１は、スィッチ１２、１３、１４、及び１５、キャパシタＣＡＰ１及びＣＡＰ２及び増幅器１６を備えている。スィッチ１２、１３、１４及び１５はそれぞれ、非重複クロック信号Ｃ１、Ｃ２、Ｃ２ｄ（Ｃ２遅延）及びＣ１ｄ（Ｃ１遅延）を受信する。
第１の位相の動作において、スィッチ１３及び１４は、入力Ｖｉｎに印加される電圧にキャパシタＣＡＰ１を充電する為にイネーブルされる。スィッチ１４は、入力ＶｉｎをキャパシタＣＡＰ１の第１の端子に結合する。スィッチ１３は、キャパシタＣＡＰ１の第２の端子をグランドに接続する。スィッチ１２及び１５は、増幅器１６及びキャパシタＣＡＰ２からキャパシタＣＡＰ１を分離することができない。第２の位相の動作において、スィッチ１２及び１５は、キャパシタＣＡＰ１を、キャパシタＣＡＰ１に記憶された電荷をキャパシタＣＡＰ２に転送する増幅器１６に結合することができる。スィッチ１５は、キャパシタＣ１の第１の端子をグランドに結合する。スィッチ１２は、キャパシタＣＡＰ１の第２の端子を、増幅器１６の反転入力に結合する。増幅器１６の非反転入力は、グランドに接続される。キャパシタＣＡＰ２は、出力Ｖｏｕｔから増幅器１６の反転入力へ接続される。
図２は、一以上の非重複遅延クロック信号を提供する従来技術の非重複クロック生成回路２１の概略的なダイアグラムである。非重複クロック生成回路２１は、ＮＡＮＤゲート２２、及び２８、インバータ２３、２４、２５、２６、２７、２９、３０、３１、及び３２を備えている。第１の遅延ライン（delay line）は、ＮＡＮＤゲート２２、及びインバータ２３−２６を備えている。第２の遅延は、ＮＡＮＤゲート２８及びインバータ２９〜３２を備えている。クロック信号Ｃ１、Ｃ１ｄ、Ｃ２及びＣ２ｄはそれぞれ、インバータ２３、２５、２９、及び３１の出力でそれぞれ供給される。クロック信号Ｃ１Ｃ及びＣ２Ｃは、それぞれ、インバータ２６及び３２の出力で提供され、ＮＡＮＤゲート２２及び２８に戻る。非重複クロック生成回路２１のクロック入力へ印加されるクロック信号（Ｃｋ＿ｉｎ）は、遅延ライン及び残っている遅延ラインの一つを順次通って伝搬する。
インバータ２６またはインバータ３２（それぞれクロック信号Ｃ１Ｃ及びＣ２Ｃ）からの論理０レベルを受信する遅延ラインは、Ｃｋ＿ｉｎ信号転送に反応することから、最初に無効にされる。代替的に、１〜０の論理レベルから転送する反転Ｃｋ＿ｉｎ信号またはＣｋ＿ｉｎ信号を受信するＮＡＮＤゲート（ＮＡＮＤゲート２２または２８）は、最初にそれらのそれぞれの遅延ラインを通って、Ｃｋ＿ｉｎ信号を伝搬する。
例えば、ＮＡＮＤゲート２８は、Ｃｋ＿ｉｎ入力＝０、Ｃ１Ｃ＝１、及びＣ２Ｃ＝０の場合、論理状態を変化させるために用意される（armed）。クロック信号Ｃ２Ｃ（フィードバック信号）の論理０レベルは、論理状態を変化するのでＮＡＮＤゲート２２を無効にする。０〜１のクロック信号移行（clock signal transition）のように、インバータ２７は、ＮＡＮＤゲート２８の入力で１〜０の移行を提供する。クロック信号は、最後にインバータ３２（Ｃ２Ｃクロック信号）の出力で０〜１の移行を生成する第２の遅延ラインを通って論理レベル変化を伝搬する。ＮＡＮＤゲート２２の両方の入力は、ＮＡＮＤゲート２２の出力で１〜０の移行を生成する論理１レベルである。Ｃｋ＿ｉｎ信号は今、第１の遅延ライン（信号のＣｋ＿ｉｎが第２の遅延ラインを通って伝搬した後）を通って伝搬する。二つの遅延ラインの連続イネーブルは、クロック信号Ｃ１、Ｃ１ｄ及びＣ２のエッジが異なる時間（非重複）に提供されるということを保証する。
逆に言えば、ＮＡＮＤゲート２２は、Ｃｋ＿ｉｎ入力＝１、Ｃ１Ｃ＝０及びＣ２Ｃ＝１の場合、論理状態を変化するために用意される。クロック信号Ｃ１Ｃ（フィードバック信号）の論理０レベルは、論理状態が変わるのでＮＡＮＤゲート２８を無効にする。１〜０のＣｋ＿ｉｎ信号移行のように、０〜１の移行は、ＮＡＮＤゲート２２の出力で生成される。Ｃｋ＿ｉｎ信号はＣ１Ｃを０から１に移行させる第１の遅延ラインを通って伝搬する。ＮＡＮＤゲート２８の両方の入力は、ＮＡＮＤゲート２８の出力で１から０の移行を生成する論理１レベルである。Ｃｋ＿ｉｎ信号は今、最終的にインバータ３２の出力（クロック信号Ｃ２Ｃ）で１から０の移行を生成する第２の遅延ラインを通って（Ｃｋ＿ｉｎ信号が第１の遅延ラインを通って伝搬した後）伝搬する。
図３は、図２の非重複クロック生成回路２１のタイミング・ダイアグラムである。タイミング・ダイアグラムは、クロック信号Ｃ１、Ｃ１ｄ、Ｃ２、及びＣ２ｄと、各クロック信号に関連する遅延を示している。
遅延ｔ１は、クロック信号Ｃ１及びＣ２の移行間の遅延（クロックの位相間の非重複時間）である。ｔ１の遅延は、インバータ２４、２５、２６、２９及びＮＡＮＤゲート２８を通る遅延に関連する。遅延ｔ２は、クロック信号Ｃ１ｄ及びＣ２ｄの移行間の遅延（クロックの遅延位相間の非重複時間）である。インバータ２６、２９、３０、及び３１と、ＮＡＮＤゲート２８とを通る遅延に対応する。
遅延ｔ３は、クロック信号Ｃ１及びＣ１ｄ、またはＣ２及びＣ２ｄの移行間の遅延（遅延クロックについての遅延時間）である。Ｃ１及びＣ１ｄについての遅延ｔ３は、インバータ２４及び２５の遅延に関連する。同様に、Ｃ２及びＣ２ｄについての遅延ｔ３は、インバータ３０及び３１の遅延に関連する。
一般的に、スィッチ・キャパシタ・ネットワークの回路動作は、期間ｔ４内に生じる。例えば、図１を参照するように、図１のスィッチ・キャパシタ積分回路１１動作の１位相において、キャパシタＣＡＰ１は、期間ｔ４の間、増幅器１６に結合される。スィッチ・キャパシタ積分回路１１は、キャパシタＣＡＰ１に保持された電荷を、キャパシタＣＡＰ２に転送し、期間ｔ４内の安定電圧を決定し、そうでなくてはエラーがシステムに導入される。
図３を参照するように、期間ｔ４は、クロック信号Ｃ１ｄ移行まで開始しない。期間ｔ４は、クロック信号Ｃ１が、論理１レベルから論理０レベルに移行した場合に終了する。同様の期間ｔ５はまた、クロック信号Ｃ２が論理１レベルである場合、関連付けられる。このケースにおいて、クロック・サイクル（Ｃ２）の第２の位相（他の動作の位相）についての期間ｔ５は、スィッチ・キャパシタ積分器１１のキャパシタＣＡＰ１を充電できる時間に対応する。
前に言及したように、非重複クロック信号は、エラーを抑制するためにスィッチ・キャパシタ回路を計測するために用いられる。図２の非重複クロック生成回路２１によって防がれるエラーのソースは、図１のスィッチ・キャパシタ積分回路１１のような、良く知られた回路を用いる例によって記載されている。第１のケースにおいて、Ｃ１ｄ及びＣ２ｄは、非重複である。
入力電圧を図１の入力Ｖｉｎに印加する入力電圧ソースは、スィッチ１４及び１５（図１）が同時にイネーブルされる場合、グランドへとショートされる。クロック信号Ｃ１ｄ及びＣ２ｄ間の遅延ｔ２（図３）は、スィッチ１４及び１５が、決して同時にオンしないということを保証する。
第２のケースにおいて、Ｃ１及びＣ２が非重複である。増幅器１６の加算接合器（summing junction）（図１）は、クロック信号Ｃ１及びＣ２（図３）が、同時にイネーブルされる場合、増幅器１６の周辺のフィードバックのロスの結果、グランドにショートされる。クロック信号Ｃ１及びＣ２はそれぞれ、スィッチ・キャパシタ積分回路１１のスィッチ１２及び１３（図１）をイネーブルする。クロック信号Ｃ１及びＣ２間の遅延ｔ１（図３）は、スィッチ１２及び１３が決して同時にオンしない、とういうことを保証する。
第３のケースにおいて、Ｃ１ｄ及びＣ２ｄの立ち下がりエッジは、それぞれＣ１及びＣ２の立ち下がりエッジの後に移行する。遅延信号Ｃ１ｄ及びＣ２ｄは、スィッチ・キャパシタ回路の電荷注入エラーを防止する。遅延クロック・スキーム（delayed clock scheme）は、信号スィッチへの電荷注入を分離するために用いられる。言い換えると、最初にシングル・スィッチをオフする事によって（スィッチはキャパシタに結合される）、他のスィッチが、キャパシタへの電荷注入することを防ぐことができる。例えば、スィッチ１２は、スィッチ１５がクロック信号Ｃ１ｄによって無効である間、クロック信号Ｃ１によって無効にされる。スィッチ１５が、スィッチ１５からスィッチ・キャパシタ積分回路１１を分離する前に、スィッチ１２をオフすることによって、遅延クロック信号Ｃ１ｄによってオフされた場合、スィッチ１５が電荷を注入することを防止する。
図３を参照するように、図２で示すように非重複クロック生成回路を用いる場合、問題は高クロック周波数で生じる。非重複クロック回路信号を生成するために意図的に導入される遅延は、スィッチ・キャパシタ回路が動作するべき時間（期間ｔ４）を極めて減少する。例えば、図２の非重複クロック生成回路２１のＣｋ＿ｉｎ入力に印加される２０メガヘルツ・クロック信号を仮定する。
５０％デューティ・サイクルＣｋ＿ｉｎ信号の基準（standard）は、Ｃｋ＿ｉｎサイクルの各位相について２５ナノ秒を有する。期間ｔ４は、スィッチ・キャパシタが動作するべき非重複クロック生成回路２１によって供給されるように、おおよそ８個のゲート遅延による２５ナノ秒の供給されたＣｋ＿ｉｎ位相から減少される。
図３を参照するように、期間ｔ４は、クロック信号Ｃ１ｄが移行する場合に開始し、クロック信号Ｃ１が移行する場合に終了する。図２を参照し、この例において、ゲートにつき１ナノ秒の遅延を仮定すると、Ｃｋ＿ｉｎ入力信号の最初の移行の後、１０ナノ秒を開始する本例のように、Ｃｋ＿ｉｎ入力へ印加されるＣｋ＿ｉｎ信号の立ち上がりエッジからクロック信号Ｃ１ｄの移行まで、１０個のゲート遅延（インバータ２３〜２５、２７、２９〜３２及びＮＡＮＤゲート２２及び２８）がある。
２のゲート遅延（ＮＡＮＤゲート２２及びインバータ２３）は、Ｃｋ＿ｉｎ入力信号の次の立ち下がりエッジの後である場合、ｔ４＝２５ｎｓ−１０ｎｓ＋２ｎｓ＝１７ｎｓとなるように、期間ｔ４が２５ナノ秒マイナス１０のゲート遅延（クロック信号Ｃ１ｄ移行へのＣｋ＿ｉｎ入力信号の立ち上がりエッジから１０ナノ秒）プラス、２のゲート遅延を加える（クロック信号Ｃ１移行へのＣｋ＿ｉｎ入力信号立ち下がりエッジから２ナノ秒）の提供されたＣｋ＿ｉｎ信号になるように、クロック信号Ｃ１は移行する。例の非重複クロック生成回路２１に起因するＣｋ＿ｉｎ位相の減少は、８個のゲート遅延（ナノ秒）またはＣｋ＿ｉｎ位相の３２％である。
同様に、スィッチ・キャパシタ回路が動作すべきである非重複クロック生成回路２１（図２）によって供給されるように、図３の期間ｔ５は、おおよそ６個のゲート遅延によって、供給される２５ナノ秒のＣｋ＿ｉｎ位相から減少される。
図３を参照するように、期間ｔ５は、クロック信号Ｃ２ｄを移行する場合に開始し、クロック信号Ｃ２を移行する場合に終了する。図２を参照するように、本例のように、Ｃｋ＿ｉｎ入力信号の立ち下がりエッジからクロック信号Ｃ２ｄの移行へ、９のゲート遅延（インバータ２３〜２６及び２９〜３１と、ＮＡＮＤゲート２２及び２８）があり、期間ｔ５は、Ｃｋ＿ｉｎ入力信号の最初の移行の９ナノ秒後に始まる。次に３のゲート遅延（ＮＡＮＤゲート２２及びインバータ２３及び２７）はＣｋ＿ｉｎ入力信号の次の立ち上がりエッジの後である場合、期間ｔ５が、６個のゲート期間ｔ５＝２５ｎｓ−９ｎｓ＋３ｎｓ＝１９ｎｓを与える供給された２５ナノ秒マイナス９のゲート遅延（Ｃｋ＿ｉｎ入力信号の立ち下がりエッジから、クロック信号Ｃ２移行への９ナノ秒）のＣｋ＿ｉｎ位相になるように、クロック信号Ｃ２は移行する。Ｃｋ＿ｉｎ信号の位相について、期間を減少することは、回路の動作が実行される期間を制限する。例のように、図１を用いることで、これは、スィッチ・キャパシタ積分回路１１のキャパシタＣＡＰ１を充電、またはキャパシタＣＡＰ１に保持された電荷を転送するような動作に対応するだろう。
図４は、（ｉ）非重複遅延クロック信号を生成することについてのクロック生成回路、及び（ｉｉ）非重複遅延クロック信号関係の正確なタイミングを保持するために動作する一つまたはそれ以上の制御クロック電圧を生成することについて、遅延ロック・ループ（delay lock loop: ＤＬＬ）回路を備える非重複クロック生成回路のデバイスの本実施形態に従った例示的なブロック・ダイアグラムである。
クロック生成回路１０６及び遅延ロック・ループ（ＤＬＬ）回路１０８の実施及び動作は、図５及び図６に関連するより詳細について、下に記載される。ＤＬＬ回路１０８は更に、デューティ・サイクル制御（duty cycle control：ＤＣＣ）回路１１０を含んでいる。
デバイス１００は、集積回路（ＩＣ）で実施され得る。１構成において、デバイス１００は、シングルＩＣに構築されるワイヤレス通信デバイスである。製造の間、ＩＣは、種々の環境、ＩＣの動作パラメータを変化させることがある形成状態（manufacturing condition）に影響を受けるという、問題が良く知られている。
本発明の本実施形態について、事前の形成工程の演算パラメータ（operating parameters post-manufacturing）において、差を最小化または消去することで、クロック生成回路１０６及びＤＬＬ回路１０８は、いくつかの入力クロック時間Ｃｋ＿ｉｎまたはＴｓの機能として、正確な非重複時間（precise non-overlap time）及びクロック位相遅延時間（clock phase delay times）を生成するために、連結される。時間は対応する望ましい周波数Ｆｓ（＝１／Ｔｓ）に反比例（１／Ｔｓ）する。
正確な非重複時間及びクロック位相遅延時間は、非重複遅延クロック信号Ｃ１、Ｃ１ｄ、Ｃ２、及びＣ２ｄを含む。信号は、高速アナログ・デジタル変換器（ＡＤＣ）１２２を正確に計測するために用いられる。
一態様において、ＡＤＣ１２２は、図１のスィッチ・キャパシタ１１の遅延クロック入力Ｃ１、Ｃ１ｄ、Ｃ２、及びＣ２ｄへ連結される図４の非重複クロック回路１０４によって出力される遅延クロック信号Ｃ１、Ｃ１ｄ、Ｃ２、及びＣ２ｄと共に、スィッチ積分回路として実施され得る。
図４に示す本実施形態に従って、非重複回路１０４及び一つまたはそれ以上のＡＤＣ１２２に加えて、デバイス１００は、一つまたはそれ以上の・プロセッサ（baseband processor）１２０、一つまたはそれ以上のデジタル信号プロセッサ（digital signal processor：ＤＳＰ）１２６、及び一つまたはそれ以上の無線周波数（radio-frequency：ＲＦ）レシーバ１２８を備え、全てシングルＩＣに搭載される。
１構成において、ＲＦレシーバ１２８からのアナログ信号出力（ＲＸ＿Ｉ＿ＡＮＡＬＯＧ及びＲＸ＿Ｑ＿ＡＮＡＬＯＧ）は、ＤＳＰ１２６に入力するためのベースバンドアナログＩ／Ｑ信号（ＲＸ＿Ｉ＿ＡＮＡＬＯＧ及びＲＸ＿Ｑ＿ＡＮＡＬＯＧ）をデジタル信号（ＲＸ＿Ｉ［０：Ｎ］、及びＲＸ＿Ｑ［０：Ｎ］）に変換するために、ＡＤＣ１２２に送信される。ＤＳＰ１２６は、ベースバンド・プロセッサ１２０によって更に処理するために、デジタルＩ／Ｑ信号をデータ・ストリームにデモジュレートする。ワイヤレス通信デバイスＩＣ１００を、ワイヤレス通信システムで用いるために、少なくとも一つの周波数バンドに基づいて演算する。
図５は、電圧制御遅延セルを用いて実施される図４のクロック生成回路の例示的な概略的なダイアグラムである。
クロック生成回路１０６は、第１のパス２０２及び第２のパス２３０を結合されるクロック（Ｃｋ＿ｉｎ）を受信するための入力を備えている。第１のパス２０２は、入力クロックＣｋ＿ｉｎを受信するための第１の入力、及び第２のパス２３０の出力信号Ｏ２を受信するための第２の入力を含むＮＡＮＤゲート２０４を備えている。ＮＡＮＤゲート２４の出力は、バッファ２０６を通って、第１のクロック出力信号Ｃ１を生成するように構成される。ＮＡＮＤゲート２０４の出力は、二つまたはそれ以上の直列結合されたインバータ・ゲート２０８１〜２０８Ｘの第１のセットを結合する。インバータ・ゲート２０８Ｘの出力は、レベル・シフタ２１０によって、Ｃ１ｄによってデノート（denoted）されたクロック信号を生成するように構成される。バッファ２０６及びレベル・シフタ２１０についての伝搬遅延（propagation delay）は、典型的にマッチされる。１構成において、ｎ＿ｔｄとして示されるインバータの数は、二つまたはそれ以上と等しい。
最後のインバータ・ゲート２０８ｘの出力はまた、一つまたはそれ以上の直列結合インバータ・ゲート２１２１，２１２２、…、２１２Ｙ−１、及び２１２Ｙの第２のセットに直列に続く。第２のセットの最後のインバータ２１２Ｙは、第２のパス２３０のＮＡＮＤゲート２３４の入力に印加される出力信号Ｏ１を生成する。１構成において、ｎ＿ｎｌｐとして表示されるインバータ・ゲート２１２ １ ，２１２ ２ 、…、２１２ Ｙ−１ 、及び２１２ Ｙ の数は、４と等しい。
第２のパス２３０は、Ｃｋ＿ｉｎとして表示されるような入力クロック信号を受信するインバータ・ゲート２２を備える。インバータ・ゲート２３２は、インバータ２３２の出力及び出力Ｏ１を入力するように受信するＮＡＮＤゲート２３４によってフォローされる。ＮＡＮＤゲート２３４の出力は、第２のクロック信号Ｃ２を生成するように、バッファ２３６によって構成される。ＮＡＮＤゲート２３４の出力はまた、直列結合されたインバータ２４０１〜２４０Ｚの第１のセットに結合される。最後のインバータ２４０Ｚは、遅延クロック信号Ｃ２ｄを生成するように、レベル・シフタ２３８によって構成される。バッファ２３６及びレベル・シフタ２３８についての伝搬遅延は、典型的にマッチする。直列結合されたインバータ２４０１〜２４０Ｚの第１のセットの最後のインバータ２４０Ｚは、直列結合インバータ・ゲート２４２１，２４２２、…、２４２Ｔ−１、及び２４２Ｔの第２のセットに直列に結合される。最後のインバータ・ゲート２４２Ｔの出力は、第１のパス２０２のＮＡＮＤゲート２８ゲート２０４の入力の一つにループして戻る信号Ｏ２を生成する。
インバータ・ゲート２０８１〜２０８Ｘ、２１２１，２１２２、…、２１２Ｙ−１、及び２１２Ｙ、２４０１〜２４０Ｚ、２４２１，２４２２、…、２４２Ｔ−１、及び２４２Ｔの全ては、ＤＬＬ１０８によって生成される二つの制御電圧Ｖｃｔｒｌｐ及びＶｃｔｒｌｎを受信する。更に、インバータ・ゲートは、図７に示されるように、制御電圧Ｖｃｔｒｌｐ及びＶｃｔｒｌｎによって制御される電圧制御遅延セル（voltage-controlled delay cell）である。
図６は、図５のクロック生成器へのＶｃｔｒｌ信号を生成するための図４の遅延ロック・ループ（ＤＬＬ）回路１０８の例示的な概略的なダイアグラムであり、電圧制御遅延セルを用いて実施される。
ＤＬＬ１０８は、チャージ・キャパシタ３１２に続くチャージ・ポンプ３０２を含んでいる。チャージ・キャパシタ３１２のフィルタされた電圧は、Ｖｃｔｒｌである。チャージ・ポンプ３０２は、ＵＰ及びＤＯＷＮ（ＵＰ／）電流ソース３０４及び３０６と、スィッチ３０８及び３１０と、を備えている。閉じた場合スィッチ３０８は、ＵＰパルスに応答してチャージ・キャパシタ３１２へ電流Ｉｕｐをパスする。閉じた場合、スィッチ３１０は、ＤＯＷＮ（ＵＰ／）パルスに応答してチャージ・キャパシタ３１２へ電流Ｉｄｎをパスする。チャージ・キャパシタ３１２の出力は、遅延制御ユニット（delay control unit：ＤＣＵ）３１４の入力に供給される。ＤＣＵ３１４は、Ｖｃｔｒｌアナログ電圧をＶｃｔｒｌｐ及びＶｃｔｒｌｎの差動電圧に変換する。Ｖｃｔｒｌｐ及びＶｃｔｒｌｎは、制御されたインバータ遅延セルの全てについて、遅延をセットする。
チャージ・キャパシタ３１２で計測される制御電圧Ｖｃｔｒｌを増加または減少させるために、ＯＲゲート３３５の出力は、ＵＰまたはＤＯＷＮ（ＵＰ／）パルスを、ライン３３７のチャージ・ポンプ３０２に運ぶ。ＵＰ及びＤＯＷＮ（ＵＰ／）電流ソース３０４及び３０６は、電流Ｉｕｐ及びＩｄｎをそれぞれ生成する。ＵＰ電流ソース３０４は、ＤＯＷＮ（ＵＰ／）電流ソース３０６がグランドに結合されている間、電圧ＶＤＤを受信するために結合される。
ＤＣＣ回路１１０は、直列に結合された複数のインバータ３３０１〜３３０Ｍ−１、及び３３０Ｍと、レベル・シフタ３３２とを備えている。ＤＣＣ回路１１０の直列に結合された複数のインバータ３３０１〜３３０Ｍと、レベル・シフタ３３２と、は遅延制御ユニット（ＤＣＵ）１１４の出力から制御電圧Ｖｃｔｒｌｎ及びＶｃｔｒｌｐを受信する。ＤＣＵ１１４は、Ｖｃｔｒｌ信号を、シングル・エンド（single-ended）電圧（Ｖｃｔｒｌ）から差動電圧セット（Ｖｃｔｒｌｐ及びＶｃｔｒｌｎ）へ変換する。Ｖｃｔｒｌｐ及びＶｃｔｒｌｎは、ＶＤＤ及びグランドの間で変化する。Ｖｃｔｒｌｐ及びＶｃｔｒｌｎは、ＤＣＣ回路１１０の時間遅延を制御するためにインバータ３３０１〜３３０Ｍと、レベル・シフタ３３２とに入力される。
インバータ３３０１〜３３０Ｍ及び、レベル・シフタ３３２の加算は、ＯＲゲート３３５に送信されるクロック遅延信号を生成する。複数のインバータ３３０１〜３３０Ｍ−１、及び３３０Ｍと、レベル・シフタ３３２との数は、ｎ＿ｄｌｌで示され、Ｍはインデックスである。ＤＣＣ回路１１０の第１のインバータ３３０１は、クロック生成回路１０６の入力と同じクロック入力である入力Ｃｋ＿ｉｎを受信する。レベル・シフタ３３２はまた、レベル・シフタ３３２の目的は、クロック信号スィング（）をＶｃｔｒｌｐ及びＶｃｔｒｌｎの間から、ＶＤＤ＿ＲＥＧ上に電圧リップル及びグランドの間に戻すことである電源電圧ＶＤＤを受信する。
ＤＣＣ回路１１０の出力は、ＤＣＣ回路１１０の出力を受信する第１の入力、及び５０％のデューティ・サイクルを含むＣｋ＿ｉｎに対応する第２の入力を有するＯＲゲート３３５に供給される。ＯＲゲート３３５の出力は、ＵＰ及びＤＯＷＮ制御入力信号を生成するために、チャージ・ポンプ３０２へ、ライン３３７でループして戻る。
ＤＣＣ回路１１０において、５０％のデューティ・サイクルで入力クロックは、Ｃｋ＿ｏｕｔで示されるＯＲゲート３３５の出力で望ましいデューティ・サイクルにアクティブ・ハイ（またはアクティブ・ロー）時間を拡張するために遅延調整された（delay-adjusted）立ち上がり（または立ち下がり）エッジであることがある。これは、電圧制御遅延セルが用いられる（複数のインバータ３３０１〜３３０Ｍ−１、及び３３０Ｍ）ＤＬＬ１０８によって実行される。Ｍはインデックスであり、数ｎ＿ｄｌｌと等しい。ＯＲゲート３３５からのデューティ・サイクル（ｄｕｔｙｏｕｔ）は、Ｉｄｎ／（Ｉｕｐ＋Ｉｄｎ）の比と等しい。
動作において、ＤＬＬ１０８は、ＯＲゲート３３５の出力（Ｃｋ＿ｏｕｔ）で他の値（例えば７５％）が入力されるＯＲゲート３３５に存在する入力クロックＣｋ＿ｉｎの（５０％）デューティ・サイクルを調整するために、ＤＣＣ回路１１０を用いる。従って、ＤＬＬ１０８によって拡張される立ち下がりエッジ遅延の量は、時間Ｔｓの２５％である。同じインバータ電圧制御遅延セル（same inverter voltage-controlled delay cell）を用いるＤＣＣ回路１１０は、クロック生成回路１０６で用いられる状態で、クロック遅延及び非重複時間は、時間Ｔｓの正確な割合（precise fraction）として制御されることができる。とても小さい非重複時間（いわゆる２００ｐｓ）を達成するために、ＤＬＬ１０８の電圧制御遅延セルの数ｎ＿ｄｌｌ、及びクロック生成回路１０６の電圧制御遅延セルの数ｎ＿ｔｄに基づく比は、非重複時間の望ましい精度を得る為に選択されることができる。
ＤＬＬ１０８の電圧制御遅延セルの数ｎ＿ｄｌｌ、及びクロック生成回路の電圧制御遅延セルの数ｎ＿ｔｄは、以下の式（１ａ）または（１ｂ）に基づいて計算される。
Figure 0005864507
ｔｄは、クロック信号Ｃ１の立ち下がりエッジから、遅延クロック信号Ｃ１ｄの立ち上がりエッジまで（または、クロック信号Ｃ２の立ち下がりエッジから、遅延クロック信号Ｃ２ｄの立ち上がりエッジまで）の間の時間であり、ｔｎｌｐは、クロック信号Ｃ１ｄの立ち下がりエッジからクロック信号Ｃ２の立ち上がりエッジに対応する非重複時間であり、ｄｕｔｙｉｎは、ＤＣＣ回路１１０の入力クロック・デューティ・サイクルであり、ｄｕｔｙｏｕｔは、ＤＣＣ回路１１０の出力クロック・デューティ・サイクルであり、ｎ＿ｔｄは、ＮＯＴゲート２０８１〜２０８Ｘに対応するクロック生成回路１０６の電圧制御遅延セルの数であり、ｎ＿ｎｌｐは、非重複時間を生成するためのクロック生成回路１０６の電圧制御遅延セルの数であり、ｎ＿ｄｌｌは、ＤＬＬ１０８の電圧制御遅延セルの数である。式（１ａ）または（１ｂ）の比を満たすことは、ＤＬＬ１０８に含まれる時間Ｔｓの正確な割合に基づいて、非重複時間、及びクロック位相遅延時間を生成する。時間Ｔｓは、高速アナログ・デジタル変換器（ＡＤＣ）のサンプル・クロックと等しく、クロック信号Ｃ１の立ち上がりエッジから、遅延クロック信号Ｃ２ｄの立ち下がりエッジまでの期間は、Ｔｓ未満またはＴｓと等しくなければならない。
図７は、図５のクロック生成回路１０６、及び図６のＤＬＬ回路１０８で用いられる電圧制御遅延セル４００の例示的な概略的なダイアグラムを示している。ＣＭＯＳインバータ４１０は、ＰＭＯＳ４１２及びＰＭＯＳ４１４デバイスで形成される。ＣＭＯＳインバータ４１０への入力Ｉｎは、ソース電圧スィングによって、決定される電圧スィングによる期間Ｔｓを含むクロック信号、論理信号である。ＣＭＯＳインバータの出力Ｏｕｔは、Ｖｃｔｒｌ、Ｖｃｔｒｌｐ及びＶｃｔｒｌｎに依存する可変遅延による入力Ｉｎに関連する機関Ｔｓを含むクロック信号、論理信号である。
Ｖｃｔｒｌｐ及びＶｃｔｒｌｎを含むＣＭＯＳインバータ４１０の伝搬遅延は、それぞれＰＭＯＳデバイス４０２及びＮＭＯＳデバイス４０４を制御する。ＰＭＯＳ４０２の線形領域のＶｃｔｒｌｐを調整することによって、内部電圧Ｖｃｅｌｌは、ＶＤＤ及びグランド（ＧＮＤ）間で変化される。その上、ＮＭＯＳ４０４の線形領域のＶｃｔｒｌｎを調整することによって、内部電圧ＧＮＤｃｅｌｌは、ＧＮＤ及びＶＤＤ間で変化される。内部電圧Ｖｃｅｌｌ及びＧＮＤｃｅｌｌは、ＶＤＤ及びＧＮＤからそれぞれ別れるように、ＣＭＯＳインバータ４１０出力電圧スィングは減少し（Ｖｃｅｌｌ−ＧＮＤｃｅｌｌ）、伝搬遅延（ＩｎからＯｕｔまでの遅延）は増加する。
図３の遅延制御ユニット（ＤＣＵ）は、Ｖｃｔｒｌから、Ｖｃｔｒｌｐ及びＶｃｔｒｌｎを生成する。シングル・エンド、及び差動信号間の変換について、多くの可能な回路実施がある。例示的な実施形態において、Ｖｃｔｒｌｐは、−Ｖｃｔｒｌに等しく、Ｖｃｔｒｌｎは、Ｖｃｔｒｌと等しい。
図８は、図４及び図５のクロック生成回路の例示的な概略的なダイアグラムを示している。時間ｔｄは、クロック信号Ｃ１及び遅延クロック信号Ｃ１ｄ間またはクロック信号Ｃ２及び遅延クロック信号Ｃ２ｄ間の時間として示される。時間ｔｎｌｐは、クロック信号Ｃ１ｄの立ち下がりエッジ及びクロック信号Ｃ２の立ち上がりエッジに対応する非重複時間である。各クロック信号は、電圧ＶＤＤ＿ＲＥＧ上に電圧リップル及びＧＮＤ間でスィングし、図５及び６に示すように、クロック信号Ｃ１ｄ及びＣ２ｄそれぞれについて、レベル・シフタ２１０及び２３８と同様に、クロック信号Ｃ１及びＣ２について、バッファがあるということを想定する。デューティ・サイクル計算は、Ｔｏ／Ｔｓとしてｄｕｔｙｏｕｔを特徴付ける図８の良く知られた方法で実施される。更なる例において、ｄｕｔｙｉｎは、５０％として示され、０％〜１００％まで分布している複数の値から選択され得る。
図５の一つの例示的な構成において、ｎ＿ｔｄａは、２（インバータ・ゲートの最小数）と等しく、ｎ＿ｎｐｌは、４と等しい。従って、Ｘは、インバータ・ゲート２０８１〜２０８Ｘのインデックスに対応し、Ｘはまた、二つ又はそれ以上の直列結合のインバータ・ゲート２０８１〜２０８Ｘの第１のセットのインバータの数であり、Ｘは更に、ｎ＿ｔｄに等しい。Ｙは、インバータ・ゲート２１２１、２１２２〜２１２Ｙ−１及び２１２Ｙのインデックスに対応し、Ｙはまた、二つ又はそれ以上の直列結合のインバータ・ゲート２１２１、２１２２〜２１２Ｙ−１及び２１２Ｙの第２のセットのインバータの数であり、Ｙは更に、ｎ＿ｎｐｌに等しい。
１構成において、Ｚはインバータ２４０１〜２４０Ｚのインデックスに関し、ｎ＿ｔｄに等しい。更に、Ｔはインバータ２４２１，２４２２、…、２４２Ｔ−１、及び２４２Ｔのインデックスに関し、ｎ＿ｎｌｐに等しい。
以下の表１は、選択されたクロック周波数が１００ＭＨｚの、５０％のｄｕｔｙｉｎに基づく７５％の望ましいｄｕｔｙｏｕｔを生成するための、代表値（representative values）の例である。
Figure 0005864507
図９は、クロック生成器１０６内の非重複出力クロック信号のセット間の時間遅延ｔ ｄ 及びｔ ｎｌｐ を調整する方法を示すフロー・ダイアグラムである。第１のステップ（５０２）において、比ｎ＿ｄｌｌ／ｎ＿ｔｄは、Ｔｓ／ｔｄ×（ｄｕｔｙ ｏｕｔ −ｄｕｔｙ ｉｎ ）と等しくなるように表される。ｎ＿ｄｌｌは、ＤＬＬ（１０８）の遅延素子の数と等しく、ｎ＿ｔｄは、インバータ・ゲート２０８ １ 〜２０８ ｘ のクロック生成遅延素子の数に等しい。Ｔｓは１／Ｃｋ＿ｉｎに等しく（Ｃｋ＿ｉｎは、図５及び図６の入力クロック周波数に等しい）、ｔｄは、インバータ・ゲート２０８ １ 〜２０８ ｘ のクロック生成（１０６）遅延素子の合計遅延に等しい。次に、第２ステップ（５０４）において、ＤＬＬ（１０８）への入力クロック信号（ｄｕｔｙ ｉｎ ）のデューティ・サイクルが計測される。第３ステップ（５０６）において、制御信号はＤＣＣ（１１０）で生成される。最後に、最後のステップ（５０８）において、時間遅延ｔ ｄ 及びｔ ｎｌｐ は、ＤＬＬ（１１０）からの制御信号に応答してクロック生成器１０６内で非重複出力クロック信号のセット間で調整される。
当業者が、本明細書に記載のクロック生成回路１０６及びＤＬＬ１０８が種々の方法で実施され得るということを正しく理解するだろう。加えて、前述の回路ブロックの全て、または多くは、集積回路（ＩＣ）で実施され、または一つ又はそれ以上のＩＣ、ディスクリート要素等の組み合わせで実施され得る。同様の回路ブロックはまた、ＣＭＯＳ（complementary metal oxide semiconductor）のような種々のＩＣプロセス技術で形成され得る。
開示された実施形態のこれまでの記載は、当業者が本発明を行う、または用いることを可能にするために提供される。これらの実施形態の種々の変形は、当業者に直ちに理解され、本明細書で定義された一般的な原理は、本発明のスピリットや範囲から逸脱しない他の実施形態に適用され得る。従って、本発明は、本明細書に記載の例に限定されることは意図されず、開示された本明細書の原理及び新規性のある特徴に一致する広い範囲は認められる。
以下に、出願当初の特許請求の範囲を付記する。
１．入力クロック信号のデューティ・サイクルから得られる制御電圧のアクティブ・ハイ及びアクティブ・ロー時間の少なくとも一つを拡張する遅延ロック・ループ（ＤＬＬ）回路と、
非重複時間（ｔ ｎｌｐ ）によるクロック信号の第１のセットから分離されたクロック信号の第１のセット及びクロック信号の第２のセットを生成し、前記制御電圧に対応するクロック生成回路と、
を備える装置。
２．前記ＤＬＬ回路は、電圧制御遅延セルの番号（ｎ＿ｄｌｌ）を有するデューティ・サイクル制御（ＤＣＣ）回路を含み、前記クロック生成回路は、遅延クロック信号（Ｃ１ｄ）からの第１の予め決まった時間（ｔ ｄ ）によってクロック信号の前記第１のセットの第１のクロック信号（Ｃ１）を遅延する電圧制御遅延セルの第１の番号（ｎ＿ｔｄ）、及び前記Ｃ１ｄからの前記ｔ ｎｌｐ によってクロック信号の前記第２のセットの第２のクロック信号（Ｃ２）を遅延する電圧制御遅延セルの第２の数（ｎ＿ｎｌｐ）を含んでいる
１の装置。
３．前記ｎ＿ｄｌｌ及びｎ＿ｔｄ間の比（ratio）は、
Figure 0005864507
 として表され、
ｄｕｔｙ ｉｎ は、前記ＤＣＣ回路への前記入力クロック信号Ｃｋ＿ｉｎの前記デューティ・サイクルであり、ｄｕｔｙ ｏｕｔ は、前記ＤＣＣ回路の出力クロック・デューティ・サイクルであり、Ｔｓは、Ｃ１クロックの立ち上がりエッジから、前記同一のＣ１クロックの次の立ち上がりエッジまでの期間である
２の装置。
４．前記ｎ＿ｄｌｌ及びｎ＿ｎｌｐ間の比（ratio）は、
Figure 0005864507
 として表され、
ｔ ｎｌｐ は、前記Ｃ１ｄの立ち下がりエッジから前記Ｃ２の立ち上がりエッジに対応する前記非重複時間であり、ｄｕｔｙ ｉｎ は、前記ＤＣＣ回路への前記入力クロック信号Ｃｋ＿ｉｎの前記デューティ・サイクルであり、ｄｕｔｙ ｏｕｔ は、前記ＤＣＣ回路の出力クロック・デューティ・サイクルであり、Ｔｓは、Ｃ１クロックの立ち上がりエッジから、前記同一のＣ１クロックの次の立ち上がりエッジまでの期間である
２の装置。
５．前記クロック生成回路は、前記ＤＬＬによる正確な時間Ｔｓの分数（fraction）に基づいて非重複時間及びクロック・フェーズ遅延時間を生成する
１の装置。
６．高周波数で非重複遅延クロック信号を生成するクロック生成回路と、
前記非重複遅延クロック信号の正確なタイミング関係を維持するように動作する一つまたはそれ以上の制御クロック電圧を生成する遅延ロック・ループ（ＤＬＬ）回路と、
を備える非重複クロック生成回路。
７．前記ＤＬＬ回路は、電圧制御遅延セルの数（ｎ＿ｄｌｌ）を有するデューティ・サイクル制御（ＤＣＣ）回路を備え、前記クロック生成回路は、遅延クロック信号（Ｃ１ｄ）から第１の予め決められた時間（ｔｄ）でクロック信号の前記第１のセットの第１のクロック信号（Ｃ１）を遅延する電圧制御遅延セルの第１の数（ｎ＿ｔｄ）、及び前記Ｃ１ｄから前記ｔ ｎｌｐ でクロック信号の前記第２のセットの第２のクロック信号（Ｃ２）を遅延する電圧制御遅延セルの第２の数（ｎ＿ｎｌｐ）を備える
６の非重複クロック生成回路。
８．前記ｎ＿ｄｌｌ及びｎ＿ｔｄの間の比（ratio）は、
Figure 0005864507
 として表され、
ｄｕｔｙ ｉｎ は、前記ＤＣＣ回路への前記入力クロック信号の前記デューティ・サイクルであり、ｄｕｔｙ ｏｕｔ は、前記ＤＣＣ回路の出力クロック・デューティ・サイクルであり、Ｔｓは、Ｃ１クロックの立ち上がりエッジから、前記同一のＣ１クロックの次の立ち上がりエッジまでの期間である
７の非重複クロック生成回路。
９．前記ｎ＿ｄｌｌ及びｎ＿ｎｌｐ間の比（ratio）は、
Figure 0005864507
 ｔ ｎｌｐ は、前記Ｃ１ｄの立ち下がりエッジから前記Ｃ２の立ち上がりエッジに対応する前記非重複時間であり、ｄｕｔｙ ｉｎ は、前記ＤＣＣ回路への前記入力クロック信号の前記デューティ・サイクルであり、ｄｕｔｙ ｏｕｔ は、前記ＤＣＣ回路の出力クロック・デューティ・サイクルであり、Ｔｓは、Ｃ１クロックの立ち上がりエッジから、前記同一のＣ１クロックの次の立ち上がりエッジまでの期間である
７の非重複クロック生成回路。
１０．前記クロック生成回路は、前記ＤＬＬによる正確な時間Ｔｓの分数（fraction）に基づいて非重複時間及びクロック・フェーズ遅延時間を生成する
６の非重複クロック生成回路。
１１．入力クロック信号のデューティ・サイクルから得られる制御電圧のアクティブ・ハイ及びアクティブ・ロー時間の少なくとも一つを拡張する遅延ロック・ループ（ＤＬＬ）回路と、
非重複時間（ｔ ｎｌｐ ）によるクロック信号の第１のセットから遅延されたクロック信号の第１のセット及びクロック信号の第２のセットを生成し、前記制御電圧に対応するクロック生成回路と、
を備える非重複クロック生成回路
を備える集積回路（ＩＣ）。
１２．前記ＤＬＬ回路は、電圧制御遅延セルの数（ｎ＿ｄｌｌ）を有するデューティ・サイクル制御（ＤＣＣ）回路を備え、前記クロック生成回路は、遅延クロック信号（Ｃ１ｄ）から第１の予め決められた時間（ｔｄ）でクロック信号の前記第１のセットの第１のクロック信号（Ｃ１）を遅延する電圧制御遅延セルの第１の数（ｎ＿ｔｄ）、及び前記Ｃ１ｄから前記ｔ ｎｌｐ でクロック信号の前記第２のセットの第２のクロック信号（Ｃ２）を遅延する電圧制御遅延セルの第２の数（ｎ＿ｎｌｐ）を備える
１１のＩＣ。
１３．高周波数で非重複遅延クロック信号を生成するクロック生成回路と、
前記非重複遅延クロック信号の正確なタイミング関係を維持するように動作する一つまたはそれ以上の制御クロック電圧を生成する遅延ロック・ループ（ＤＬＬ）回路と、
を備える非重複クロック生成回路
を備える集積回路（ＩＣ）。
１４．前記ＤＬＬ回路は、電圧制御遅延セルの数（ｎ＿ｄｌｌ）を有するデューティ・サイクル制御（ＤＣＣ）回路を備え、前記クロック生成回路は、遅延クロック信号（Ｃ１ｄ）から第１の予め決められた時間（ｔｄ）でクロック信号の前記第１のセットの第１のクロック信号（Ｃ１）を遅延する電圧制御遅延セルの第１の数（ｎ＿ｔｄ）、及び前記Ｃ１ｄから前記ｔ ｎｌｐ でクロック信号の前記第２のセットの第２のクロック信号（Ｃ２）を遅延する電圧制御遅延セルの第２の数（ｎ＿ｎｌｐ）を備える
１３のＩＣ。
１５．入力クロック信号のデューティ・サイクルから得られる制御電圧のアクティブ・ハイ及びアクティブ・ロー時間の少なくとも一つを拡張する遅延ロック・ループ（ＤＬＬ）回路と、
非重複時間（ｔ ｎｌｐ ）によるクロック信号の第１のセットから遅延されたクロック信号の第１のセット及びクロック信号の第２のセットを生成し、前記制御電圧に対応するクロック生成回路と、
を備える非重複クロック生成回路によって動作されるスィッチ・キャパシタ積分器（switched capacitor integrator）を利用する少なくとも一つのアナログ・デジタル変換器
を備えるワイヤレス通信装置。
１６．前記ＤＬＬ回路は、電圧制御遅延セルの数（ｎ＿ｄｌｌ）を有するデューティ・サイクル制御（ＤＣＣ）回路を備え、前記クロック生成回路は、遅延クロック信号（Ｃ１ｄ）から第１の予め決められた時間（ｔｄ）でクロック信号の前記第１のセットの第１のクロック信号（Ｃ１）を遅延する電圧制御遅延セルの第１の数（ｎ＿ｔｄ）、及び前記Ｃ１ｄから前記ｔ ｎｌｐ でクロック信号の前記第２のセットの第２のクロック信号（Ｃ２）を遅延する電圧制御遅延セルの第２の数（ｎ＿ｎｌｐ）を備える
１５のワイヤレス通信装置。
１７．高周波数で非重複遅延クロック信号を生成するクロック生成回路と、
前記非重複遅延クロック信号の正確なタイミング関係を維持するように動作する一つまたはそれ以上の制御クロック電圧を生成する遅延ロック・ループ（ＤＬＬ）回路と、
を備える非重複クロック生成回路によって動作されるスィッチ・キャパシタ積分器（switched capacitor integrator）を利用する少なくとも一つのアナログ・デジタル変換器
を備えるワイヤレス通信装置。
１８．前記ＤＬＬ回路は、電圧制御遅延セルの数（ｎ＿ｄｌｌ）を有するデューティ・サイクル制御（ＤＣＣ）回路を備え、前記クロック生成回路は、遅延クロック信号（Ｃ１ｄ）から第１の予め決められた時間（ｔｄ）でクロック信号の前記第１のセットの第１のクロック信号（Ｃ１）を遅延する電圧制御遅延セルの第１の数（ｎ＿ｔｄ）、及び前記Ｃ１ｄから前記ｔ ｎｌｐ でクロック信号の前記第２のセットの第２のクロック信号（Ｃ２）を遅延する電圧制御遅延セルの第２の数（ｎ＿ｎｌｐ）を備える
１７のワイヤレス通信装置。
１９．入力クロック信号のデューティ・サイクルから得られる制御電圧のアクティブ・ハイ及びアクティブ・ロー時間の少なくとも一つを拡張する遅延ループ手段と、
非重複時間（ｔ ｎｌｐ ）によるクロック信号の第１のセットから分離されたクロック信号の第１のセット及びクロック信号の第２のセットを生成し、前記制御電圧に対応するクロック生成手段と、
を備える非重複クロック信号を生成する装置。
２０．前記遅延ループ手段は、電圧制御遅延セルの数（ｎ＿ｄｌｌ）を備え、前記クロック生成手段は、遅延クロック信号（Ｃ１ｄ）から第１の予め決められた時間（ｔｄ）でクロック信号の前記第１のセットの第１のクロック信号（Ｃ１）を遅延する電圧制御遅延セルの第１の数（ｎ＿ｔｄ）、及び前記Ｃ１ｄから前記ｔ ｎｌｐ でクロック信号の前記第２のセットの第２のクロック信号（Ｃ２）を遅延する電圧制御遅延セルの第２の数（ｎ＿ｎｌｐ）を備える
１９の装置。
２１．前記ｎ＿ｄｌｌ及びｎ＿ｔｄの間の比（ratio）は、
Figure 0005864507
 として表され、
ｄｕｔｙ ｉｎ は、前記遅延ループ手段への前記入力クロック信号の前記デューティ・サイクルであり、ｄｕｔｙ ｏｕｔ は、前記遅延ループ手段の出力クロック・デューティ・サイクルであり、Ｔｓは、Ｃ１クロックの立ち上がりエッジから、前記同一のＣ１クロックの次の立ち上がりエッジまでの期間である
２０の装置。
２２．前記ｎ＿ｄｌｌ及びｎ＿ｎｌｐ間の比（ratio）は、
Figure 0005864507
 ｔ ｎｌｐ は、前記Ｃ１ｄの立ち下がりエッジから前記Ｃ２の立ち上がりエッジに対応する前記非重複時間であり、ｄｕｔｙ ｉｎ は、前記遅延ループ手段への前記入力クロック信号の前記デューティ・サイクルであり、ｄｕｔｙ ｏｕｔ は、前記遅延ループ手段の出力クロック・デューティ・サイクルであり、Ｔｓは、Ｃ１クロックの立ち上がりエッジから、前記同一のＣ１クロックの次の立ち上がりエッジまでの期間である
２０の装置。
２３．前記クロック生成手段は、前記ＤＬＬによる正確な時間Ｔｓの分数（fraction）に基づいて非重複時間及びクロック・フェーズ遅延時間を生成する
１９の装置。
２４．遅延ロック・ループ（ＤＬＬ）回路を用いて、入力クロック信号のデューティ・サイクルから得られる制御電圧のアクティブ・ハイ及びアクティブ・ロー時間の少なくとも一つを拡張することと、
前記制御電圧に対応し、クロック生成回路を用いて、非重複時間（ｔ ｎｌｐ ）によるクロック信号の第１のセットから分離されたクロック信号の第１のセット及びクロック信号の第２のセットを生成することと、
を備える非重複クロック信号を生成する方法。
２５．前記ＤＬＬ回路は、電圧制御遅延セルの数（ｎ＿ｄｌｌ）を有するデューティ・サイクル制御（ＤＣＣ）回路を備え、前記クロック生成回路は、電圧制御遅延セルの第１の数（ｎ＿ｔｄ）を備え、
遅延クロック信号（Ｃ１ｄ）から第１の予め決められた時間（ｔｄ）でクロック信号の前記第１のセットの第１のクロック信号（Ｃ１）、及び前記Ｃ１ｄから前記ｔ ｎｌｐ でクロック信号の前記第２のセットの第２のクロック信号（Ｃ２）を遅延する電圧制御遅延セルの第２の数（ｎ＿ｎｌｐ）を遅延することを更に備える
２４の方法。
２６．前記ｎ＿ｄｌｌ及びｎ＿ｔｄの間の比（ratio）は、
Figure 0005864507
 として表され、
ｄｕｔｙ ｉｎ は、前記ＤＣＣ回路への前記入力クロック信号の前記デューティ・サイクルであり、ｄｕｔｙ ｏｕｔ は、前記ＤＣＣ回路の出力クロック・デューティ・サイクルであり、Ｔｓは、Ｃ１クロックの立ち上がりエッジから、前記同一のＣ１クロックの次の立ち上がりエッジまでの期間である
２５の方法。
２７．前記ｎ＿ｄｌｌ及びｎ＿ｎｌｐ間の比（ratio）は、
Figure 0005864507
 ｔ ｎｌｐ は、前記Ｃ１ｄの立ち下がりエッジから前記Ｃ２の立ち上がりエッジに対応する前記非重複時間であり、ｄｕｔｙ ｉｎ は、前記ＤＣＣ回路への前記入力クロック信号の前記デューティ・サイクルであり、ｄｕｔｙ ｏｕｔ は、前記ＤＣＣ回路の出力クロック・デューティ・サイクルであり、Ｔｓは、Ｃ１クロックの立ち上がりエッジから、前記同一のＣ１クロックの次の立ち上がりエッジまでの期間である
２５の方法。
２８．前記クロック生成回路は、前記ＤＬＬによる正確な時間Ｔｓの分数（fraction）に基づいて非重複時間及びクロック・フェーズ遅延時間を生成する
２４の方法。

Claims (15)

  1. 非重複クロック生成回路を備える集積回路（ＩＣ）であって、前記非重複クロック生成回路は、
    制御電圧によって設定される遅延時間を含む電圧制御遅延回路を備える遅延ロック・ループ（ＤＬＬ）回路と、前記遅延ロック・ループ（ＤＬＬ）回路は、所定のデューティ・サイクルを有する入力クロック信号を受信し、それに応じて、前記遅延時間に従って変化する拡張デューティ・サイクルを有する拡張デューティ・サイクル・クロック信号を生成するように構成され、前記遅延ロック・ループ（ＤＬＬ）回路は、前記拡張デューティ・サイクルが前記入力クロック信号の前記デューティ・サイクルよりも大きい予め決められた値を持つ値に前記遅延時間を設定する前記制御電圧を生成するように構成された回路を備える、
    前記制御電圧及び前記入力クロック信号を受信し、それに応じて、クロック信号の第１のセット、及び非重複時間（ｔｎｌｐ）だけクロック信号の前記第１のセットから遅延されたクロック信号の第２のセットを生成するように構成されたクロック生成回路と、
    を備える、集積回路。
  2. 前記クロック生成回路は、更に、第１のクロック信号（Ｃ１）を含むクロック信号の前記第１のセットと、第２のクロック信号（Ｃ２）を含むクロック信号の前記第２のセットと、を生成するように構成され、
    前記ＤＬＬ回路の前記電圧制御遅延回路は、ｎ＿ｄｌｌ個の電圧制御遅延セルを有するデューティ・サイクル制御（ＤＣＣ）回路を含み、
    前記クロック生成回路は、第１の予め決まった時間（ｔｄ）だけ前記第１のクロック信号（Ｃ１）を遅延し、クロック信号の前記第１のセット内の遅延クロック信号（Ｃ１ｄ）を出力するように配置された第１の数（ｎ＿ｔｄ個）の電圧制御遅延セルを含み、ｔｎｌｐだけ遅延クロック信号（Ｃ１ｄ）を遅延し、クロック信号の前記第２のセット内の遅延クロックＣ２を出力するように配置された第２の数（ｎ＿ｎｌｐ個）の電圧制御遅延セルを含む、請求項１の集積回路。
  3. スイッチ・キャパシタ積分器を備えるアナログ・デジタル変換器と、
    前記スイッチ・キャパシタ積分器を制御する非重複クロック生成回路と、
    を備え、
    前記非重複クロック生成回路は、
    制御電圧によって設定される遅延時間を含む電圧制御遅延回路を備える遅延ロック・ループ（ＤＬＬ）回路と、前記遅延ロック・ループ（ＤＬＬ）回路は、所定のデューティ・サイクルを有する入力クロック信号を受信し、それに応じて、前記遅延時間に従って変化する拡張デューティ・サイクルを有する拡張デューティ・サイクル・クロック信号を生成するように構成され、前記拡張デューティ・サイクルが前記入力クロック信号の前記デューティ・サイクルよりも大きい予め決まった値を持つ値に、前記遅延時間を設定する前記制御電圧を生成するように構成された回路を備える、
    前記制御電圧及び前記入力クロック信号に応答して、クロック信号の第１のセット及び、非重複時間（ｔｎｌｐ）だけクロック信号の前記第１のセットから遅延されたクロック信号の第２のセットを生成するクロック生成回路と、
    を含む、ワイヤレス通信装置。
  4. 前記クロック生成回路は、更に、第１のクロック信号（Ｃ１）を含むクロック信号の前記第１のセットを生成するように構成され、
    前記ＤＬＬ回路の前記電圧制御遅延回路は、ｎ＿ｄｌｌ個の電圧制御遅延セルを有するデューティ・サイクル制御（ＤＣＣ）回路を含み、
    前記クロック生成回路は、予め決まった時間（ｔｄ）だけ前記第１のクロック信号（Ｃ１）を遅延し、遅延クロック信号（Ｃ１ｄ）を出力するように配置された、第１の数（ｎ＿ｔｄ個）の電圧制御遅延セル、及び前記ｔｎｌｐだけ前記遅延クロック信号（Ｃ１ｄ）を遅延し、クロック信号の前記第２のセットの第２のクロック信号（Ｃ２）を出力するように配置された第２の数（ｎ＿ｎｌｐ個）の電圧制御遅延セルを含む、請求項３のワイヤレス通信装置。
  5. 入力クロック信号及び制御電圧に少なくとも一部に基づいて、非重複遅延クロック信号を生成するように構成されたクロック生成回路、及び前記制御電圧を生成するように構成された遅延ロック・ループ（ＤＬＬ）回路を備える非重複クロック生成回路によって動作されるスイッチ・キャパシタ積分器を利用する少なくとも一つのアナログ・デジタル変換器を含んでおり、
    前記ＤＬＬ回路は、前記制御電圧によってセットされた遅延時間だけ前記入力クロック信号を遅延し、遅延入力クロック信号を出力するように配置されたｎ＿ｄｌｌ個の電圧制御遅延セルと、前記入力クロック信号及び前記遅延入力クロック信号に基づく拡張デューティ・サイクル・クロック信号を生成するロジックと、を備えるデューティ・サイクル制御（ＤＣＣ）回路を含み、
    前記拡張デューティ・サイクル・クロックは、少なくとも前記遅延時間に一部基づく拡張デューティ・サイクルを有し、
    前記ＤＬＬ回路は、前記拡張デューティ・サイクルが前記入力クロック信号の前記デューティ・サイクルよりも大きい予め決められた値になるような値に、前記遅延時間をセットする前記制御電圧を生成するように構成され、
    前記クロック生成回路は、更に、第１のクロック信号（Ｃ１）を含むクロック信号の第１のセット及びクロック信号の第２のセットを生成するように構成され、
    前記クロック生成回路は、
    前記制御電圧を受信し、それに応じて、予め決まった時間（ｔｄ）だけクロック信号の前記第１のセットの第１のクロック信号（Ｃ１）を遅延し、遅延クロック信号（Ｃ１ｄ）を出力するように配置される第１の数（ｎ＿ｔｄ個）の電圧制御遅延セルと、
    前記制御電圧を受信し、それに応じて、ｔｎｌｐだけＣ１ｄを遅延し、クロック信号の前記第２のセットの第２のクロック信号（Ｃ２）を出力するように配置される第２の数（ｎ＿ｎｌｐ個）の電圧制御遅延セルと、を備える、
    ワイヤレス通信装置。
  6. 入力クロック信号及び制御電圧を受信し、それに応じて、少なくとも前記制御電圧に一部基づく遅延時間によって、前記入力クロック信号から遅延された遅延入力クロック信号を生成する手段と、
    少なくとも前記入力クロック信号及び前記遅延入力クロック信号に一部基づいて、少なくとも前記遅延時間に一部基づく拡張デューティ・サイクルを有する拡張デューティ・サイクル・クロック信号を生成する手段と、
    前記拡張デューティ・サイクルが、前記入力クロック信号のデューティ・サイクルよりも大きい予め決まった値になるような値に、前記遅延時間をセットする前記制御電圧を生成する手段と、
    前記制御電圧及び前記入力クロック信号に応答して、クロック信号の第１のセットと、非重複時間（ｔｎｌｐ）だけクロック信号の前記第１のセットから遅延されたクロック信号の第２のセットとを生成するクロック生成手段と、
    を備える非重複クロック信号を生成する装置。
  7. 前記クロック生成手段は、更に、第１のクロック信号（Ｃ１）を含むクロック信号の前記第１のセットを生成するように構成され、
    遅延入力クロック信号を生成する前記手段は、ｎ＿ｄｌｌ個の電圧制御遅延セルを備え、前記クロック生成手段は、前記制御電圧に基づいて、予め決められた時間（ｔｄ）だけ前記第１のクロック信号（Ｃ１）を遅延し、遅延クロック信号（Ｃ１ｄ）を出力する第１の数（ｎ＿ｔｄ個）の電圧制御遅延セル、及び前記制御電圧を受信し、前記制御電圧に基づいて、前記ｔｎｌｐだけ前記遅延クロック信号（Ｃ１ｄ）を遅延し、クロック信号の前記第２のセットの第２のクロック信号（Ｃ２）を出力する第２の数（ｎ＿ｎｌｐ個）の電圧制御遅延セルを備える、請求項６の装置。
  8. 前記ｎ＿ｄｌｌ及びｎ＿ｔｄ間の比（ratio）は、
    Figure 0005864507
     として表され、
    ｄｕｔｙｉｎは、前記入力クロック信号の前記デューティ・サイクルであり、ｄｕｔｙｏｕｔは、前記拡張デューティ・サイクル・クロック信号の前記拡張デューティ・サイクルであり、Ｔｓは、前記第１のクロック信号（Ｃ１）の立ち上がりエッジから、前記第１のクロック信号（Ｃ１）の次の立ち上がりエッジまでの期間である、請求項７の装置。
  9. 前記ｎ＿ｄｌｌ及び前記ｎ＿ｎｌｐ間の比（ratio）は、
    Figure 0005864507
     として表され、
    ｔｎｌｐは、前記遅延クロック信号（Ｃ１ｄ）の立ち下がりエッジから前記第２のクロック信号（Ｃ２）の立ち上がりエッジに対応する前記非重複時間であり、ｄｕｔｙｉｎは、前記入力クロック信号の前記デューティ・サイクルであり、ｄｕｔｙｏｕｔは、前記拡張デューティ・サイクル・クロック信号の前記拡張デューティ・サイクルであり、Ｔｓは、前記第１のクロック信号（Ｃ１）の立ち上がりエッジから、クロック信号の前記第２のセットの前記第２のクロック信号（Ｃ２）から遅延された第２の遅延クロック信号（Ｃ２ｄ）の立ち下がりエッジまでの期間である、請求項７の装置。
  10. 所定のデューティ・サイクルを有する入力クロック信号を受信することと、
    少なくとも制御電圧に一部基づく遅延時間だけ前記入力クロック信号を遅延し、対応する遅延入力クロック信号を生成することと、
    前記入力クロック信号及び前記遅延入力クロック信号に少なくとも一部基づいて、前記遅延時間に少なくとも一部基づく拡張デューティ・サイクルを有する拡張デューティ・サイクル・クロック信号を生成することと、前記拡張デューティ・サイクル・クロック信号を生成することは、前記拡張デューティ・サイクルが、前記入力クロック信号の前記デューティ・サイクルよりも大きい予め決まった値になるような値に、前記遅延時間をセットする前記制御電圧を生成することを含む、
    前記入力クロック信号及び前記制御電圧に少なくとも一部基づいて、クロック信号の第１のセットと、非重複時間（ｔｎｌｐ）だけクロック信号の前記第１のセットから遅延されたクロック信号の第２のセットを生成することと、
    を備える非重複クロック信号を生成する方法。
  11. クロック信号の前記第１のセットは、第１のクロック信号（Ｃ１）を含み、
    前記入力クロック信号を遅延することは、
    ｎ＿ｄｌｌ個の電圧制御遅延セルを通って、前記入力クロック信号が送信され、前記制御電圧を含む前記電圧制御遅延セルを制御することによって、行われ、
    クロック信号の前記第２のセットを生成することは、
    遅延クロック信号（Ｃ１ｄ）を出力するために、第１の数（ｎ＿ｔｄ個）の電圧制御遅延セルを通って、第１の予め決められた時間（ｔｄ）だけ前記Ｃ１を遅延し、
    クロック信号の前記第２のセットの第２のクロック信号（Ｃ２）を出力するために、第２の数（ｎ＿ｎｌｐ個）の電圧制御遅延セルを通って、前記ｔｎｌｐだけ前記遅延クロック信号（Ｃ１ｄ）を遅延すること、を含む請求項１０の方法。
  12. 前記ｎ＿ｄｌｌ及びｎ＿ｔｄ間の比（ratio）は、
    Figure 0005864507
     として表され、
    ｄｕｔｙｉｎは、前記入力クロック信号の前記デューティ・サイクルであり、ｄｕｔｙｏｕｔは、前記拡張デューティ・サイクル・クロック信号の前記拡張デューティ・サイクルであり、Ｔｓは、前記Ｃ１の立ち上がりエッジから、前記第１のクロック信号（Ｃ１）の次の立ち上がりエッジまでの期間である、請求項１１の方法。
  13. 前記ｎ＿ｄｌｌ及び前記ｎ＿ｎｌｐ間の比（ratio）は、
    Figure 0005864507
     として表され、
    ｔｎｌｐは、前記遅延クロック信号（Ｃ１ｄ）の立ち下がりエッジから前記第２のクロック信号（Ｃ２）の立ち上がりエッジに対応する前記非重複時間であり、ｄｕｔｙｉｎは、前記入力クロック信号の前記デューティ・サイクルであり、ｄｕｔｙｏｕｔは、前記拡張デューティ・サイクル・クロック信号の前記拡張デューティ・サイクルであり、Ｔｓは、前記第１のクロック信号（Ｃ１）の立ち上がりエッジから、クロック信号の前記第２のセットの前記第２のクロック信号（Ｃ２）から遅延された第２の遅延クロック信号（Ｃ２ｄ）の立ち下がりエッジまでの期間である、請求項１１の方法。
  14. 前記ｎ＿ｄｌｌ及びｎ＿ｔｄ間の比（ratio）は、
    Figure 0005864507
     として表され、
    ｄｕｔｙｉｎは、前記入力クロック信号の前記デューティ・サイクルであり、ｄｕｔｙｏｕｔは、前記拡張デューティ・サイクル・クロック信号の前記拡張デューティ・サイクルであり、Ｔｓは、前記入力クロック信号の期間である、請求項２の集積回路。
  15. 前記ｎ＿ｄｌｌ及び前記ｎ＿ｎｌｐ間の比（ratio）は、
    Figure 0005864507
     として表され、
    ｔｎｌｐは、前記遅延クロック信号（Ｃ１ｄ）の立ち下がりエッジから前記第２のクロック信号（Ｃ２）の立ち上がりエッジに対応する前記非重複時間であり、ｄｕｔｙｉｎは、前記入力クロック信号の前記デューティ・サイクルであり、ｄｕｔｙｏｕｔは、前記拡張デューティ・サイクル・クロック信号の前記拡張デューティ・サイクルであり、Ｔｓは、前記入力クロック信号の期間である、請求項２の集積回路。
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