JPH10209828A

JPH10209828A - 内部クロック発生回路及びそれに用いる可変遅延回路

Info

Publication number: JPH10209828A
Application number: JP9008021A
Authority: JP
Inventors: Yasuhiko Takahashi; 保彦高橋
Original assignee: Nippon Steel Corp
Current assignee: Nippon Steel Corp
Priority date: 1997-01-20
Filing date: 1997-01-20
Publication date: 1998-08-07
Anticipated expiration: 2017-01-20
Also published as: JP3792329B2

Abstract

(57)【要約】【課題】高周波で動作するＬＳＩチップにおいて、正
確に外部クロックと内部クロックとの同期をとり、環境
変化による同期のずれを起こさない内部クロック発生回
路及びそれに用いて好適な可変遅延回路を提供する。【解決手段】位相比較回路２は、外部クロックと可変
遅延回路５の出力を比較する。可変遅延回路４は、外部
クロックを１周期分遅延させる。可変遅延回路５は、可
変遅延回路４の出力を制御信号Ｃ１に応じてゼロ又は１
周期分遅延させる。制御回路８は、位相比較回路２の出
力を基に可変遅延回路５を制御して可変遅延回路５をゼ
ロ遅延と１周期遅延とに交互に切り替えた時に、常に外
部クロックと可変遅延回路５の出力の位相が一致するよ
うに可変電流源６の出力電流を制御する。可変遅延回路
７は、可変遅延回路４の出力クロックを基に、可変電流
源６からの積分電流を積分して、内部クロックを発生す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、内部クロック発生
回路及びそれに用いる可変遅延回路に係り、特に高周波
で動作する集積回路に好適で、位相の遅延を任意制御可
能な内部クロック発生回路及びそれに用いる可変遅延回
路に関するものである。

【０００２】

【従来の技術】近年、マイクロプロッセサや半導体メモ
リ等の半導体集積回路（ＬＳＩ）は高い周波数で動作す
ることが要求され、それに伴い各ＬＳＩチップ間の同期
をとるためのシステムクロック、或は各ＬＳＩチップ内
の回路の同期をとるための内部クロックの周波数が高ま
ってきている。

【０００３】ＬＳＩチップ外部から供給されたシステム
クロック等の外部クロックとＬＳＩ内部回路との同期を
とるためには、位相同期回路（ＰＬＬ：Phase Locked L
oop）が用いられている。ＰＬＬは、２つの周波数の位
相差に応じて発振器の周波数を制御する回路である。図
６のブロック図を用いてＰＬＬの動作の仕組みを簡単に
説明する。

【０００４】ＰＬＬは、２つの位相を比較する位相比較
器３１と、位相比較器３１から出力された位相差比較電
圧信号にフィルタリングして電圧制御信号を生成するル
ープフィルタ３２と、ループフィルタ３２で生成された
電圧制御信号に基づいて周波数を制御する電圧制御発振
器３３（ＶＣＯ：Voltage Controlled Oscillator ）と
を有する。

【０００５】外部クロック入力端子３５から入力された
ｃｌｋｉｎ信号は、位相比較器３１、ループフィルタ３
２、ＶＣＯ３３を経由して、再び位相比較器３１ヘＰＬ
Ｌ１信号として入力する。ここで、ｃｌｋｉｎ信号とＰ
ＬＬ１信号との位相が比較されて、もし、ｃｌｋｉｎ信
号に対してＰＬＬ１信号の位相が遅れた場合には、ルー
プフィルタ３２で生成される電圧制御信号値が増加して
ＶＣＯ３３から出力する周波数を高くする。

【０００６】逆に、ｃｌｋｉｎ信号に対してＰＬＬ１信
号の位相が進んだ場合には、同様にしてＶＣＯ３３から
出力する周波数を下げて、ｃｌｋｉｎ信号とＰＬＬ１信
号の位相がずれないように制御される。さらに、ディレ
イ同期回路（ＤＬＬ：Delay Locked Loop ）を用いてｃ
ｌｋｉｎ信号に対して１サイクル送れた次のクロックの
立ち上がりに同期させることも行われている。ＤＬＬは
ＰＬＬと似たような動作を行うが、ちょうど、１サイク
ルだけ遅らせる働きを作り出すために、ディレイライン
が設けられている。つまり、１サイクル分の遅れを作り
出すためのものであり、利用できる周波数範囲が限定さ
れる。

【０００７】

【発明が解決しようとする課題】このように、ＬＳＩチ
ップでは、外部クロックと内部クロックの位相差をＰＬ
ＬやＤＬＬを用いて補正して正確な信号の伝送が行われ
るよう工夫されている。ところが、近年、ＬＳＩの動作
周波数が非常に高速化しているため、信号振幅が小さく
なってきている。このため、内部回路で外部信号を利用
する際に入力回路で増幅などを行う必要があり、これら
入力回路、或いは入力端子から入力回路までの配線等で
さえ信号が通過する際に遅延が生じる。

【０００８】さらに、ＬＳＩチップの動作スピードはチ
ップをとりまく環境に影響され、例えば温度や、電圧値
によって、発振器の発振周波数が変化したり、入力回路
の動作そのもので遅延が生じてしまう。このような不規
則な遅延のための対策として、遅延量を外部からの指示
で変化させることのできる可変遅延回路も提案されてい
る。これは、複数のトランジスタを接続し、遅延量に対
応した電流を得る分だけのトランジスタを選択的に駆動
して遅延回路を制御することによって遅延量を変更する
ものである。この方法を用いれば、ある程度の遅延量の
幅に対応できるが、選択するトランジスタの特性によっ
て段階的にしか電流値を変えられず微少な遅延量の調整
が困難であった。

【０００９】また、外部からの信号で調整を行うだけで
は、内部の遅延が考慮されていないため正確な同期をと
るには不十分であった。本発明は上記事情に基づいてな
されたものであり、高周波で動作するＬＳＩチップにお
いて、正確に外部クロックと内部クロックとの同期をと
り、環境変化による同期のずれを起こさない内部クロッ
ク発生回路及びそれに用いて好適な可変遅延回路を提供
することを目的とするものである。

【００１０】また、本発明の他の目的は、可変遅延回路
の遅延量の設定がバイナリコードで行える可変遅延回路
を提供することを目的とする。

【００１１】

【課題を解決するための手段】上記目的を達成するため
の本発明に係る内部クロック発生回路は、クロック信号
が入力される差動入力回路と、前記クロック信号を１周
期分遅延させる第一の可変遅延回路と、前記第一の可変
遅延回路の出力を制御信号に応じてゼロまたは１周期分
遅延させる積分型の第二の可変遅延回路と、前記クロッ
ク信号と前記第二の可変遅延回路の出力を比較する位相
比較手段と、前記第二の可変遅延回路に積分電流を供給
する可変電流源と、前記位相比較手段の出力を基に前記
第二の可変遅延回路を制御して前記第二の可変遅延回路
をゼロ遅延と１周期遅延とに交互に切り替えた時に、常
に前記クロック信号と前記第二の可変遅延回路の出力の
位相が一致するように前記可変電流源の出力電流を制御
する制御手段と、前記第一の可変遅延回路の出力が入力
され、前記可変電流源からの積分電流を前記第一の可変
遅延回路の出力クロックを基に積分して内部クロックを
発生する積分型の第三の可変遅延回路と、を備えたこと
を特徴とするものである。

【００１２】第二の可変遅延回路は、遅延量ゼロのゼロ
遅延と遅延量が入力クロックの１周期分の１周期遅延と
を交互に切り替える。位相比較手段の入力には、第一の
可変遅延回路による１周期遅延を受けたクロックと、第
一の可変遅延回路および第二の可変遅延回路によって２
周期遅延を受けたクロックとが交互に入力される。第二
の可変遅延回路の遅延量が正確にゼロ遅延又は１周期遅
延である場合には、位相比較手段の入力位相のずれは第
一の可変遅延回路による位相ずれだけになる。このた
め、まず、第二の可変遅延回路の遅延量をゼロ遅延に設
定し、第一の可変遅延回路の遅延量を制御して位相を合
わせ込み、次に、第二の可変遅延回路の遅延量を１周期
遅延に設定し、可変電流源の出力電流を制御することに
よって位相を合わせ込む。制御手段はこのようにして入
力クロックと第一の可変遅延回路による１周期遅延を受
けたクロックとの位相が常に合うように制御する。した
がって、温度変化等によって第二の可変遅延回路の遅延
量が変動した場合にもこのフィードバックループによっ
て位相変動が押さえられるように可変電流源の出力電流
が制御される。

【００１３】一方、第一の可変遅延回路によって１周期
遅延を受けたクロックは第三の可変遅延回路にも供給さ
れる。第三の可変遅延回路を第二の可変遅延回路と同じ
構成とすれば、第三の可変遅延回路に第二の可変遅延回
路と同じ制御信号を入力するだけで温度変化等に対する
変動のない正確な遅延を得られる。上記目的を達成する
ための本発明に係る可変遅延回路は、外部から入力され
るクロック信号を基に可変電流源から供給される電流を
積分して前記クロック信号を遅延させる可変遅延回路に
おいて、マスタトランジスタと、ゲートが前記マスタト
ランジスタと接続され、ソース・ドレインが直列に接続
された第一のスレーブトランジスタ及び第二のスレーブ
トランジスタと、前記第一のスレーブトランジスタのソ
ース・ドレイン間を相補的に短絡する第一の選択トラン
ジスタと、前記第二のスレーブトランジスタのソース・
ドレイン間を相補的に短絡する第二の選択トランジスタ
とからなるスレーブトランジスタ対が複数個直列に接続
されたスレーブトランジスタ対群と、を備え、前記第一
の選択トランジスタ及び前記第二の選択トランジスタの
各対の動作パターンを変化させて出力電流を切り替える
ことにより、遅延量を制御することを特徴とするもので
ある。

【００１４】スレーブトランジスタ対群の各スレーブト
ランジスタ対が遅延量設定値のバイナリコードの各ビッ
トに対応させることで簡単に遅延量の設定ができる。ま
た、上記目的を達成するための本発明に係る可変遅延回
路は、積分電流制御部と、前記積分電流制御部から供給
される電流を、入力されるクロック信号に応じて積分
し、前記クロック信号を遅延させる積分回路部とを備え
た可変遅延回路において、前記積分回路部は、前記積分
電流制御部から供給される電流によって駆動する駆動ト
ランジスタと、前記駆動トランジスタによって電荷を蓄
積する容量手段と、前記駆動トランジスタのゲート端子
に接続され、前記駆動トランジスタのゲート・ソース間
容量またはゲート・ドレイン間容量とほぼ等しい容量を
持ち、前記駆動トランジスタと前記容量手段の接続点の
電位の変化に応じて前記駆動トランジスタのゲート端子
の電位を逆方向に変化させる第一のゲート電位補正手段
と、を備えたことを特徴とするものである。

【００１５】第一のゲート電位補正手段としては、積分
回路部は、駆動トランジスタとしての第一の導電型の第
一のトランジスタを有する第一の積分部と、第一の導電
型の第一のトランジスタと異なる第二の導電型を持つ第
二のトランジスタを有し第一の積分部と相補的動作をす
る第二の積分部とを備える場合に、第一のトランジスタ
のゲートと第二のトランジスタのソース又はドレイン間
に設けられた、第一のトランジスタのゲート・ソース容
量に応じた容量のコンデンサを用いることができる。

【００１６】したがって、ＬＳＩチップの温度や内部回
路による微少な遅延も相殺することができ、とくに高速
で動作する集積回路において正確な同期をとることがで
きる。尚、上記説明で第二の可変遅延回路の遅延量をゼ
ロ又は１周期遅延させると説明したが、実際の回路では
完全なゼロ遅延は実現できないので、第二の可変遅延回
路がゼロ遅延と１周期遅延とを交互に切り替えるという
ことは、実際は「最小遅延量」と「最小遅延量＋１周
期」との間で遅延量を変化させることを意味する。ま
た、第一の可変遅延回路が１周期分遅延させるというこ
とは、実際は「最小遅延量＋１周期」分遅延させること
を意味する。

【００１７】

【発明の実施の形態】以下に、本発明の一実施形態につ
いて図面を参照して説明する。図１は本発明の一実施形
態である内部クロック発生回路の一例を示す概略ブロッ
ク図、図２乃至図４はその内部クロック発生回路に用い
られる可変電流源及び第二又は第三の可変遅延回路の具
体的回路図である。ここで、図２乃至図４においては、
図２のと図３の、図３のと図４の、図３のと
図４のがそれぞれ接続される。

【００１８】図１に示す内部クロック発生回路は、外部
クロック信号が入力する入力端子２０と、参照電圧が入
力する入力端子２１と、外部クロック信号と参照電圧を
比較し、クロックを再生する差動入力回路１と、差動入
力回路１の出力を遅延する直列に接続された第一の可変
遅延回路４及び第二の可変遅延回路５と、インバータ３
と、外部クロック信号の位相と第二の可変遅延回路５の
出力の位相を比較する位相比較回路２と、位相比較回路
２からの出力信号に基づき可変遅延回路４，５の遅延量
を制御する制御信号を発生する制御回路８と、制御回路
８からの制御信号によって出力電流を変化させる可変電
流源６と、内部クロックを発生する第三の可変遅延回路
７とを備える。可変遅延回路５，７は、可変電流源６に
接続されており、可変電流源６の出力電流によって遅延
量を変化させる。可変電流源６及び可変遅延回路５，７
の詳細は、後に図２乃至図４を用いて説明する。

【００１９】また、本実施形態では、第三の可変遅延回
路７で発生したクロックを、インバータ９，１０を介し
て、内部動作クロック０，１として取り出している。こ
の内部動作クロック０，１は、例えば、メモリ自身が動
作するためのクロックとして使用される。図１におい
て、外部クロック入力端子２０より入力される外部クロ
ックは、差動入力回路１でデジタル回路で扱うことので
きる電圧を得るために増幅される。近年のＬＳＩチップ
では、高い周波数で信号を伝送するために信号の振幅が
小さく抑えられており、差動入力回路１等を用いて内部
で使用するのに十分な振幅まで増幅される。この差動入
力回路１で増幅を行った際にクロックに遅延が発生す
る。尚、図６に示す従来の位相比較回路では、この差動
入力回路で発生した遅延の影響を受けたまま位相比較を
行っていた。

【００２０】差動入力回路１で増幅されて若干の遅延を
含んで出力された信号は、次に遅延回路によって適当な
遅延量を与えられる。本実施形態では、遅延回路として
可変遅延回路４，５，７を備えている。第二の可変遅延
回路５は、制御信号Ｃ１に応じて、第一の可変遅延回路
４から出力された信号の位相を全く遅延させないゼロ遅
延と、１００パーセント即ち１周期分遅延させる１周期
遅延とを切り替えることができる構成になっている。

【００２１】第一の可変遅延回路４は、第二の可変遅延
回路５がゼロ遅延の場合に、位相比較回路２に入力され
るクロックが外部入力クロックに対してちょうど１周期
分の遅れを持つように遅延量の調整をするための遅延回
路である。したがって、第二の可変遅延回路５が１周期
遅延の場合には、位相比較回路２に入力されるクロック
は外部入力クロックに対してちょうど２周期分の遅れを
持つようになる。

【００２２】クロックの同期は、以下の手順に行う。ま
ず、ステップ１：制御信号Ｃ１によって第二の可変遅延
回路５をゼロ遅延に設定する。そして、第一の可変遅延
回路４を制御して、第二の可変遅延回路５から出力され
るクロックの立ち上がりまたは立ち下がりエッジが外部
入力クロックと一致するように遅延量を調整する。具体
的には、位相を少しずつ進めまたは遅らせて位相差が減
る方向に制御していき、これを両方の入力位相が一致す
るまで繰り返す。

【００２３】次に、ステップ２：制御信号Ｃ１によって
第二の可変遅延回路５を調整して位相ずれを１００％に
設定する。そして、可変電流源６の出力電流を制御する
ことによって、その時の第二の可変遅延回路５から出力
されたクロックが、外部入力クロックとちょうど２周期
ずれた状態で位相が一致するように、第二の遅延回路５
の遅延量を調整する。こうして、２周期ずれた状態で第
二の可変遅延回路５から出力されるクロックの立ち上が
りまたは立ち下がりエッジを外部入力クロックと一致さ
せる。以上のステップ１とステップ２を交互に繰り返す
ことで、外部入力クロックと内部クロックを同期させ
る。

【００２４】第三の可変遅延回路７は、第二の可変遅延
回路５と全く同一の構成を持ち、同一の可変電流源６か
らの電流を積分するように構成されており、図１に示す
ように第二の可変遅延回路５と全く同一の制御信号でそ
の遅延量が設定される。したがって、図１の入力端子２
０，２１、差動入力回路１、可変遅延回路４，５、イン
バータ３及び位相比較回路２からなる帰還ループで第二
の可変遅延回路５の位相ずれを修正すると、自動的に第
三の可変遅延回路７の位相ずれも調整される。

【００２５】次に、図２乃至図４を用いて可変電流源６
と可変遅延回路５，７の詳細を説明する。可変電流源６
は、可変遅延回路５，７の遅延量を調整するとともに、
後段の内部回路の電流源としても用いられる。図２にお
いて、ブロックＡはスパン制御部であり、図１の可変電
流源６に相当する。図１に示す可変遅延回路５，７はそ
れぞれ、図３及び図４におけるブロックＢ、ブロックＣ
及びブロックＤで構成される。ブロックＢは積分電流を
制御する部分（積分電流制御回路）で、この積分電流を
変化させることにより遅延時間を変化させている。ブロ
ックＣ，Ｄは積分器で構成された積分回路である。ま
た、ブロックＥは、第一の可変遅延回路４から出力さ
れ、ブロックＣ及びブロックＤに入力するクロックを制
御する回路であり、ＲＳフリップフロップ等を含む公知
の技術を用いている。

【００２６】スパン制御部Ａは、ｎ周期のクロックその
もののスパン（最大遅延量と最小遅延量の幅）を制御す
るものである。スパン制御部Ａは、ＰＭＯＳトランジス
タＰ１〜Ｐ６と、ＮＭＯＳトランジスタＮ１〜Ｎ１６と
を備える。ここで、ＮＭＯＳトランジスタＮ１２〜Ｎ１
６はスイッチング用のトランジスタである。ＰＭＯＳト
ランジスタＰ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６はそれぞれ、
ＰＭＯＳトランジスタＰ１とゲートを共通に接続されて
おり、ＰＭＯＳトランジスタＰ１と第一のカレントミラ
ー回路を構成する。これらの第一のカレントミラー回路
は、ＰＭＯＳトランジスタＰ１からＮＭＯＳトランジス
タＮ１への電流経路を流れる電流ｉＡに対して、先の電
流経路に同一の所定電流ｉＡ１〜ｉＡ５が流れるように
するものである。

【００２７】また、ＮＭＯＳトランジスタＮ２とＮ３、
ＮＭＯＳトランジスタＮ４とＮ５、ＮＭＯＳトランジス
タＮ６とＮ７、ＮＭＯＳトランジスタＮ８とＮ９、及び
ＮＭＯＳトランジスタＮ１０とＮ１１はそれぞれ、第二
のカレントミラー回路を構成する。各第一のカレントミ
ラー回路からの出力電流は、これらの第二のカレントミ
ラー回路を経て重畳された後、出力電流として出力端５
１に出力される。

【００２８】各第一のカレントミラー回路の出力電流
は、各第二のカレントミラー回路に接続されたＮＭＯＳ
トランジスタＮ１２，Ｎ１３，Ｎ１４及びＮ１５のゲー
ト電圧に応じて変化する。制御回路８からＮＭＯＳトラ
ンジスタＮ１２，Ｎ１３，Ｎ１４及びＮ１５のゲートに
対してオン・オフ信号が供給される。このとき、ＮＭＯ
ＳトランジスタＮ１６のゲート電圧はＶｄｄに固定され
ているので、ＮＭＯＳトランジスタＮ１０，Ｎ１１の第
二のカレントミラー回路は、制御回路８からすべての端
子Ｒ０〜Ｒ３に０（ゼロ）が入力されたときの電流値を
決めることになる。この電流値は、スパン制御部Ａで制
御できる最小遅延量に対応する。一方、ＮＭＯＳトラン
ジスタＮ１２，Ｎ１３，Ｎ１４，Ｎ１５のゲートはそれ
ぞれ、端子Ｒ０，Ｒ１，Ｒ２，Ｒ３を介して図１の制御
回路８に接続される。スパン制御部Ａで制御できる最大
遅延量は、端子Ｒ０〜Ｒ３の電圧を制御してＮＭＯＳト
ランジスタＮ１２，Ｎ１３，Ｎ１４及びＮ１５のすべて
をオンしたときの出力電流に対応する。

【００２９】このように、スパン制御部Ａでは、端子Ｒ
０〜Ｒ３に入力されるオン・オフ信号に応じて、４ビッ
トで、即ち１６段階で出力電流ｉＳを切り換えることが
できる。また、この出力電流ｉＳは、端子Ｒ０〜Ｒ３に
入力される信号を切り換えることにより、リニアに変化
させることができる。次にスパン制御部Ａから出力され
た電流ｉＳは、可変遅延回路の積分電流制御回路Ｂへと
入力する。この可変遅延回路は積分器で構成されている
ので、遅延時間は積分電流値の逆数に比例する。つま
り、後段のＮＭＯＳトランジスタＮ５５又はＮ５６で構
成される静電容量をＣ、同じく後段のインバータｉｖ１
又はｉｖ２の論理しきい値をＶとすると、電荷量Ｑは、Ｑ＝ＣＶであり、この静電容量Ｃを充電するための電流Ｉは、Ｉ＝Ｑ／ｔである。したがって、遅延量の設定値と遅延時間を比例
させるには、電流は設定値の逆数で与える必要があり、
それを実現するのが、ＮＭＯＳトランジスタＮ２０と、
ＮＭＯＳトランジスタＮ２１〜Ｎ３２及びＮ３３の各々
とで構成された第五のカレントミラー回路である。

【００３０】積分電流制御部Ｂは、３つのカレントミラ
ー回路、即ち、第三のカレントミラー回路と、第四のカ
レントミラー回路と、第五のカレントミラー回路とで構
成されている。第三のカレントミラー回路は、ＰＭＯＳ
トランジスタＰ２０とＰＭＯＳトランジスタＰ２１とで
構成されたものであり、第五のカレントミラー回路に供
給する電流を調整する。これにより、スパン制御部Ａか
らの出力電流ｉＳに対応する電流ｉＢがＰＭＯＳトラン
ジスタＰ２１からＮＭＯＳトランジスタＮ２０に流れ
る。第四のカレントミラー回路は、ＰＭＯＳトランジス
タＰ２２とＰＭＯＳトランジスタＰ２３とで構成された
ものである。これにより、ＮＭＯＳトランジスタＮ３３
とＰＭＯＳトランジスタＰ２２との間の電流ｉＣに対応
する電流ｉＤがＰＭＯＳトランジスタＰ２３とＮＭＯＳ
トランジスタＮ５２との間に流れる。

【００３１】第五のカレントミラー回路は、ＮＭＯＳト
ランジスタＮ２０（マスタトランジスタ）と、それと対
をなす複数のＮＭＯＳトランジスタＮ２１〜Ｎ３２及び
Ｎ３３とで構成されたものである。ＮＭＯＳトランジス
タＮ２１〜Ｎ３２及びＮ３３は、ゲートがＮＭＯＳトラ
ンジスタＮ２０と接続され、ソース・ドレインが直列に
接続される。また、ＮＭＯＳトランジスタＮ２１〜Ｎ３
２にはそれぞれ、スイッチングトランジスタとしてＮＭ
ＯＳトランジスタＮ４０〜Ｎ５１（選択トランジスタ）
が接続されている。ＮＭＯＳトランジスタＮ４０〜Ｎ５
１はそれぞれ、ＮＭＯＳトランジスタＮ２１〜Ｎ３２の
ソース・ドレイン間を相補的に短絡している。このスイ
ッチングトランジスタを選択的に動作させ、出力電流ｉ
Ｃを決定する。

【００３２】偶数番の符号が付されたＮＭＯＳトランジ
スタＮ２２，Ｎ２４，Ｎ２６，Ｎ２８，Ｎ３０，Ｎ３２
（第二のスレーブトランジスタ）はそれぞれ、異なるゲ
ート長Ｌを持ったトランジスタで構成される。本実施形
態では、このゲート長Ｌは、Ｎ２２の方が最も小さい値
を持ち、Ｎ２４，Ｎ２６，・・・の順で順次大きい値にな
るように設定されている。奇数番の符号が付されたＮＭ
ＯＳトランジスタＮ２１，Ｎ２３，Ｎ２５，Ｎ２７，Ｎ
２９，Ｎ３１（第一のスレーブトランジスタ）はすべて
同じ最小ゲート長Ｌ₀を持った基準用のトランジスタで
ある。また、ＮＭＯＳトランジスタＮ３３は、第五のカ
レントミラー回路の基本の動作を定めるものであり、所
定のゲート長Ｌ₁を持つ。

【００３３】尚、各ＮＭＯＳトランジスタＮ２１〜Ｎ３
２及びＮ３３のゲート幅Ｗはすべて同じとしている。ま
た、偶数番の符号が付されたＮＭＯＳトランジスタＮ２
２，Ｎ２４，Ｎ２６，Ｎ２８，Ｎ３０，Ｎ３２のゲート
長Ｌは、Ｎ２２，Ｎ２４，・・・の順で順次小さい値にな
るように設定してもよい。ＮＭＯＳトランジスタＮ４０
〜Ｎ５１はスイッチ動作を行うもので、上記ゲート長Ｌ
調整用のトランジスタＮ２２，Ｎ２４，Ｎ２６，Ｎ２
８，Ｎ３０，Ｎ３２と、基準用トランジスタＮ２１，Ｎ
２３，Ｎ２５，Ｎ２７，Ｎ２９，Ｎ３１の切り替えを行
う。Ｃ０〜Ｃ５はそれぞれ、遅延量を制御するための信
号を入力する端子であり、Ｃ０とＣ０ｂは、一方がＶｄ
ｄならば他方はＶｓｓとなる信号が入力される。例え
ば、Ｃ０にオフ信号が入力すると（このとき、Ｃ０ｂに
はオン信号が入力する）、電流は、スイッチングトラン
ジスタＮ４１と基準用トランジスタ２１を流れることに
なる。一方、Ｃ０にオン信号が入力すると（このとき、
Ｃ０ｂにはオフ信号が入力する）、電流は、調整用トラ
ンジスタ２２とスイッチングトランジスタＮ４０を流れ
ることになる。このとき、電流が通った調整用又は基準
用のトランジスタだけが、実質的に第五のカレントミラ
ー回路を構成することになる。Ｃ１〜Ｃ５、Ｃ１ｂ〜Ｃ
５ｂも同様に動作する。したがって、ＮＭＯＳトランジ
スタＮ２１とＮ２２、Ｎ２３とＮ２４、Ｎ２５とＮ２
６、Ｎ２７とＮ２８、Ｎ２９とＮ３０、Ｎ３１とＮ３２
はそれぞれ、ペアを組んでおり、常にペアのいずれか一
方が選択されて、動作することになる。

【００３４】この第五のカレントミラー回路の出力電流
は、端子Ｃ０〜Ｃ５すべてにオン電圧、端子Ｃ０ｂ〜Ｃ
５ｂすべてにオフ電圧を供給した時の合計ゲート長６×
Ｌ₀＋Ｌ₁に対する電流を最小電流とし、端子Ｃ０〜Ｃ
５すべてにオフ電圧、端子Ｃ０ｂ〜Ｃ５ｂすべてにオン
電圧を供給した時の合計ゲート長に対する電流を最大電
流とする。最小電流と最大電流との間の電流値は、ＮＭ
ＯＳトランジスタＮ４０〜Ｎ５１のオン・オフパターン
を選択することによって適当に調整することができる。
尚、スイッチングトランジスタＮ４０〜Ｎ５１がオンに
なっても、第五のカレントミラー回路のゲート長には寄
与しない。

【００３５】この積分電流制御回路Ｂでは、すべてのミ
ラーＮＭＯＳトランジスタＮ２１〜Ｎ３２及びＮ３３の
ゲートはミラー電位なので、出力電流ｉＣはゲート長Ｌ
の逆数に比例する。すなわち、端子Ｃ０〜Ｃ５、Ｃ０ｂ
〜Ｃ５ｂに所定の信号を入力して、ゲート長Ｌを切り替
えることによって、出力電流ｉＣは１／Ｌに比例して変
化し、したがって、ゲート長Ｌを設定値とすると、この
設定値は、遅延時間に比例するようになる。この設定値
ゲート長Ｌは２のｎ乗で制御しても構わない。例えば、
本実施形態では、２の６乗、即ち６ビットでゲート長Ｌ
を設定することができる。Ｃ０〜Ｃ５をオールゼロ（０
０００００）とした場合が最小ゲート長となり、また、
Ｃ０が“１”でＣ１〜Ｃ５がゼロ（１０００００）の場
合は、最小ゲート長よりも、ＮＭＯＳトランジスタＮ２
２のゲート長と基準用トランジスタＮ２１のゲート長と
の差だけゲート長が長くなる。これにより、電流ｉＣが
減少し、次段の積分回路Ｃ，Ｄでの積分時間が延び、遅
延量が増大する。また、（０１００００）の場合は、最
小ゲート長よりも、ＮＭＯＳトランジスタＮ２４のゲー
ト長と基準用トランジスタＮ２３のゲート長との差だけ
ゲート長が長くなり、（１１００００）の場合は、最小
ゲート長よりも、ＮＭＯＳトランジスタＮ２２とＮＭＯ
ＳトランジスタＮ２４の合計ゲート長と基準用トランジ
スタＮ２１，Ｎ２３の合計ゲート長との差だけゲート長
が長くなる。このように２のｎ乗、即ちバイナリで遅延
量を設定できることはディジタル制御を行う上で特に有
利である。

【００３６】この電流制御回路Ｂでは、合計ゲート長は
２つ以上のトランジスタのゲート長の差を単位として制
御できるので細かい設定が可能である。実際、非常に細
かい遅延量を設定でき、約３０ｐｓ程度の制御が可能で
ある。また、この電流制御回路Ｂでは、従来より提案さ
れているゲート切り替えによる電流制御回路よりも、回
路配置の自由度が向上するというメリットがある。

【００３７】次に、上記電流制御回路Ｂで得られた電流
ｉＣに対して反転した電流ｉＤを、ＰＭＯＳトランジス
タＰ２２，Ｐ２３によって生成する。ブロックＣは充電
用の積分回路であり、ブロックＤは放電用の積分回路で
ある。かかるブロックＣとブロックＤは、対称的に形成
されている。ブロックＣにおいて、ＰＭＯＳトランジス
タＰ６０は、積分電流制御回路ＢのＰＭＯＳトランジス
タＰ２２と第六のカレントミラー回路を構成しており、
ブロックＤにおいては、ＮＭＯＳトランジスタＮ６０
が、積分電流制御回路ＢのＮＭＯＳトランジスタＮ５２
と第七のカレントミラー回路を構成している。これら第
六と第七のカレントミラー回路は、ブロックＣとＤに等
しい電流が流れるようにして、二つのブロックＣとＤの
動作が対称になるようにするものである。

【００３８】ブロックＣは、積分電流制御回路Ｂから供
給される電流によって駆動するＰＭＯＳトランジスタＰ
６０（駆動トランジスタ）と、容量手段としてのＮＭＯ
ＳトランジスタＮ５５と、積分開始を定めるＰＭＯＳト
ランジスタＰ６３（スイッチングトランジスタ）と、リ
セット用のＮＭＯＳトランジスタＮ６４と、第一のゲー
ト電位補正手段としてのＰＭＯＳトランジスタＰ６１
と、第二のゲート電位補正手段としてのＰＭＯＳトラン
ジスタＰ６２とを有する。同様に、ブロックＤは、積分
電流制御回路Ｂから供給される電流によって駆動するＮ
ＭＯＳトランジスタＮ６０（駆動トランジスタ）と、容
量手段としてのＮＭＯＳトランジスタＮ５６と、積分開
始を定めるＮＭＯＳトランジスタＮ６３（スイッチング
トランジスタ）と、リセット用のＰＭＯＳトランジスタ
Ｐ６４と、第一のゲート電位補正手段としてのＮＭＯＳ
トランジスタＮ６１と、第二のゲート電位補正手段とし
てのＮＭＯＳトランジスタＮ６２とを有する。

【００３９】ブロックＣでは、ＰＭＯＳトランジスタＰ
６０がＮＭＯＳトランジスタＮ５５のゲートをＶｓｓか
らＶｄｄに向かって充電する。一方、ブロックＤでは、
ＮＭＯＳトランジスタＮ６０がＮＭＯＳトランジスタＮ
５６のゲートをＶｄｄからＶｓｓに向かって放電する。
この２つの充放電波形は、第六及び第七のカレントミラ
ー回路により同じ電流で制御されているので、０．５Ｖ
ｄｄに対して対称である。すなわち、充電量と放電量と
は等しい。

【００４０】充放電電流ｉＥ，ｉＦは、ＰＭＯＳトラン
ジスタＰ６０及びＮＭＯＳトランジスタＮ６０のゲート
電圧が完全に一定であっても、ｎｏｄｅ−Ｐ、ｎｏｄｅ
−Ｎの電圧の影響を受けて完全には一定にならない。し
かし、充放電の完了を監視しているインバータの論理し
きい値（１／２Ｖｄｄ）程度までなら比較的この影響を
抑えることが可能となる。

【００４１】それよりも最も大きな影響を与えるのは、
ＰＭＯＳトランジスタＰ６０及びＮＭＯＳトランジスタ
Ｎ６０のゲート・ソースまたはゲート・ドレイン間に発
生する静電容量（寄生容量）の効果で、ＰＭＯＳトラン
ジスタＰ６０及びＮＭＯＳトランジスタＮ６０のゲート
電圧が変動してしまい、それにより充放電電流ｉＥ，ｉ
Ｆが変化し、充放電波形が非直線となることである。こ
れは、ｎｏｄｅ−ＰにつられてＰＭＯＳトランジスタＰ
６０のゲート電圧が上がり、逆にｎｏｄｅ−Ｎにつられ
てＮＭＯＳトランジスタＮ６０のゲート電圧が下がり、
結局両側とも電流が減ってしまうために起こる。

【００４２】このような場合、通常は、充電キャパシタ
を反転増幅器のフィードバックループにいれて、充電端
子を仮想接地点にして影響防止しているが、周波数が高
くなると実現が難しく、たとえ実現しても回路が複雑に
なる。しかも、高速動作に対応できないという問題もあ
る。しかし、本実施形態のように対称型の充放電波形を
生成してバランスをとることにより、容易な回路で、し
かも高速動作が可能となる。この積分回路Ｃでは、ＰＭ
ＯＳトランジスタＰ６１を、ＰＭＯＳトランジスタＰ６
０とＮＭＯＳトランジスタＮ５５の接続点の電位の変化
に応じて、ＰＭＯＳトランジスタＰ６０のゲート電圧を
逆方向に変化させる第一のゲート電位補正手段として用
いている。すなわち、ＰＭＯＳトランジスタＰ６１はＰ
ＭＯＳトランジスタＰ６０と等しい容量を持つバランサ
ーとして働き、このキャパシタを通して逆向きの電圧波
形を作ってバランスをとる。ＰＭＯＳトランジスタＰ６
１はソース・ドレイン間が短絡され、容量素子として動
作する。ＰＭＯＳトランジスタＰ６１のゲートは、ＰＭ
ＯＳトランジスタＰ６０のゲートに接続され、ＰＭＯＳ
トランジスタＰ６１のソース・ドレインは、積分回路Ｄ
のＮＭＯＳトランジスタＮ６３のソース又はドレインに
接続される。また、ＰＭＯＳトランジスタＰ６１のゲー
ト・ソース（若しくはドレイン）間容量がＰＭＯＳトラ
ンジスタＰ６０のゲート・ソース（若しくはドレイン）
間容量とほぼ等しくなるようにＰＭＯＳトランジスタＰ
６１のゲート長等が設定されている。同様に、積分回路
Ｄにおいても、ＮＭＯＳトランジスタＮ６１を、ＮＭＯ
ＳトランジスタＮ６０のゲート電圧を逆方向に変化させ
る第一のゲート電位補正手段として用いており、このＮ
ＭＯＳトランジスタＮ６１は、ＮＭＯＳトランジスタＮ
６０のバランサーとして働く。

【００４３】また、この寄生容量の問題は、スイッチン
グトランジスタとしてのＰＭＯＳトランジスタＰ６３と
ＮＭＯＳトランジスタＮ６３に対しても生じる。このた
め、本実施形態では、第二のゲート電圧補正手段として
のＮＭＯＳトランジスタＮ６２とＰＭＯＳトランジスタ
Ｐ６２とを設けている。ＮＭＯＳトランジスタＮ６２は
ソース・ドレイン間が短絡され、容量素子として動作す
る。このＮＭＯＳトランジスタＮ６２のゲートは、ＮＭ
ＯＳトラジスタＮ６０のゲートに接続され、ＮＭＯＳト
ランジスタＮ６２のソース・ドレインは、ＰＭＯＳトラ
ンジスタＰ６３のゲートに接続される。そして、ＮＭＯ
ＳトランジスタＮ６２のゲート・ソース（若しくはドレ
イン）間容量はＰＭＯＳトランジスタＰ６３のゲート・
ソース（若しくはドレイン）間容量とほぼ等しく設定さ
れる。ＮＭＯＳトランジスタＮ６２は、ＰＭＯＳトラン
ジスタＰ６３とＮＭＯＳトランジスタＮ５５の接続点の
電位の変化に応じて、ＰＭＯＳトランジスタＰ６３のゲ
ート電圧を逆方向に変化させる。また、ＰＭＯＳトラン
ジスタＰ６２も同様に構成される。このように、ＰＭＯ
ＳトランジスタＰ６２とＮＭＯＳトランジスタＮ６２は
それぞれ、ＮＭＯＳトランジスタＮ６３とＰＭＯＳトラ
ンジスタＰ６３の影響を相殺するためのバランサーとし
て働く。

【００４４】次に、積分回路Ｃ，Ｄにおける一連の動作
のタイミングを説明する。まず、初期状態として、充放
電電流はブロックＡ、ブロックＢによってあらかじめ決
定されている。一方、ブロックＣの積分ノードｎｏｄｅ
−Ｐは、リセット用のＮＭＯＳトランジスタＮ６４によ
って、Ｖｓｓにリセットされている。そして、ブロック
Ｄの積分ノードｎｏｄｅ−Ｎは、リセット用のＰＭＯＳ
トランジスタＰ６４によって、Ｖｄｄにリセットされて
いる。いま、外部クロックが差動入力回路１を経て積分
回路Ｃ，Ｄに入力する信号ｔｄｉｎがＬｏｗになると、
ブロックＥ内のＲＳフリップフロップがセットされてｔ
ｄ０もＬｏｗとなる。このとき、各リセット用のトラン
ジスタＮ６４，Ｐ６４がオフとなり、充電用のトランジ
スタＮ５５と直列に接続されている駆動トランジスタＰ
６０と、放電用のトランジスタＮ５６と直列に入ってい
るトランジスタＮ６０とがオンとなり、充放電が開始さ
れる。各々の電圧が、インバータｉｖ１，ｉｖ２のしき
い値を越えるとインバータの出力が反転し、同時にＲＳ
フリップフロップがリセットされて初期状態となる。

【００４５】図５に図２乃至図４の回路のシミュレーシ
ョン結果を示す。図５（ａ）はｉＣが流れるノードの電
圧、即ちＰＭＯＳトランジスタＰ６０のゲート電圧の変
化を示すグラフ、図５（ｂ）はｎｏｄｅ−Ｐの充電波形
を示すグラフ、図５（ｃ）はｉＤが流れるノードの電
圧、即ちＮＭＯＳトランジスタＮ６０のゲート電圧の変
化を示すグラフ、図５（ｄ）はｎｏｄｅ−Ｎの放電波形
を示すグラフである。ここでは、積分電流制御回路Ｂで
設定値をいくつかの段階に変えて、シミュレーションを
行った。各図において、横軸は時間（ｎｓ）で、縦軸は
電圧（Ｖ）である。図５（ａ）及び（ｂ）から分かるよ
うに、ＰＭＯＳトランジスタＰ６０のゲート電圧はほぼ
一定に安定しており、充電波形がほとんど直線的に変化
している。また、図５（ｃ）及び（ｄ）から、ＮＭＯＳ
トランジスタＮ６０のゲート電圧はほぼ一定に安定し、
放電波形もほとんど直線的に変化することが分かる。

【００４６】本実施形態では、スパン制御部Ａは、１６
段階のディジタルのステップでスパンを変えることによ
り、出力電流を制御する。一方、積分電流制御回路Ｂ
は、６４段階のディジタルのステップで遅延量の設定値
を変えることにより、電流を制御する。すなわち、スパ
ンと遅延量の設定値という二つの入力系統をもって、積
分電流ｉＣ，ｉＤ、従って遅延量を発生させる点に、本
発明の一つの特徴がある。

【００４７】次に、本実施形態の内部クロック発生回路
において、クロックの同期のとり方について説明する。
まず、図１に示すように、制御回路８は第二の可変遅延
回路５に制御信号Ｃ１を送り、第二の可変遅延回路５を
ゼロ遅延に設定する。このとき、位相比較回路２には、
外部クロックと、第一の可変遅延回路４による１周期遅
延を受けたクロックとが入力する。制御回路８は、位相
比較回路２からの信号に基づいて、１周期遅延を受けた
クロックの位相が外部クロックの位相に対して進んでい
るか遅れているかを判断し、第一の可変遅延回路４に所
定の信号を送る。すると、第一の可変遅延回路４は、最
小ステップずつ遅延量を増やしたり、又は減らしてい
く。こうして、制御回路８は、外部クロックと第一の可
変遅延回路４による１周期遅延を受けたクロックとの位
相を一致させる。

【００４８】次に、制御回路８は第二の可変遅延回路５
に制御信号Ｃ１を送り、第二の可変遅延回路５を１周期
遅延に設定する。このとき、位相比較回路２には、外部
クロックと、第一の可変遅延回路４及び第二の可変遅延
回路５によって２周期遅延を受けたクロックとが入力す
る。制御回路８は、位相比較回路２からの信号に基づい
て、２周期遅延を受けたクロックの位相が外部クロック
の位相に対して進んでいるか遅れているかを判断し、可
変電流源６に所定の信号を送る。すると、可変電流源６
は、その信号に基づいてスパンを調整する。こうして、
制御回路８は、外部クロックと第一の可変遅延回路４及
び第二の可変遅延回路５による２周期遅延を受けたクロ
ックとの位相を合わせる。

【００４９】ところで、スパン制御部（可変電流源）が
スパンを変えると、遅延量も変化してしまう。このた
め、最初に、第二の可変遅延回路４をゼロ遅延に設定し
たときに合わせたクロックの位相がずれてしまう。これ
は、スパン制御部を構成する回路の宿命ともいえるもの
である。そこで、本実施形態では、第二の可変遅延回路
５をゼロ遅延に設定したときに第一の可変遅延回路４を
制御してクロックの位相を合わせ込む動作と、第二の可
変遅延回路５を１周期遅延に設定したときに可変電流源
６を制御してクロックの位相を合わせ込む動作とを、交
互に繰り返して行うことにより、最終的に、第二の可変
遅延回路５をゼロ遅延、１周期遅延の各々に設定したと
きのクロックの位相のずれがゼロとなるように、第一の
可変遅延回路４の遅延量と可変電流源６の電流値とを設
定する。こうして、外部入力クロックと内部クロックと
を正確に同期させる。

【００５０】尚、本発明は上記の実施形態に限定される
ものではなく、その要旨の範囲内において種々の変形が
可能である。

【００５１】

【発明の効果】以上説明したように本発明の内部クロッ
ク発生回路及び可変遅延回路では、可変電流源で選択的
にトランジスタを駆動するだけでなく、外部クロックと
の直接的な位相差を用いて遅延量を変化させているの
で、ＬＳＩチップの温度や内部回路による微少な遅延も
相殺することができ、特に高速で動作する集積回路にお
いて正確な同期をとることができる。

【００５２】また、クロックの遅延を制御するだけでな
く、スパンそのものを自動的に調整することにより、内
部の入力回路などで不規則に発生する遅延に対しても制
御を行うことができるので、周波数の高い集積回路に好
適である。

【図面の簡単な説明】

【図１】本発明の一実施形態である内部クロック発生回
路の概略ブロック図である。

【図２】その内部クロック発生回路に用いられる可変電
流源の具体的回路図である。

【図３】その内部クロック発生回路に用いられる第二又
は第三の可変遅延回路の具体的回路図である。

【図４】その内部クロック発生回路に用いられる第二又
は第三の可変遅延回路の具体的回路図である。

【図５】図２乃至図４の回路のシミュレーション結果を
示す図である。

【図６】従来の遅延回路の概略図である。

【符号の説明】

１差動入力回路２位相比較回路３インバータ４第一の可変遅延回路５第二の可変遅延回路６可変電流源７第三の可変遅延回路８制御回路Ａスパン制御部Ｂ積分電流制御部Ｃ，Ｄ積分回路

Claims

【特許請求の範囲】

【請求項１】クロック信号が入力される差動入力回路
と、前記クロック信号を１周期分遅延させる第一の可変遅延
回路と、前記第一の可変遅延回路の出力を制御信号に応じてゼロ
または１周期分遅延させる積分型の第二の可変遅延回路
と、前記クロック信号と前記第二の可変遅延回路の出力を比
較する位相比較手段と、前記第二の可変遅延回路に積分電流を供給する可変電流
源と、前記位相比較手段の出力を基に前記第二の可変遅延回路
を制御して前記第二の可変遅延回路をゼロ遅延と１周期
遅延とに交互に切り替えた時に、常に前記クロック信号
と前記第二の可変遅延回路の出力の位相が一致するよう
に前記可変電流源の出力電流を制御する制御手段と、前記第一の可変遅延回路の出力が入力され、前記可変電
流源からの積分電流を前記第一の可変遅延回路の出力ク
ロックを基に積分して内部クロックを発生する積分型の
第三の可変遅延回路と、を備えたことを特徴とする内部クロック発生回路。
【請求項２】請求項１において、前記制御手段は前記
第二の可変遅延回路をゼロ遅延とした時に前記位相比較
手段の位相差がゼロとなるように前記第一の可変遅延回
路を制御するとともに、前記第二の可変遅延回路を１周
期遅延とした時に前記位相比較手段の位相差がゼロとな
るように前記可変電流源を制御することを特徴とする内
部クロック発生回路。
【請求項３】外部から入力されるクロック信号を基に
可変電流源から供給される電流を積分して前記クロック
信号を遅延させる可変遅延回路において、マスタトランジスタと、ゲートが前記マスタトランジスタと接続され、ソース・
ドレインが直列に接続された第一のスレーブトランジス
タ及び第二のスレーブトランジスタと、前記第一のスレ
ーブトランジスタのソース・ドレイン間を相補的に短絡
する第一の選択トランジスタと、前記第二のスレーブト
ランジスタのソース・ドレイン間を相補的に短絡する第
二の選択トランジスタとからなるスレーブトランジスタ
対が複数個直列に接続されたスレーブトランジスタ対群
と、を備え、前記第一の選択トランジスタ及び前記第二の選
択トランジスタの各対の動作パターンを変化させて出力
電流を切り替えることにより、遅延量を制御することを
特徴とする可変遅延回路。
【請求項４】請求項３において、前記スレーブトラン
ジスタ対の前記第一のスレーブトランジスタは共通のゲ
ート長を持ち、前記第二のスレーブトランジスタは前記
各スレーブトランジスタ対毎に異なるゲート長を持つこ
とを特徴とする可変遅延回路。
【請求項５】請求項４において、前記スレーブトラン
ジスタ対の前記第二のスレーブトランジスタは直列接続
された順に順次ゲート長が増加または減少するように設
定されていることを特徴とする可変遅延回路。
【請求項６】請求項３乃至５において、前記スレーブ
トランジスタ対群の前記各スレーブトランジスタ対が遅
延量設定値のバイナリコードの各ビットに対応している
ことを特徴とする可変遅延回路。
【請求項７】積分電流制御部と、前記積分電流制御部
から供給される電流を、入力されるクロック信号に応じ
て積分し、前記クロック信号を遅延させる積分回路部と
を備えた可変遅延回路において、前記積分回路部は、前記積分電流制御部から供給される電流によって駆動す
る駆動トランジスタと、前記駆動トランジスタによって電荷を蓄積する容量手段
と、前記駆動トランジスタのゲート端子に接続され、前記駆
動トランジスタのゲート・ソース間容量またはゲート・
ドレイン間容量とほぼ等しい容量を持ち、前記駆動トラ
ンジスタと前記容量手段の接続点の電位の変化に応じて
前記駆動トランジスタのゲート端子の電位を逆方向に変
化させる第一のゲート電位補正手段と、を備えたことを特徴とする可変遅延回路。
【請求項８】請求項７において、前記積分回路部は、
前記駆動トランジスタとしての第一の導電型の第一のト
ランジスタを有する第一の積分部と、前記第一の導電型
の第一のトランジスタと異なる第二の導電型を持つ第二
のトランジスタを有し前記第一の積分部と相補的動作を
する第二の積分部とを備え、前記第一のトランジスタの
ゲートと前記第二のトランジスタのソース又はドレイン
間に、前記第一のトランジスタのゲート・ソース容量に
応じた容量のコンデンサが前記第一のゲート電位補正手
段として接続されていることを特徴とする可変遅延回
路。
【請求項９】請求項８において、前記積分回路部の前
記第一の積分部及び前記第二の積分部はそれぞれ、前記駆動トランジスタと前記容量手段との間に積分クロ
ック信号をゲート入力とするスイッチングトランジスタ
と、前記スイッチングトランジスタのゲート端子に接続さ
れ、前記スイッチングトランジスタのゲート・ソース間
容量またはゲート・ドレイン間容量とほぼ等しい容量を
持ち、前記スイッチングトランジスタと前記容量手段の
接続点の電位の変化に応じて前記駆動トランジスタのゲ
ート端子の電位を逆方向に変化させる第二のゲート電位
補正手段と、を備えたことを特徴とする可変遅延回路。
【請求項１０】請求項９において、前記第一の積分部
は、前記スイッチングトランジスタとしての第一の導電
型の第三のトランジスタを有し、前記第二の積分部は、
前記第一の導電型を持つ第三のトランジスタと異なる第
二の導電型を持つ第四のトランジスタを有し、且つ、前
記第三のトランジスタのゲートと前記第四のトランジス
タのゲート間に、前記第三のトランジスタのゲート・ソ
ース容量に応じた容量のコンデンサが前記第二のゲート
電圧補正手段として接続されていることを特徴とする可
変遅延回路。