KR100403694B1 - 보상된지연로크된루프타이밍버니어 - Google Patents

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KR100403694B1
KR100403694B1 KR10-1998-0702710A KR19980702710A KR100403694B1 KR 100403694 B1 KR100403694 B1 KR 100403694B1 KR 19980702710 A KR19980702710 A KR 19980702710A KR 100403694 B1 KR100403694 B1 KR 100403694B1
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제프리 디. 커린
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Abstract

타이밍 버니어는 유사한 주파수 및 위상이 균일하게 분포된 타이밍 신호의 세트를 연속된 지연단에 입력기준클록신호를 통과시켜 발생하며, 상기 각 단은 유사한 신호지연을 제공한다. 상기 각 타이밍 신호는 각 지연단의 출력에서 발생된다. 상기 기준클록신호 및 최후 지연단의 타이밍 신호출력은 분리된 조정 가능한 제 1 및 제 2지연회로를 통하여 위상 동기 제어기의 입력으로 인가된다. 상기 위상 동기 제어기는 모든 단의 지연을 제어하여 최후단의 타이밍 신호출력이 상기 기준클록에 위상 동기 되도록 한다. 본 발명에 따라, 상기 제 1 및 제 2지연회로에서의 지연은 제어기의 위상동기에러를 보상하기 위하여 조정될 수 있다.

Description

보상된 지연 로크된 루프 타이밍 버니어
집적 회로 테스터는 테스트 신호를 집적 회로에 전송하고, 정밀하게 제어되는 시간에 집적 회로에 의하여 발생된 출력신호를 샘플링한다. 테스터는 보통 신호 발생 및 모든 시스템 모듈에 분포된 범 클록신호(global clock signal)를 기준으로한 샘플링의 시간을 측정한다. 타이밍 제어에 고분해능(high resolution)이 요구되는 경우에, 테스터는 고주파 기준클록신호를 모든 모듈에 전송할 수 있어야 한다. 그러나 고주파 신호의 전송과 관련된 어려움을 회피하기 위하여, 비교적 저주파수 기준클록신호를 각 모듈내 타이밍 버니어로 보낸다. 타이밍 버니어는 타이밍 신호의 일 세트를 생산하며, 상기 타이밍 신호는 상기 기준클록신호로부터 위상이 균일하게 쉬프트되어 상기 기준 클록의 주기를 여러 개의 타임 슬롯으로 분할한다.
짐 채프만의 "고성능 CMOS기반 VLSI 테스터: 시간 제어 및 보상"이란 제목의 논문은 타이밍 버니어의 다른 설계에 대하여 논의하고 있다.
타이밍 버니어 설계의 일례로, 도10에 도시된 바와 같이, 링발진기(ring oscillator,100)는 루프를 형성하기 위하여 직렬로 접속된 인버터의 세트로 형성된다. 타이밍 신호 T1-TN은 루프내 각 인버터의 출력에서 발생되며 위상이 고르게 쉬프트 되어 있다. 위상 동기 제어기(phase lock controller, 101)는 발진기(100)의 주파수를 제어하여 기준 클록(CLOCK)의 주파수와 정합(match)하도록 출력신호 VPLL을 발생한다. 제어기(101)는 발진기(100) 출력탭의 하나와 기준 클록신호를 비교하기 위하여 위상검출기(102)를 포함한다. 검출기(102)는 탭이 기준 클록신호보다 늦는 경우 출력신호 PU를 선언하고, 탭이 기준클록신호보다 앞선 경우 출력신호 PD를 선언한다. 전하 펌프(103)는 PU가 선언된 경우 용량기(104)를 충전하고, PD가 선언된 경우 용량기를 방전한다. 단위이득증폭기(unity gain amplifier,105)는 용량기(104) 양단에 걸린 전압을 증폭하여 VPLL 제어전압을 발생한다. 위상지터(phase jitter; 발진기 주파수의 변화)를 최소화하기 위하여 용량기(104)는 비교적 커야하며, 타이밍 버니어의 나머지 부분과 함께 집적 회로(IC)내에 구현되기에 너무 클 수도 있다.
채프만의 논문은 도11에 도시된 바와 같이 기준클록신호가 인버터 체인(110)을 통과하는 또 다른 타이밍 버니어 설계에 대하여 논하고 있다. 여기에서도 또한, 타이밍 신호 T1-TN은 인버터 출력에서 발생된다. 위상 동기 제어기(111, 도10의 제어기(101)에 유사함)는 최후의 인버터의 체인 출력신호 TN을 기준클록(CLOCK)에 위상 동기시키기 위하여 인버터(110)의 스위칭 속도를 제어하는 출력신호 VDLL을 발생한다. 기준클록신호는 기준클록의 일 싸이클내에 인버터 체인(110)을 통과하여야 하기 때문에, 타이밍 신호는 위상이 균일하게 분포된다. 이 회로는 도10의 회로보다 위상지터가 적으며, 집적회로내에 구현될 수 있는 적은 필터 용량으로 유사한 결과를 발생할 수 있다. 그러나 도11 회로의 비정밀성의 주된 원인은 제어기(111)가 정밀하게 인버터 체인 출력을 기준클록에 위상 동기 시킬수 없는데 있다. 어떠한 위상동기오차라도 타이밍 신호의 균일하지 못한 위상 분포의 원인이다.
본 발명은 일반적으로 타이밍 신호 발생기에 관한 것이며, 특히 기준클록신호에 대하여 위상이 균일하게 분포된 타이밍 신호의 세트(set)를 발생하는 타이밍 버니어에 관한 것이다.
도 1은 본 발명에 따른 타이밍 버니어를 블록 다이어그램의 형태로 도시하며;
도 2는 도1의 위상 동기 제어기를 보다 상세한 블록 다이어그램의 형태로 도시하며;
도 3은 도 1의 일반적인 지연단을 개략적인 다이어그램의 형태로 도시하며;
도 4는 도 1의 지연제어기를 보다 상세한 블록 다이어그램의 형태로 도시하며;
도 5는 본 발명에 따른 타이밍 버니어의 다른 실시예를 블록 다이어그램의 형태로 도시하며;
도 6은 도 5의 일반적인 지연단을 개략적인 다이어그램의 형태로 도시하며;
도 7은 도 5의 위상 동기 제어기를 블록 및 개략적인 다이어그램의 조합 형태로 도시하며;
도 8은 도 7의 적분 증폭기를 개략적인 다이어그램의 형태로 도시하며;
도 9는 도 7의 PBIAS 발생기 회로를 개략적인 다이어그램 형태로 도시하며;
도 10 및 도 11은 종래의 타이밍 버니어를 도시하며; 그리고
도 12 및 도 13은 본 발명에 따른 타이밍 버니어의 다른 실시예를 도시한다.
타이밍 버니어는 유사한 주파수 및 위상이 균일하게 분포된 타이밍 신호의 세트를 연속된 지연단(delay stage)에 입력기준클록신호를 통과시켜 발생하며, 상기 각 단은 유사한 신호지연을 제공한다. 상기 각 타이밍 신호는 각 지연단의 출력에서 발생된다. 상기 기준클록신호 및 최후 지연단의 타이밍 신호출력은 분리된 조정 가능한 제 1 및 제 2 지연회로를 통하여 위상 동기 제어기의 입력으로 인가된다. 상기 위상 동기 제어기는 모든 단의 지연을 제어하여 최후단의 타이밍 신호출력이 상기 기준클록에 위상 동기 되도록 한다. 본 발명에 따라, 상기 제 1 및 제 2 지연회로에서의 지연은 제어기의 위상동기에러를 보상하기 위하여 조정될 수 있다.
본 발명의 목적은 위상이 균일하게 분포되고, 기준클록신호의 주기를 몇 개의 구간으로 균일하게 분할하는 타이밍 신호세트를 발생하는 타이밍 버니어를 제공하는데 있다.
본 명세서의 결론 부분은 본 발명의 요지에 대하여 특히 강조하고 명확히 권리화를 요구한다. 그러나 관련분야의 통상의 지식을 가지는 자는, 유사한 참조기호는 유사한 요소를 참조하는 명세서에 수반된 도면과 함께, 명세서의 나머지 부분을 읽어서, 본 발명의 더 나은 이점 및 목적과 함께 본 발명의 구조 및 동작방법에 대하여 잘 이해할 것이다.
도 1은 본 발명에 따른 타이밍 버니어(10)를 도시한다. 타이밍 버니어(10)는 단종(single-ended)된 기준클록신호 CLK와 동일한 주파수를 갖지만 위상이 균일하게 분포된 N개 단종된 타이밍 신호 T1-TN의 세트를 발생한다. 특히 타이밍 신호 T1-TN의 선단(leading edge)은 균등하게 상기 기준클록신호의 주기를 N구간으로 분할한다.
상기 기준클록신호 CLK는 직렬접속된 N개의 유사한 지연단 S1-SN의 세트로 구성된 지연체인(12)의 입력으로 인가된다. S1단은 입력으로 상기 기준클록신호 CLK를 수신하여 출력으로 상기 기준클록신호를 지연시켜 타이밍 신호 T1을 발생한다. 각 다음단 S2-SN은 선행 지연단의 타이밍 신호출력 T1-T(N-1)를 지연시켜 상응하는 출력 타이밍 신호 T2-TN을 발생한다. 각 지연단 S1-SN은 유사한 시간량 만큼 각 입력신호를 지연시킨다. 위상 동기 제어기(14)는 모든 단에 인가되는 제어신호 C1로 상기 지연시간을 제어한다.각 단 S1-SN은 예를 들어 인버터의 전원공급처럼 동작하는 C1의 진폭에 의하여 제어되는 스위칭 속도를 가지는 인버터 또는 다른 논리요소일 수 있다.
위상 동기 제어기(14)는 조정 가능한 지연회로(16)에 의하여 발생된 상기 기준클록신호 CLK의 지연된 신호 CLK_D를 수신한다. 제어기(14)는 또한 다른 조정 가능한 지연회로(18)를 통한 SN단의 상기 TN 타이밍 신호출력의 지연된 신호인 TN_D도 수신한다. 위상 동기 제어기(14)는 상기 C1신호를 조정하여 타이밍 신호 TN_D가 실질적으로 상기 기준클록신호 CLK_D에 위상 동기 되도록 한다. CLK가 TN_D를 앞서는 경우, 위상 동기 제어기(14)는 C1을 변화시켜 S1-SN단의 지연을 감소시킨다. TN_D 신호가 CLK_D를 앞서는 경우, 위상 동기 제어기(14) C1을 변화시켜 S1-SN단의 지연을 증가시킨다. 만일 지연회로(16 및 18)의 지연이 유사하고, TN_D가 정밀하게 CLK_D에 위상 동기 되면, TN은 CLK에 위상 동기 된다. 이러한 경우에 타이밍 신호 T1-TN은 위상이 균일하게 분포되며 T1-TN 신호의 선단은 상기 기준클록신호의 주기를 N구간으로 균등하게 분할한다.
그러나 비록 위상 동기 제어기(14)가 "실질적으로" TN_D를 CLK_D에 위상 동기 시키지만, "정밀하게" TN_D를 CLK_D에 위상 동기 시키지 않는다. 위상 동기 제어기는 전형적으로 위상동기에러의 변화량을 나타낸다. 정상상태에서 위상동기에러는 회로(16 및 18)가 동일한 지연을 제공할 때 C1이 정상치에 도달한 후 TN 및 CLK사이의 위상차로 정의된다. 본 발명에 따라, 조정 가능한 지연회로(16 및 18)는 위상 동기 제어기(14)의 위상동기에러를 보상하기 위하여 제공되어, CLK 및 TN사이의 위상 동기를 향상시킨다.
사용자는 지연회로(16 및 18)에 의해 제공되는 지연을 지연제어기(20)에 입력 데이터(ERROR)를 제공하여 조정할 수 있다. 제어기(20)는 각각 지연회로(16 및 18)의 지연을 제어하는 출력신호 C2 및 C3의 크기를 조정하여 상기 ERROR 데이터에 반응한다. ERROR가 중간치인 경우, C2 및 C3은 동일한 크기이고 지연회로(16 및 18)는 유사한 지연을 제공한다. 만일 ERROR치가 증가하면, 지연제어기(20)는 C2 및 C3을 조정하여 지연회로(18)에 의하여 제공되는 지연을 증가시키고 지연회로(16)에 의하여 제공되는 지연을 감소시킨다. 역으로 만일 에러치가 감소하면, 지연제어기(20)는 C2 및 C3을 조정하여 지연회로(18)에 의하여 제공되는 지연을 감소시키고, 지연회로(16)에 의하여 제공되는 지연을 증가시킨다. 그래서 예를 들어 CLK 및 TN의 위상을 비교하기 위하여 오실로스코프를 사용하는 사용자는, 위상동기에러에 따른 CLK 및 TN사이 어떠한 위상차라도 제거 또는 감소시키기 위하여, 지연회로(16 및 18)에 의하여 제공되는 상대적 지연을 상기 ERROR 데이터를 조정함으로써 조정할 수 있다.
도 2는 위상 동기 제어기(14)로 사용하기 적합한 회로를 도시하고 있다. 타입 IV 위상검출기(30)는 CLK_D 및 TN_D의 위상을 비교하여, CLK_D가 TN_D를 앞서는 경우 "pull up"신호 PU를 선언하고, TN_D가 CLK_D를 앞서는 경우 "pull down"신호 PD를 선언한다. 전하펌프(32)는 상기 PU 및 PD 신호를 수신한다. 전하펌프(32)는 PU가 선언된 경우 연속적으로 전하를 공급하여 용량기(32) 양단의 전압을 증가시키며, PD가 선언된 경우 용량기(34)의 전하를 방전하여 용량기(34) 양단의 전압을 감소시킨다. 단위이득증폭기(36)는 용량기(34) 양단 전압을 증폭하여 C1을 발생한다. 따라서 C1의 크기는 CLK_D 및 TN_D의 위상차의 시간적분에 비례한다.
도 3은 좀더 상세한 블록도의 형태로 지연회로(16)의 적절한 구현을 도시하고 있다.(지연회로(18)도 유사하다.) 지연회로(16)는 pmos 트랜지스터의 T1 및 2개 nmos 트랜지스터 T2 및 T3을 포함한다. 저항(44)은 트랜지스터 T1의 소스를 전원 VDD에 결합시킨다. 트랜지스터 T1의 드레인은 트랜지스터 T2의 드레인에 접속되며 트랜지스터 T2의 소스는 트랜지스터 T3의 드레인에 접속된다. 트랜지스터 T3의 소스는 접지된다. 상기 기준클록신호 CLK는 C2 신호가 트랜지스터 T3의 게이트를 구동하는 동안 트랜지스터 T1 및 T2의 게이트를 구동한다. 상기 CLK_D 신호는 트랜지스터 T1의 드레인에 나타난다. C2의 크기는 전류원 트랜지스터 T3에 의하여흐르는 전류를 제어하며 따라서 인버터의 스위칭 속도(또는 지연시간)를 제어한다. 넓은 범위의 지연이 요구되는 경우, 추가적 인버터 단이 지연회로(16 및 18)에 추가될 수 있다.
도 4는 도 1의 지연제어기(20)를 좀더 상세한 블록도 형태로 도시한다. 제어기(20)는 크기 I의 입력전류 I1을 수신하여 , , , , 크기의 5가지 출력전류 세트를 발생하는 전류거울회로(46)를 포함한다. 전류거울(46)의 5개 출력전류는 50-54 스위치중 하나에 의하여 개별적으로 선택된 다이오드 접속된 트랜지스터 T4 및 T5의 드레인으로 향하게 된다. 트랜지스터 T4로 향한 전류의 합이 출력전류 I2를 형성하며 트랜지스터 T5로 향한 전류의 합이 출력전류 I2를 형성한다. 트랜지스터 T4 및 T5의 소스는 접지된다. 상기 C2 신호는 트랜지스터 T4의 드레인에 나타나며 상기 C3 신호는 트랜지스터 T5의 드레인에 나타난다. I2 및 I3의 합은 상수로 (31/32)I1과 같다.
I2 대 I3의 비는 레지스터(48)에 저장된 사용자가 제공한 ERROR 데이터에 의하여 결정된다. 5비트 ERROR 데이터의 각 비트는 각 스위치 50-54의 스위칭 상태를 제어한다. 도3의 지연회로(16)의 트랜지스터 T3에 트랜지스터 T4가 유사하기 때문에, 전류원 트랜지스터 T3에 의하여 흐르는 전류는 I2이다. 따라서 지연회로(16)의 지연은 ERROR 데이터에 의하여 결정되는 I2에 비례한다. 도 1의 지연회로(18)내 유사한 전류원 트랜지스터는 C3에 의하여 제어되며 전류 I3을 흐르게 한다. 따라서 도 1의 지연회로(18)에 의하여 제공되는 지연 또한 ERROR 데이터에 의하여 제공된다.
도 5는 상기 기준클록신호 CLK/CLK_가 차동신호이고 지연단 A1-AN이 차동지연요소인 본 발명의 다른 실시예를 도시한다. 도 5에 도시된 본 발명의 차동형태는 도 1의 단종형태에 비하여 신호의 열화에 덜 종속되며, 특히 다수의 지연요소가 사용될 때 그렇다. 또한 상기 차동형태는 전원 및 임계전압의 변화에 덜 민감하고 프로세스 변동에 덜 민감하다.
도 5의 실시예에서, N개 지연단 A1-AN 세트는 직렬로 접속되며, 각 단은 차동입력신호를 지연시켜 차동출력신호를 발생한다. A1단은 입력으로 차동기준클록신호 CLK/CLK_를 수신한다. B1-BN 버퍼세트는 A1-AN단의 차동출력을 단종 타이밍신호 T1-TN으로 변환하기 위하여 제공된다. 추가적 버퍼 B0은 차동클록신호 CLK/CLK_를 단종 기준클록신호 CLK로 변환한다. 지연회로(66)는 상기 CLK 신호를 지연시켜 CLK_D 출력신호를 발생하며 지연회로(68)는 TN을 지연시켜 TN_D 출력신호를 발생한다. 도 5의 지연회로(66 및 68)는 도 2에 상세하게 기술된 도 1의 지연회로(16 및 18)에 유사하며, 제어신호 NBIAS로 A1-AN단의 지연을 제어하는 위상 동기 제어기(64)의 위상동기에러를 보상하기 위하여 조정될 수 있다. PBIAS 출력신호는 A1-AN단의 논리레벨을 제어한다. 지연회로(66)의 지연은 입력제어신호 C2에 의하여 제어되며 지연회로(67)의 지연은 입력제어신호 C3에 의하여 제어된다. 도 4의 제어기(20)에 유사한 지연제어기(60)는 입력 ERROR 데이터에 일치하여 C2 및 C3의 전압을 조정하여 회로(66,68)의 지연을 조정한다.
도 6은 도 5의 차동지연단 A2 바람직한 실시예를 상세하게 도시하고 있다. A1 및 A3-AN단도 유사하다. 도 6을 참조하여 설명하면, A2 단은 pmos 트랜지스터 Q1 및 Q2와 nmos 트랜지스터 Q3-Q5로 형성된 차동요소이다. 트랜지스터 Q1 및 Q2의 소스는 전원 VDD에 접속된다. 전류원 트랜지스터 Q5의 소스는 접지된다. 트랜지스터 Q3 및 Q4의 소스는 트랜지스터 Q5의 드레인에 연결된다. 트랜지스터 Q3의 드레인은 노드(70)에서, 트랜지스터 Q1의 드레인에 연결되며 Q4의 드레인은 노드(72)에서 트랜지스터 Q2의 드레인에 연결된다. 차동단 출력신호 OUT/OUT_는 노드(70 및 72)사이에 나타난다. 차동단 입력신호 IN/IN_는 트랜지스터 Q3 및 Q4의 게이트사이에 인가된다. 트랜지스터 Q1 및 Q2의 게이트에 연결된 PBIAS 신호는 그들의 임피던스를 제어한다. 전류원 트랜지스터 Q5의 게이트에 연결된 NBIAS신호는 트랜지스터 Q5에 흐르는 전류를 제어한다. IN이 high이면 IN_가 low, OUT은 high가 되고 OUT_는 low가 된다. IN이 low로 스윙(swing)하면 IN_가 high로 스윙하며, OUT은 low가 되고 OUT_는 high가 된다. 아래에 설명하는 바와 같이, PBIAS치는 OUT/OUT_가 VDD 및 3/4VDD 사이에서 스윙하는 것을 보장하도록 조정된다. NBIAS의 크기가 상기 단의 스위칭 속도를 제어하며 따라서 상기 단지연(stage delay)을 제어한다. 만일 NBIAS가 증가하면, 트랜지스터 Q1-Q5를 통과하는 전류는 증가한다. IN/IN_가 상태를 변화한 후 고유 회로용량 충전용 많은 가용전류로, OUT/OUT_는 좀더 신속하게 상태를 변화한다. 따라서 NBIAS가 증가하면 상기 단지연은 감소한다.
도 7은 도 5의 위상 동기 제어기(64)를 도시한다. 지연회로(66)의 CLK_D 출력은 D 타입 플리플롭(80)의 클록입력 및 도 5의 지연회로(68)의 TN_D 출력을 제어한다. 플리플롭(80)의 Q 출력은 CLK_D가 최후로 플리플롭(80)을 클록한때, TN_D의 상태에 종속되어 high 및 low의 논리 레벨사이를 진동하는 표시신호 DIR을 발생한다. DIR 신호는 출력전류신호 C4를 발생하는 적분증폭기(82)에 인가된다. DIR이 low인 때, C4는 점차적으로 증가하며, DIR이 high인 때 C4는 점차적으로 감소한다. 증폭기(82)의 출력은 다이오드 접속된 pmos 트랜지스터 Q6의 드레인 및 소스에 연결되고, pmos 트랜지스터 Q7의 게이트에 연결되며, 고정전류원(83)에 연결된다. 상기 고정전류원은 노드(85) 및 접지사이에 흐르는 전류 C5를 제공한다. 전류 C5는 C4 출력전류와 합해지며, 이 합전류는 트랜지스터 Q6을 통하여 흐른다. 트랜지스터 Q6 및 Q7의 소스는 모두 VDD에 연결된다. Q6 및 Q7의 게이트는 함께 연결된다. 따라서 트랜지스터 Q6에 흐르는 전류는 트랜지스터 Q7에 반영(mirrored)되어 나타난다. 트랜지스터 Q7의 드레인은 다이오드-접속된 nmos 트랜지스터 Q8의 드레인 및 게이트에 연결된다. 트랜지스터 Q8은 도 6의 트랜지스터 Q5에 크기 면에서 유사하다. 도 5의 각 지연단 A1-AN에 의하여 제공되는 지연은 NBIAS에 비례한다. NBIAS는 C4 전류에 따라 스윙한다. 전류 C5는 NBIAS를 공칭상태(nominal condition)로 바이어스하기 위한 크기로 된다. 도 7의 위상 동기 제어기 회로(64)는 NBIAS를 조정하여 CLK_D가 TN_D와 동상이 되도록 한다. NBIAS 신호는 또한 도 5의 지연단 A1-AN의 PBIAS 신호입력을 발생하는 "PBIAS" 발생기 회로에(84)에 인가된다. 아래에 설명되는 바와 같이, PBIAS는 단출력 신호의 전압스윙을 제어한다. 회로(64)에 의하여 제공되는 피드백 루프가 시스템 동작후 평형에 도달한 때, 상기 제어기는 TN_D의 위상을 CLK_D의 위상에 대하여 아주 약간 진동시켜 TN_D 및 CLK_D를 실질적으로 동상이 되게 한다.(위상동기에러에 따름) 상기 C4, NBIAS 및 PBIAS 신호는 실질적으로 일정하게 유지된다.
도 8은 도 7의 적분 증폭기(82)를 도시한다. 상기 DIR신호는 상호 연결된 드레인을 가지는 pmos 트랜지스터 Q9 및 nmos 트랜지스터 Q10의 게이트를 구동한다. 전류원(90)은 트랜지스터 Q9의 소스를 VDD에 접속하며 유사한 전류원(91)은 트랜지스터 Q10의 소스를 접지 시킨다. 트랜지스터 Q9 및 Q10은 유사한 채널폭을 가진다. 트랜지스터 Q9 및 Q10의 드레인사이 접점에 나타나는 신호 DIR'은 DIR의 상태변화에 따라 VDD/2를 중심으로 스윙한다. DIR' 및 VDD/2 크기의 전압은 차동증폭기(92)의 반전 및 비반전 입력을 구동한다. 증폭기(92)는 반전입력을 VDD/2 전압으로 유지시키는 기능을 한다. DIR신호가 high인 경우, Q9는 off, Q10은 on, 및 전류원(91)으로부터 전류는 용량기(93)를 충전하며, 이것은 용량기(93) 양단의 전압 VINT를 증가시키는 원인이다. DIR신호가 low인 경우, Q9는 on, Q10은 off, 및 전류원(90)으로부터 전류는 용량기(93)를 방전한다. 이것은 용량기(93) 양단의 전압 VINT를 감소시키는 원인이다. 트랜스컨덕턴스 증폭기(94)는 VINT를 증폭하여 출력전류 C4를 발생한다. TN_D는 DIR의 시간적분이 VDD/2와 같은 때, CLK_D와 실질적으로 동상이 된다. TN_D가 CLK_D를 앞서는 때, DIR의 시간적분은 VDD/2 이하로 떨어지고, 전류원(90)으로부터의 방전전류는 전류원(91)으로부터의 충전전류를 압도하여, 용량기(93) 양단전압 VINT 및 전류 C4를 감소시킨다. C4 전류의 감소는 TN_D의 주기를 증가시키고, TN_D의 위상이 CLK_D의 위상과 실질적으로 동상이 되도록 하기 위하여 단지연을 감소시킨다.
도 9는 도 7의 PBIAS 발생기 회로(84)를 개략적 도면형태로 도시하고 있다. 회로(84)는 도 6의 트랜지스터 Q1 및 Q2와 크기면에서 유사한 pmos 트랜지스터 Q11, 도 6의 트랜지스터 Q3 및 Q4와 크기면에서 유사한 nmos 트랜지스터 Q12 및 도 6의 트랜지스터 Q5와 유사한 nmos 트랜지스터 Q13을 포함한다. 트랜지스터 Q11의 소스는 VDD에 접속되며, 트랜지스터 Q11의 드레인은 트랜지스터 Q12의 게이트 및 드레인에 접속된다. 트랜지스터 Q12의 소스는 트랜지스터 Q13의 드레인에 접속되며 트랜지스터 Q13의 소스는 접지된다. NBIAS 신호는 트랜지스터 Q13의 게이트를 제어한다. 3/4VDD와 크기가 같은 기준전압은 증폭기(95)의 반전입력에 인가된다. 트랜지스터 Q12의 드레인은 증폭기(95)의 비반전 입력에 연결된다. 증폭기(95)의 출력은 PBIAS 신호를 발생하며 또한 트랜지스터 Q11의 게이트를 구동한다. 증폭기(95)는 트랜지스터 Q11의 드레인 전압을 트랜지스터 Q13에 의하여 흐르는 전류에 상관없이 3/4VDD로 유지한다. 도 6 및 도 9를 참조하여 설명하면, 트랜지스터 Q5 및 Q13은 유사하고 NBIAS에 의하여 둘다 제어되기 때문에, 그들은 동일한 전류를 흐르게 한다. 트랜지스터 Q3 및 Q4 양쪽 모두 IN/IN_의 상태에 종속될 수 있다. 트랜지스터 Q3이 on인 때 트랜지스터 Q5에 의하여 흐르는 전류는 트랜지스터 Q1에 의하여 제공된다. 트랜지스터 Q11 및 Q1은 유사하며 동일한 신호 PBIAS에 의하여 제어된다. 트랜지스터 Q12 및 Q3은 크기 면에서 유사하며 둘 모두 on이다. 트랜지스터 Q13 및 Q5는 크기 면에서 유사하고 둘 모두 NBIAS에 의하여 제어된다. 따라서 트랜지스터 Q11 전압강하는 1/4VDD이므로, 트랜지스터 Q1의 전압강하 또한 1/4VDD가 되어야 하며 OUT_은 3/4VDD이다. 트랜지스터 Q2, 활성화된 상태에서, OUT을 VDD에 근접하게 한다. IN/IN_가 상태변화할 때, 트랜지스터 Q4는 on되며, 트랜지스터 Q3은 off된다. OUT은 3/4VDD로 떨어지고 OUT_는 VDD에 근접하게 된다.
도 12 및 도 13은 본 발명에 따른 타이밍 버니어의 다른 실시예를 도시한다. 도 12 및 도 13은 일반적으로 도 1에 유사하며, 유사한 요소에는 유사한 참조기호를 사용하였다. 그러나 도 12에는 지연회로(18)가 생략되었으며, 도 13에는 지연회로(16)가 생략되었다. 도 12 및 도 13의 회로에서, 위상동기에러는 잔존하는 지연회로(16,18)를 조정하여 감소될 수 있다.
이상 본 발명에 따른 보상된 지연-로크된 루프 타이밍 버니어에 대하여 기술하였다. 상기한 사항은 본 발명에 선호되는 실시예에 대한 기술이지만, 당해 기술분야에서 통상의 지식을 갖는 자는 넓은 관점에서 본 발명의 범위 내에서 상기 선호되는 실시예에 많은 변형을 가할 수 있다. 하기 청구범위는 따라서 본 발명의 사상 및 범위내에서 있는 그러한 모든 변형을 포함하도록 의도된다.

Claims (16)

  1. 회로에 인가된 제어 신호의 크기에 따라서 입력 신호와 출력 신호의 위상 관계가 결정되는, 회로의 주기적 출력 신호를 회로의 주기적 입력 신호에 위상 동기시키기 위한 장치로서,
    조정 가능한 제1 지연 시간만큼 입력 신호를 지연시켜서 제1 기준 신호를 생성하는 수단,
    조정 가능한 제2 지연 시간만큼 출력 신호를 지연시켜서 제2 기준 신호를 생성하는 수단,
    상기 제어 신호의 크기를 조정하여 상기 제2 기준 신호를 상기 제1 기준 신호에 실질적으로 위상 동기시키는 수단, 그리고
    상기 제1 및 제2 지연 시간을 조정하여 상기 출력 신호를 상기 입력 신호에 위상 동기시키는 수단
    을 포함하는 위상 동기 장치.
  2. 제1 지연 회로에 입력으로 인가되는 제1 제어 신호의 크기에 따라 결정되는 제1 지연 시간만큼 주기적인 제1 기준 신호를 지연시켜 주기적인 제1 출력 신호를 생성하도록 하는 제1 지연 회로용 위상 동기 제어기로서, 입력 제어 데이터를 수신하고 상기 제1 제어 신호의 크기를 조정하여 상기 제1 출력 신호를 상기 제1 기준신호에 위상 동기시키는 위상 동기 제어기에 있어서,
    입력으로 인가된 제2 제어 신호의 크기에 따라 결정된 제2 지연 시간만큼 상기 주기적인 제1 기준 신호를 지연시켜 주기적인 제2 기준 신호를 생성하는 제2 지연 회로,
    입력으로 인가된 제3 제어 신호의 크기에 따라 결정된 제3 지연 시간만큼 상기 주기적인 제1 출력 신호를 지연시켜 주기적인 제3 기준 신호를 생성하는 제3 지연 회로,
    상기 제2 및 제3 기준 신호를 수신하며 상기 제1 제어 신호의 크기를 조정하여 실질적으로 상기 제3 기준 신호를 상기 제2 기준 신호에 위상 동기시키는 제1 제어 수단, 그리고
    상기 입력 제어 데이터를 수신하며, 상기 입력 제어 데이터에 따라서 상기 제2 및 제3 제어 신호의 크기를 조정하는 제2 제어 수단
    을 포함하는 위상 동기 제어기.
  3. 제2항에서,
    상기 제2 및 제3 지연 시간의 합은 일정하며 상기 제2 및 제3 지연 시간의 비는 상기 입력 제어 데이터에 따라 변화하는 위상 동기 제어기.
  4. 제2항에서,
    상기 제 2제어수단은
    제2 및 제3 노드,
    다수의 제1 전류를 생성하는 수단,
    상기 제1 전류들 각각을 상기 입력 제어 데이터에 따라 상기 제2 및 제3 노드 중 하나로 선택적으로 경로를 설정함으로써 상기 제2 노드에서 그곳으로 경로가 설정된 제1 전류의 합인 제2 전류 및 상기 제3 노드에서 그곳으로 경로가 설정된 제1 전류의 합인 제3 전류를 생성하되, 상기 제2 전류와 제3 전류의 합이 일정하고 상기 제1 전류와 제2 전류의 비가 상기 입력 제어 데이터에 따라 변화하게 하는 스위칭 수단, 그리고
    상기 제2 및 제3 전류 각각에 비례하여 상기 제2 및 제3 제어 신호의 크기를 조정하는 수단
    을 포함하는 것을 위상 동기 제어기.
  5. 위상이 규칙적으로 분포된 다수의 주기적 타이밍 신호를 생성하기 위한 타이밍 버니어로서,
    조정 가능한 제1 지연 시간만큼 주기적인 제1 기준 신호를 지연시켜 연속 출력 신호들 중 첫 번째 출력 신호를 생성하는 수단,
    상기 조정 가능한 제1 지연 시간 만큼 상기 연속 출력 신호들 중 선행하는 출력 신호를 지연시켜 상기 첫 번째 출력 신호와 다른 상기 연속 출력신호들 각각을 생성하는 수단,
    조정 가능한 제2 지연 시간 만큼 상기 제1 기준 신호를 지연시켜 주기적인 제2 기준 신호를 생성하는 수단,
    조정 가능한 제3 지연 시간 만큼 상기 연속 출력 신호들 중 최후의 출력 신호를 지연시켜 주기적인 제3 기준 신호를 생성하는 수단,
    상기 제1 지연 시간을 조정하여 실질적으로 상기 제3 기준 신호를 상기 제2 기준 신호에 위상 동기시키는 수단, 그리고
    상기 제2 및 제3 지연 시간을 조정하여 상기 최후의 출력신호를 상기 제1 기준신호에 위상 동기시키는 수단
    을 포함하는 타이밍 버니어.
  6. 제5항에서,
    상기 출력 신호 각각에 응답하여 상기 타이밍 신호 각각을 생성하는 수단을 더 포함하는 타이밍 버니어.
  7. 주기적인 제1 기준 신호 및 입력 제어 데이터에 응답하여 위상이 규칙적으로 분포된 다수의 타이밍 신호를 생성하기 위한 타이밍 버니어로서,
    입력으로 인가된 제1 제어 신호의 크기에 의하여 결정된 제1 지연 시간만큼 상기 제1 기준 신호를 지연시켜 주기적인 출력 신호를 생성하는 제1 지연 회로,
    입력으로 인가된 제2 제어 신호의 크기에 의하여 결정된 제2 지연 시간만큼 상기 주기적인 제1 기준 신호를 지연시켜 주기적인 제2 기준 신호를 생성하는 제2 지연 회로,
    입력으로 인가된 제3 제어 신호의 크기에 의하여 결정된 제3 지연 시간만큼 상기 주기적인 출력 신호를 지연시켜 주기적인 제3 기준 신호를 생성하는 제3 지연 회로,
    상기 제2 및 제3 기준 신호를 수신하며, 상기 제1 제어 신호를 상기 제1 지연 회로에 인가하며, 상기 제1 제어 신호의 크기를 조정하여 실질적으로 상기 제3 기준 신호를 상기 제2 기준 신호에 위상 동기시키는 제1 제어 수단, 그리고
    상기 입력 제어 데이터를 수신하며 상기 입력 제어 데이터에 따라 상기 제2 및 제3 제어 신호의 크기를 조정하는 제2 제어 수단
    을 포함하는 타이밍 버니어.
  8. 제7항에서,
    상기 제2 제어 수단은 제2 지연 시간과 제3 지연 시간의 합이 일정하도록 그리고 상기 제2 지연 시간과 제3 지연 시간의 비가 상기 입력 제어 데이터에 따라 변하도록 상기 제2 및 제3 지연 시간을 조정하는 타이밍 버니어.
  9. 제7항에서,
    상기 제2 제어 수단은,
    제2 및 제3 노드,
    다수의 제1 전류를 생성하는 수단,
    상기 제1 전류들 각각을 상기 입력 제어 데이터에 따라 상기 제2 및 제3 노드 중 하나로 선택적으로 경로를 설정함으로써 상기 제2 노드에서 그곳으로 경로가 설정된 제1 전류의 합인 제2 전류 및 상기 제3 노드에서 그곳으로 경로가 설정된 제1 전류의 합인 제3 전류를 생성하되, 상기 제2 전류와 제3 전류의 합이 일정하고 상기 제1 전류와 제2 전류의 비가 상기 입력 제어 데이터에 따라 변화하게 하는 스위칭 수단, 그리고
    상기 제2 및 제3 전류 각각에 비례하는 크기를 가지는 상기 제2 및 제3 제어 신호를 생성하는 수단
    을 포함하는 타이밍 버니어.
  10. 제7항에서,
    상기 제1 지연 회로는 지연 요소의 계열을 형성하기 위하여 접속된 다수의 지연 요소를 포함하고, 각 지연 요소는 출력으로써 각각의 상기 타이밍 신호를 생성하며, 상기 계열의 최선의 지연 요소는 상기 제1 기준 신호를 수신하고 지연시켜 상기 타이밍 신호의 제1 신호를 생성하여 상기 계열의 다음 지연 요소 각각은 상기 계열의 선행하는 지연 요소에 의하여 생성된 출력 타이밍 신호를 수신하고 지연시켜 출력 타이밍 신호를 생성하며, 상기 주기적인 출력 신호는 상기 계열의 최후의 지연 요소에 의하여 생성된 타이밍 신호로부터 유도된 신호인 타이밍 버니어.
  11. 제10항에서,
    상기 제1 제어 신호의 크기는 상기 계열의 상기 각 지연 요소의 지연을 제어하는 타이밍 버니어.
  12. 제7항에서,
    상기 제1 기준 신호는 차동 신호이며,
    상기 제1 지연 회로는,
    지연 요소의 계열을 형성하기 위하여 접속되며, 최선의 지연 요소는 상기 제1 기준 신호를 수신하고 지연시켜 차동 출력 신호를 생성하며, 다음 지연 요소 각각은 선행하는 지연 요소의 출력 신호를 수신하고 지연시켜 각각의 차동 출력 신호를 생성하는 다수의 차동 지연 요소, 그리고
    상기 지연 요소에 의하여 생성된 상기 차동 출력 신호로부터 상기 타이밍 신호를 생성하며, 상기 계열의 최후의 지연 요소의 차동 출력으로부터 상기 제1 지연회로의 출력 신호를 생성하는 수단
    을 포함하는 타이밍 버니어.
  13. 제12항에서,
    상기 제1 제어 수단은,
    상기 제2 기준 신호와 제3 기준 신호 사이의 위상 관계를 표시하는 크기를 가지는 신호를 생성하는 위상 비교 수단,
    상기 표시 신호의 시간 적분에 따라 변화하는 크기를 가지는 제4 제어 신호를 생성하는 적분수단, 그리고
    상기 제4 제어 신호의 크기에 따라 결정된 크기를 가지는 제1 제어 신호를 생성하는 수단
    을 포함하는 타이밍 버니어.
  14. 회로에 인가된 제어 신호의 크기에 따라서 출력 신호와 제1 기준 신호의 위상 관계가 결정되는, 회로의 주기적 출력 신호를 회로에 입력으로 인가되는 제1 기준 신호에 위상 동기시키기 위한 방법으로서,
    (a) 조정 가능한 제1 지연 시간만큼 상기 제1 기준 신호를 지연시켜서 제2 기준 신호를 생성하는 단계,
    (b) 조정 가능한 제2 지연 시간만큼 상기 회로의 출력 신호를 지연시켜서 제3 기준 신호를 생성하는 단계,
    (c) 상기 제어신호의 크기를 조정하여 상기 제3 기준 신호를 상기 제2 기준 신호에 실질적으로 위상 동기시키는 단계, 그리고
    (d) 상기 제1 및 제2 지연시간을 조정하여 상기 회로의 출력 신호를 상기 제1 기준 신호에 위상 동기시키는 단계
    를 포함하는 위상 동기 방법.
  15. 위상이 균칙적으로 분포된 다수의 주기적 타이밍 신호를 생성하는 방법으로서,
    (a) 조정 가능한 제1 지연 시간만큼 주기적인 제1 기준 신호를 지연시켜 제1 연속 출력 신호 중 첫 번째 출력 신호를 생성하는 단계,
    (b) 상기 조정 가능한 제1 지연 시간만큼 상기 출력신호들 중 선행하는 출력 신호를 지연시켜 상기 첫 번째 출력신호와 다른 상기 출력 신호들의 연속 출력 신호 각각을 생성하는 단계,
    (c) 조정 가능한 제2 지연 시간만큼 상기 제1 기준 신호를 지연시켜 주기적인 제2 기준 신호를 생성하는 단계,
    (d) 조정 가능한 제3 지연 시간만큼 상기 연속한 출력신호의 최후의 출력 신호를 지연시켜 주기적인 제3 기준 신호를 생성하는 단계,
    (e) 상기 제1 지연 시간을 조정하여 실질적으로 상기 제3 기준 신호를 상기 제2 기준 신호에 위상 동기시키는 단계, 그리고
    (f) 상기 제2 및 제3 지연 시간을 조정하여 상기 최후의 출력 신호를 상기 제1 기준 신호에 위상 동기시키는 단계
    를 포함하는 타이밍 신호 발생 방법.
  16. 회로에 인가된 제1 제어 신호의 크기에 따라서 입력 신호와 출력 신호의 위상 관계가 결정되는, 회로의 주기적 출력 신호를 회로의 주기적 입력 신호에 위상 동기시키기 위한 장치로서,
    기준 신호를 생성하기 위하여 조정 가능한 지연시간 만큼 상기 출력신호를 지연시키는 제1 수단,
    상기 제1 제어 신호의 크기를 조정하여 상기 입력 신호를 상기 기준 신호에 실질적으로 위상 동기시키는 제2 수단, 그리고
    제2 제어신호의 크기를 조정하여 상기 조정 가능한 지연시간을 설정함으로써 상기 출력 신호를 상기 입력 신호에 위상 동기시키는 제3 수단
    을 포함하고,
    상기 제1 수단에서 상기 조정 가능한 지연 시간은 상기 제1 수단에 인가되는 제2 제어 신호의 크기에 의하여 정해지고,
    상기 제2 및 제3 수단은 독립적으로 상기 제1 제어 신호 및 상기 제2 제어 신호를 조정하는
    위상 동기 장치.
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