JP2531742B2 - 電圧制御発振回路 - Google Patents
電圧制御発振回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K7/00—Modulating pulses with a continuously-variable modulating signal
- H03K7/06—Frequency or rate modulation, i.e. PFM or PRM
-
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
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- Nonlinear Science (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、位相同期ループ方式の周波数シンセサイ
ザに用いられる集積回路化された電圧制御発振回路に関
する。
ザに用いられる集積回路化された電圧制御発振回路に関
する。
（従来の技術） 制御電圧に応じて出力周波数が変化する電圧制御発振
回路（Voltage Controlled Oscillator、以下、VCOと称
する）は、従来、例えば第17図に示すように構成されて
いる。すなわち、第17図において、71は制御電圧Vinの
入力ノード、72は入力用のＮチャネルトランジスタ、73
及び74はカレントミラー回路75を構成する負荷用のＰチ
ャネルトランジスタである。また、Ｐチャネルトランジ
スタ76及びＮチャネルトランジスタ77は第１のCMOSイン
バータ78を構成しており、その出力ノード79と接地との
間には第１の容量80が接続されている。さらに、Ｐチャ
ネルトランジスタ81及びＮチャネルトランジスタ82は第
２のCMOSインバータ83を構成しており、その出力ノード
84と接地との間には第２の容量85が接続されている。上
記両CMOSインバータ78,83の出力ノード79,84には各電圧
比較器86,87の入力端が接続されており、両電圧比較器8
6,87の出力端はRSフリップフロップ回路88のセット入力
端Ｓ、リセット入力端Ｒにそれぞれ接続されている。こ
のフリップフロップ回路88のセット出力端Ｑ、リセット
出力端は上記第１及び第２のCMOSインバータ78,83の
入力端に接続されており、リセット出力端の出力がイ
ンバータ89により反転されて出力電圧Voutとして取り出
される。
回路（Voltage Controlled Oscillator、以下、VCOと称
する）は、従来、例えば第17図に示すように構成されて
いる。すなわち、第17図において、71は制御電圧Vinの
入力ノード、72は入力用のＮチャネルトランジスタ、73
及び74はカレントミラー回路75を構成する負荷用のＰチ
ャネルトランジスタである。また、Ｐチャネルトランジ
スタ76及びＮチャネルトランジスタ77は第１のCMOSイン
バータ78を構成しており、その出力ノード79と接地との
間には第１の容量80が接続されている。さらに、Ｐチャ
ネルトランジスタ81及びＮチャネルトランジスタ82は第
２のCMOSインバータ83を構成しており、その出力ノード
84と接地との間には第２の容量85が接続されている。上
記両CMOSインバータ78,83の出力ノード79,84には各電圧
比較器86,87の入力端が接続されており、両電圧比較器8
6,87の出力端はRSフリップフロップ回路88のセット入力
端Ｓ、リセット入力端Ｒにそれぞれ接続されている。こ
のフリップフロップ回路88のセット出力端Ｑ、リセット
出力端は上記第１及び第２のCMOSインバータ78,83の
入力端に接続されており、リセット出力端の出力がイ
ンバータ89により反転されて出力電圧Voutとして取り出
される。
次に、上記VCOの動作を簡単に説明する。制御電圧Vin
に応じた電流が入力トランジスタ72に流れ、これと等し
い電流Ｉがカレントミラー回路75の出力側のトランジス
タ74から２個のCMOSインバータ78,83に供給される。初
期状態として、フリップフロップ回路88の出力端Ｑが低
レベル“L"、出力端が高レベル“H"であるとすると、
２個のCMOSインバータ78,83におけるトランジスタ76,82
はオン、トランジスタ77,81はオフになっている。この
状態では、上記電流Ｉによりオン状態の一方のトランジ
スタ76を通じて第１の容量80が充電される。この充電時
に容量80の端子電圧が電圧比較器86の閾値電圧Vth1を越
えると、その出力が高レベルになり、フリップフロップ
回路88が反転し、その出力Q,が対応して高レベル、低
レベルに反転し、２個のCMOSインバータ78,83における
トランジスタ76,82がオフ、トランジスタ77,81がオンの
状態に反転する。すると、上記電流Ｉにより、オン状態
に反転した一方のトランジスタ81を通じて第２の容量85
が充電される。このとき、予め充電されている容量80の
電荷は、オン状態に反転した他方のトランジスタ77を通
じて接地に放電される。充電が行なわれている第２の容
量85の端子電圧が電圧比較器87の閾値電圧Vth2を越える
と、その出力が高レベルになり、フリップフロップ回路
88が反転し、その出力Q,が対応して低レベル、高レベ
ルに反転し、前述したようにトランジスタ76,82がオ
ン、トランジスタ77,81がオフの状態に戻る。このよう
動作が繰返し行なわれることにより、インバータ89の出
力端に発振出力電圧Voutが得られ、その周波数ｆは次式
で与えられる。
に応じた電流が入力トランジスタ72に流れ、これと等し
い電流Ｉがカレントミラー回路75の出力側のトランジス
タ74から２個のCMOSインバータ78,83に供給される。初
期状態として、フリップフロップ回路88の出力端Ｑが低
レベル“L"、出力端が高レベル“H"であるとすると、
２個のCMOSインバータ78,83におけるトランジスタ76,82
はオン、トランジスタ77,81はオフになっている。この
状態では、上記電流Ｉによりオン状態の一方のトランジ
スタ76を通じて第１の容量80が充電される。この充電時
に容量80の端子電圧が電圧比較器86の閾値電圧Vth1を越
えると、その出力が高レベルになり、フリップフロップ
回路88が反転し、その出力Q,が対応して高レベル、低
レベルに反転し、２個のCMOSインバータ78,83における
トランジスタ76,82がオフ、トランジスタ77,81がオンの
状態に反転する。すると、上記電流Ｉにより、オン状態
に反転した一方のトランジスタ81を通じて第２の容量85
が充電される。このとき、予め充電されている容量80の
電荷は、オン状態に反転した他方のトランジスタ77を通
じて接地に放電される。充電が行なわれている第２の容
量85の端子電圧が電圧比較器87の閾値電圧Vth2を越える
と、その出力が高レベルになり、フリップフロップ回路
88が反転し、その出力Q,が対応して低レベル、高レベ
ルに反転し、前述したようにトランジスタ76,82がオ
ン、トランジスタ77,81がオフの状態に戻る。このよう
動作が繰返し行なわれることにより、インバータ89の出
力端に発振出力電圧Voutが得られ、その周波数ｆは次式
で与えられる。
ここで、Ｃは上記容量80,85の値であり、Vrefは電圧
比較器86,87それぞれの閾値電圧Vth1,Vth2である。
比較器86,87それぞれの閾値電圧Vth1,Vth2である。
ところで、上記従来のVCOをICチップ上に形成する
際、製造条件（プロセスパラメータ）のばらつきに伴っ
てトランジスタのゲート長、ゲート閾値電圧、ゲート酸
化膜厚等がばらつくので、上記第１式中のI,C,Vrefが大
きく変動し、発振中心周波数が大きく変動してしまう。
従って、このVCOを用いたPLL（Phase Locked Loop）シ
ステム等の特性に悪影響を及ぼすことになり、製品の歩
留りが低下するという問題がある。
際、製造条件（プロセスパラメータ）のばらつきに伴っ
てトランジスタのゲート長、ゲート閾値電圧、ゲート酸
化膜厚等がばらつくので、上記第１式中のI,C,Vrefが大
きく変動し、発振中心周波数が大きく変動してしまう。
従って、このVCOを用いたPLL（Phase Locked Loop）シ
ステム等の特性に悪影響を及ぼすことになり、製品の歩
留りが低下するという問題がある。
（発明が解決しようとする課題） この発明は、上記のように製造条件のばらつきにより
発振中心周波数が大きく変動し、応用システム製品の歩
留りが低下するという問題点を解消すべくなされたもの
であり、その目的は、発振中心周波数が製造条件のばら
つきに依存しなくなり、しかも任意に設定が可能な電圧
制御発振回路を提供することにある。
発振中心周波数が大きく変動し、応用システム製品の歩
留りが低下するという問題点を解消すべくなされたもの
であり、その目的は、発振中心周波数が製造条件のばら
つきに依存しなくなり、しかも任意に設定が可能な電圧
制御発振回路を提供することにある。
［発明の構成］ （課題を解決するための手段） 第１の発明の電圧制御発振回路は、それぞれが第１の
制御信号に基づいて信号遅延時間が制御される縦続接続
されたｍ段の遅延段からなり基準周波数信号を所定時間
遅延する第１の遅延手段と、上記第１の遅延手段の出力
と上記基準周波数信号の位相差に応じた位相差電圧を発
生する位相差電圧発生手段と、基準電圧と上記位相差電
圧に基づいて上記第１の遅延手段内の各遅延段における
信号遅延時間を決定するための上記第１の制御信号を発
生する第１の制御信号発生手段とからなる位相同期ルー
プ部と、それぞれが上記第１の遅延手段内の各遅延段と
等価な構成にされ縦続接続されたｎ段の遅延段からなる
第２の遅延手段と、上記第２の遅延手段の出力をその入
力側に帰還することにより第２の遅延手段と共にリング
発振回路を構成する帰還手段と、出力周波数制御用の制
御電圧と上記位相差電圧に基づいて上記第２の遅延手段
内の各遅延段における信号遅延時間を決定するための第
２の制御信号を発生する第２の制御信号発生手段とから
なる電圧制御発振部とを具備し、上記第１及び第２の遅
延手段内の各遅延段のそれぞれが、第１のトランスミッ
ションゲート、この第１のトランスミッションゲートの
出力が供給される第１のインバータ、この第１のインバ
ータの出力が供給される第２のトランスミッションゲー
ト、この第２のトランスミッションゲートの出力が供給
される第２のインバータで構成され、上記第１及び第２
の制御信号発生手段のそれぞれが、第１の電圧と出力ノ
ードとの間にソース、ドレイン間が挿入されゲートに上
記位相差電圧が供給される第１極性の第１のトランジス
タと、上記第１の電圧と上記出力ノードとの間にソー
ス、ドレイン間が挿入されゲートが上記出力ノードに接
続された第１極性の第２のトランジスタと、上記出力ノ
ードと第２の電圧との間にソース、ドレイン間が挿入さ
れゲートに上記基準電圧又は制御電圧が供給される第２
極性の第３のトランジスタとから構成され、上記第１及
び第２の制御信号発生手段の出力ノードの信号を上記第
１及び第２の制御信号として上記及び第２の遅延手段内
の各遅延段の第１及び第２のトランスミッションゲート
のゲート電極にそれぞれ供給するように構成したことを
特徴とする。
制御信号に基づいて信号遅延時間が制御される縦続接続
されたｍ段の遅延段からなり基準周波数信号を所定時間
遅延する第１の遅延手段と、上記第１の遅延手段の出力
と上記基準周波数信号の位相差に応じた位相差電圧を発
生する位相差電圧発生手段と、基準電圧と上記位相差電
圧に基づいて上記第１の遅延手段内の各遅延段における
信号遅延時間を決定するための上記第１の制御信号を発
生する第１の制御信号発生手段とからなる位相同期ルー
プ部と、それぞれが上記第１の遅延手段内の各遅延段と
等価な構成にされ縦続接続されたｎ段の遅延段からなる
第２の遅延手段と、上記第２の遅延手段の出力をその入
力側に帰還することにより第２の遅延手段と共にリング
発振回路を構成する帰還手段と、出力周波数制御用の制
御電圧と上記位相差電圧に基づいて上記第２の遅延手段
内の各遅延段における信号遅延時間を決定するための第
２の制御信号を発生する第２の制御信号発生手段とから
なる電圧制御発振部とを具備し、上記第１及び第２の遅
延手段内の各遅延段のそれぞれが、第１のトランスミッ
ションゲート、この第１のトランスミッションゲートの
出力が供給される第１のインバータ、この第１のインバ
ータの出力が供給される第２のトランスミッションゲー
ト、この第２のトランスミッションゲートの出力が供給
される第２のインバータで構成され、上記第１及び第２
の制御信号発生手段のそれぞれが、第１の電圧と出力ノ
ードとの間にソース、ドレイン間が挿入されゲートに上
記位相差電圧が供給される第１極性の第１のトランジス
タと、上記第１の電圧と上記出力ノードとの間にソー
ス、ドレイン間が挿入されゲートが上記出力ノードに接
続された第１極性の第２のトランジスタと、上記出力ノ
ードと第２の電圧との間にソース、ドレイン間が挿入さ
れゲートに上記基準電圧又は制御電圧が供給される第２
極性の第３のトランジスタとから構成され、上記第１及
び第２の制御信号発生手段の出力ノードの信号を上記第
１及び第２の制御信号として上記及び第２の遅延手段内
の各遅延段の第１及び第２のトランスミッションゲート
のゲート電極にそれぞれ供給するように構成したことを
特徴とする。
第２の発明の電圧制御発振回路は、上記第１の発明の
電圧制御発振回路における第１及び第２の制御信号発生
手段のそれぞれに、出力ノードと第２の電圧との間にソ
ース、ドレイン間が挿入され常時導通状態となるように
設定された第２極性の第４のトランジスタを追加するよ
うにしたことを特徴とする。そして、上記第４のトラン
ジスタは、ゲートにこの第４のトランジスタが導通状態
となるような一定電圧が供給されているか、もしくはゲ
ートが第１及び第２の制御信号発生手段それぞれの出力
ノードに接続されていることを特徴とする。
電圧制御発振回路における第１及び第２の制御信号発生
手段のそれぞれに、出力ノードと第２の電圧との間にソ
ース、ドレイン間が挿入され常時導通状態となるように
設定された第２極性の第４のトランジスタを追加するよ
うにしたことを特徴とする。そして、上記第４のトラン
ジスタは、ゲートにこの第４のトランジスタが導通状態
となるような一定電圧が供給されているか、もしくはゲ
ートが第１及び第２の制御信号発生手段それぞれの出力
ノードに接続されていることを特徴とする。
第３の発明の電圧制御発振回路は、第１及び第２の遅
延手段内の各遅延段のそれぞれが、Ｐチャネルトランジ
スタ及びＮチャネルトランジスタからなる第１のCMOSト
ランスミッションゲート、この第１のCMOSトランスミッ
ションゲートの出力が供給される第１のインバータ、こ
の第１のインバータの出力が供給されるＰチャネルトラ
ンジスタ及びＮチャネルトランジスタからなる第２のCM
OSトランスミッションゲート、この第２のCMOSトランス
ミッションゲートの出力が供給される第２のインバータ
で構成されており、かつ第１及び第２の制御信号発生手
段のそれぞれが、第１の電圧と第１の出力ノードとの間
にソース、ドレイン間が挿入されゲートに位相差電圧が
供給される第１極性の第１のトランジスタと、第１の電
圧と第１の出力ノードとの間にソース、ドレイン間が挿
入されゲートが第１の出力ノードに接続された第１極性
の第２のトランジスタと、第１の出力ノードと第２の電
圧との間にソース、ドレイン間が挿入されゲートに基準
電圧又は制御電圧が供給される第２極性の第３のトラン
ジスタと、第１の電圧と第２の出力ノードとの間にソー
ス、ドレイン間が挿入されゲートが第１の出力ノードに
接続された第１極性の第４のトランジスタと、第２の出
力ノードと第２の電圧との間にソース、ドレイン間が挿
入されゲートが第２の出力ノードに接続された第２極性
の第５のトランジスタとから構成され、第１及び第２の
制御信号発生手段の第１の出力ノードの信号を第１、第
３の制御信号として第１及び第２の遅延手段内の各遅延
段の第１及び第２のCMOSトランスミッションゲートのＰ
チャネルトランジスタのゲートに供給し、第２の出力ノ
ードの信号を第２、第４の制御信号として第１及び第２
の遅延手段内の各遅延段の第１及び第２のCMOSトランス
ミッションゲートのＮチャネルトランジスタのゲートに
供給するように構成したことを特徴とする。
延手段内の各遅延段のそれぞれが、Ｐチャネルトランジ
スタ及びＮチャネルトランジスタからなる第１のCMOSト
ランスミッションゲート、この第１のCMOSトランスミッ
ションゲートの出力が供給される第１のインバータ、こ
の第１のインバータの出力が供給されるＰチャネルトラ
ンジスタ及びＮチャネルトランジスタからなる第２のCM
OSトランスミッションゲート、この第２のCMOSトランス
ミッションゲートの出力が供給される第２のインバータ
で構成されており、かつ第１及び第２の制御信号発生手
段のそれぞれが、第１の電圧と第１の出力ノードとの間
にソース、ドレイン間が挿入されゲートに位相差電圧が
供給される第１極性の第１のトランジスタと、第１の電
圧と第１の出力ノードとの間にソース、ドレイン間が挿
入されゲートが第１の出力ノードに接続された第１極性
の第２のトランジスタと、第１の出力ノードと第２の電
圧との間にソース、ドレイン間が挿入されゲートに基準
電圧又は制御電圧が供給される第２極性の第３のトラン
ジスタと、第１の電圧と第２の出力ノードとの間にソー
ス、ドレイン間が挿入されゲートが第１の出力ノードに
接続された第１極性の第４のトランジスタと、第２の出
力ノードと第２の電圧との間にソース、ドレイン間が挿
入されゲートが第２の出力ノードに接続された第２極性
の第５のトランジスタとから構成され、第１及び第２の
制御信号発生手段の第１の出力ノードの信号を第１、第
３の制御信号として第１及び第２の遅延手段内の各遅延
段の第１及び第２のCMOSトランスミッションゲートのＰ
チャネルトランジスタのゲートに供給し、第２の出力ノ
ードの信号を第２、第４の制御信号として第１及び第２
の遅延手段内の各遅延段の第１及び第２のCMOSトランス
ミッションゲートのＮチャネルトランジスタのゲートに
供給するように構成したことを特徴とする。
（作用） 電圧制御発振回路部内のリング発振回路を構成する第
２の遅延手段における遅延時間が制御されることによっ
て発振周波数の中心周波数が決定される。この遅延時間
は位相同期ルーブ部により精度良く制御されるので、製
造条件のばらつきに依存しない安定した中心周波数が得
られる。また、基準周波数信号あるいは第１の遅延手段
における遅延段の数ｍと第２の遅延手段における遅延段
の数ｎとの比を可変させることにより、中心周波数の帯
域を任意に設定することが可能になる。
２の遅延手段における遅延時間が制御されることによっ
て発振周波数の中心周波数が決定される。この遅延時間
は位相同期ルーブ部により精度良く制御されるので、製
造条件のばらつきに依存しない安定した中心周波数が得
られる。また、基準周波数信号あるいは第１の遅延手段
における遅延段の数ｍと第２の遅延手段における遅延段
の数ｎとの比を可変させることにより、中心周波数の帯
域を任意に設定することが可能になる。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
る。
第１図はこの発明に係る電圧制御発振回路の全体の構
成を示すブロック図である。図において、１はPLL部、
２はVCO部である。PLL部１には基準周波数信号Fref及び
基準電圧Vrefが入力され、ループ内部の遅延回路の遅延
時間が一定、例えば上記基準周波数信号Frefの周期Ｔの
1/2になるように帰還制御を行なうものである。
成を示すブロック図である。図において、１はPLL部、
２はVCO部である。PLL部１には基準周波数信号Fref及び
基準電圧Vrefが入力され、ループ内部の遅延回路の遅延
時間が一定、例えば上記基準周波数信号Frefの周期Ｔの
1/2になるように帰還制御を行なうものである。
VCO部２には制御電圧Vcont及びPLL部１における位相
同期ループ内のロウパスフィルタの出力電圧Voffが入力
され、遅延回路を用いたリング発振回路の遅延時間が上
記両電圧により制御されることによって発振周波数FVCO
が定められるものである。
同期ループ内のロウパスフィルタの出力電圧Voffが入力
され、遅延回路を用いたリング発振回路の遅延時間が上
記両電圧により制御されることによって発振周波数FVCO
が定められるものである。
上記PLL部１において、基準周波数信号Frefは第１の
可変遅延回路３及び位相比較器４の一方入力端に入力さ
れる。第１の可変遅延回路３の出力DOはインバータ５を
介して上記位相比較器４の他方入力端に入力される。こ
の位相比較器４は、２つの入力の位相関係を比較し、そ
の比較結果に応じて第１の出力CPまたは第２の出力DPを
制御する。この２つの出力CP,DPはチャージポンプ回路
６に入力される。このチャージポンプ回路６の出力はロ
ウパスフィルタ（LPF）７に入力され、このロウパスフ
ィルタ７の出力電圧Voff及び基準電圧Vrefが第１のレベ
ル変換回路８に入力される。この第１のレベル変換回路
８は、２つの入力電圧レベルに応じて出力PVの電圧レベ
ルを制御するものであり、この出力電圧PVは上記可変遅
延回路３に遅延量制御信号として入力される。
可変遅延回路３及び位相比較器４の一方入力端に入力さ
れる。第１の可変遅延回路３の出力DOはインバータ５を
介して上記位相比較器４の他方入力端に入力される。こ
の位相比較器４は、２つの入力の位相関係を比較し、そ
の比較結果に応じて第１の出力CPまたは第２の出力DPを
制御する。この２つの出力CP,DPはチャージポンプ回路
６に入力される。このチャージポンプ回路６の出力はロ
ウパスフィルタ（LPF）７に入力され、このロウパスフ
ィルタ７の出力電圧Voff及び基準電圧Vrefが第１のレベ
ル変換回路８に入力される。この第１のレベル変換回路
８は、２つの入力電圧レベルに応じて出力PVの電圧レベ
ルを制御するものであり、この出力電圧PVは上記可変遅
延回路３に遅延量制御信号として入力される。
VCO部２では、上記ロウパスフィルタ７の出力電圧Vof
fと制御電圧Vcontとが第２のレベル変換回路９に入力さ
れる。この第２のレベル変換回路９は、第１のレベル変
換回路８と同様に２つの入力電圧レベルに応じて出力PV
の電圧レベルを制御するものであり、この出力電圧PVは
第２の可変遅延回路10に遅延量制御信号として入力され
る。この第２の可変遅延回路10の入出力端間にはインバ
ータ11が接続されており、このインバータ11は第２の可
変遅延回路10と共にリング発振回路を構成している。そ
して、第２のレベル変換回路９、第２の可変遅延回路10
及びインバータ11は、それぞれ第１のレベル変換回路
８、第１の可変遅延回路３及びインバータ５と同じ構成
にされている。
fと制御電圧Vcontとが第２のレベル変換回路９に入力さ
れる。この第２のレベル変換回路９は、第１のレベル変
換回路８と同様に２つの入力電圧レベルに応じて出力PV
の電圧レベルを制御するものであり、この出力電圧PVは
第２の可変遅延回路10に遅延量制御信号として入力され
る。この第２の可変遅延回路10の入出力端間にはインバ
ータ11が接続されており、このインバータ11は第２の可
変遅延回路10と共にリング発振回路を構成している。そ
して、第２のレベル変換回路９、第２の可変遅延回路10
及びインバータ11は、それぞれ第１のレベル変換回路
８、第１の可変遅延回路３及びインバータ５と同じ構成
にされている。
上記可変遅延回路3,10はそれぞれ、例えば第２図に示
すような基本回路が所要数縦続接続されて構成され、第
１の可変遅延回路３ではこの基本回路がｍ段、第２の可
変遅延回路10ではこの基本回路がｎ段それぞれ縦続接続
されている。すなわち、入力された信号はＰチャネルト
ランジスタからなる第１のトランスファゲート21、イン
バータ22、Ｐチャネルトランジスタからなる第２のトラ
ンスファゲート23、インバータ24を直列に介して出力さ
れる。第１及び第２のトランスファゲート21,23それぞ
れのゲートには前記遅延量制御信号PVが供給される。従
って、遅延量制御信号PVに応じて第１及び第２のトラン
スファゲート21,23の抵抗成分が変化し、各基本回路の
遅延量が変化することになる。
すような基本回路が所要数縦続接続されて構成され、第
１の可変遅延回路３ではこの基本回路がｍ段、第２の可
変遅延回路10ではこの基本回路がｎ段それぞれ縦続接続
されている。すなわち、入力された信号はＰチャネルト
ランジスタからなる第１のトランスファゲート21、イン
バータ22、Ｐチャネルトランジスタからなる第２のトラ
ンスファゲート23、インバータ24を直列に介して出力さ
れる。第１及び第２のトランスファゲート21,23それぞ
れのゲートには前記遅延量制御信号PVが供給される。従
って、遅延量制御信号PVに応じて第１及び第２のトラン
スファゲート21,23の抵抗成分が変化し、各基本回路の
遅延量が変化することになる。
第３図はPLL部１内の前記位相比較器４、チャージポ
ンプ回路６の具体的な構成を示す回路図である。位相比
較器４において、基準周波数信号FrefはＤ型フリップフ
ロップ31にクロック信号として入力される。また、第１
図中のインバータ５の出力NDOがＤ型フリップフロップ3
2にクロック信号として入力される。上記両フリップフ
ロップ31,32のＱ出力はANDゲート33に入力され、このAN
Dゲート33の出力は上記両フリップフロップ31,32にリセ
ット信号として入力される。また、一方のフリップフロ
ップ31の出力Ｑはインバータ34を介して第１の出力CPと
なり、他方のフリップフロップ32の出力Ｑは第２の出力
DPとなる。
ンプ回路６の具体的な構成を示す回路図である。位相比
較器４において、基準周波数信号FrefはＤ型フリップフ
ロップ31にクロック信号として入力される。また、第１
図中のインバータ５の出力NDOがＤ型フリップフロップ3
2にクロック信号として入力される。上記両フリップフ
ロップ31,32のＱ出力はANDゲート33に入力され、このAN
Dゲート33の出力は上記両フリップフロップ31,32にリセ
ット信号として入力される。また、一方のフリップフロ
ップ31の出力Ｑはインバータ34を介して第１の出力CPと
なり、他方のフリップフロップ32の出力Ｑは第２の出力
DPとなる。
チャージポンプ回路６は、電源電圧VCCと接地との間
に直列接続されたＰチャネルトランジスタ35とＮチャネ
ルトランジスタ36とで構成されており、トランジスタ3
5,36のゲートに上記位相比較器４の第１の出力CP及び第
２の出力DPがそれぞれ入力される。
に直列接続されたＰチャネルトランジスタ35とＮチャネ
ルトランジスタ36とで構成されており、トランジスタ3
5,36のゲートに上記位相比較器４の第１の出力CP及び第
２の出力DPがそれぞれ入力される。
また、前記ロウパスフィルタ７は、例えば第４図
（ａ）に示すように、抵抗41,42及び容量43から構成さ
れている。あるいは第４図（ｂ）に示すように、抵抗4
4,45,46及び容量47,48から構成されている。
（ａ）に示すように、抵抗41,42及び容量43から構成さ
れている。あるいは第４図（ｂ）に示すように、抵抗4
4,45,46及び容量47,48から構成されている。
前記第１及び第２のレベル変換回路8,9はそれぞれ、
例えば第５図に示すように、２個のＰチャネルトランジ
スタ51,52と１個のＮチャネルトランジスタ53とから構
成されている。上記Ｐチャネルトランジスタ51のソー
ス，ドレイン間は電源電圧VCCと前記電圧PVを得るノー
ド54との間に挿入されており、このトランジスタ51のゲ
ートには前記ロウパスフィルタ７から出力される電圧Vo
ffが入力される。上記Ｐチャネルトランジスタ52のソー
ス，ドレイン間は電源電圧VCCと上記ノード54との間に
挿入されており、このトランジスタ52のゲートはノード
54に接続されている。上記Ｎチャネルトランジスタ53の
ソース，ドレイン間は上記ノード54と接地との間に挿入
されており、第１のレベル変換回路８ではこのトランジ
スタ53のゲートに前記基準電圧Vrefが入力され、第２の
レベル変換回路９ではこのトランジスタ53のゲートに前
記制御電圧Vcontが入力される。
例えば第５図に示すように、２個のＰチャネルトランジ
スタ51,52と１個のＮチャネルトランジスタ53とから構
成されている。上記Ｐチャネルトランジスタ51のソー
ス，ドレイン間は電源電圧VCCと前記電圧PVを得るノー
ド54との間に挿入されており、このトランジスタ51のゲ
ートには前記ロウパスフィルタ７から出力される電圧Vo
ffが入力される。上記Ｐチャネルトランジスタ52のソー
ス，ドレイン間は電源電圧VCCと上記ノード54との間に
挿入されており、このトランジスタ52のゲートはノード
54に接続されている。上記Ｎチャネルトランジスタ53の
ソース，ドレイン間は上記ノード54と接地との間に挿入
されており、第１のレベル変換回路８ではこのトランジ
スタ53のゲートに前記基準電圧Vrefが入力され、第２の
レベル変換回路９ではこのトランジスタ53のゲートに前
記制御電圧Vcontが入力される。
次にまず、第１図中のPLL回路部１の動作を説明す
る。いま、第６図のタイミングチャートに示すように、
インバータ５における遅延時間を含む可変遅延回路３の
遅延時間がT/2（Ｔは基準周波数信号Frefの周期）より
も小さいときには、位相比較器４の第１の出力CPが高レ
ベル（“H"）の状態となり、第２の出力DPは遅延時間が
短い分だけ高レベルとなる。この第２の出力DPの高レベ
ルはチャージポンプ回路６に対しディスチャージパルス
として入力される。チャージポンプ回路６では第３図中
のＮチャネルトランジスタ36が出力DPの高レベル期間に
オン状態となり、その出力37を放電する。このため、ロ
ウパスフィルタ７の出力電圧Voffは低下する。ここで、
基準電圧Vrefが例えば電源電圧VCCの1/2の電圧で一定に
なっているとすれば、第１のレベル変換回路８の出力電
圧PVは上昇する。すなわち、いまＰチャネルトランジス
タ51のゲートにロウパスフィルタ７の出力電圧Voffが入
力され、Ｎチャネルトランジスタ53のゲートに基準電圧
Vrefが入力されているとする。上記のように電圧Voffが
低下することによってＰチャネルトランジスタ51に流れ
る電流が増加し、ノード54の電圧PVは上昇する。これに
より、第２図で示される第１の可変遅延回路３内の各基
本回路のトランスファゲート21,23における抵抗成分が
増加し、この結果として可変遅延回路３の遅延時間が大
きくなる。
る。いま、第６図のタイミングチャートに示すように、
インバータ５における遅延時間を含む可変遅延回路３の
遅延時間がT/2（Ｔは基準周波数信号Frefの周期）より
も小さいときには、位相比較器４の第１の出力CPが高レ
ベル（“H"）の状態となり、第２の出力DPは遅延時間が
短い分だけ高レベルとなる。この第２の出力DPの高レベ
ルはチャージポンプ回路６に対しディスチャージパルス
として入力される。チャージポンプ回路６では第３図中
のＮチャネルトランジスタ36が出力DPの高レベル期間に
オン状態となり、その出力37を放電する。このため、ロ
ウパスフィルタ７の出力電圧Voffは低下する。ここで、
基準電圧Vrefが例えば電源電圧VCCの1/2の電圧で一定に
なっているとすれば、第１のレベル変換回路８の出力電
圧PVは上昇する。すなわち、いまＰチャネルトランジス
タ51のゲートにロウパスフィルタ７の出力電圧Voffが入
力され、Ｎチャネルトランジスタ53のゲートに基準電圧
Vrefが入力されているとする。上記のように電圧Voffが
低下することによってＰチャネルトランジスタ51に流れ
る電流が増加し、ノード54の電圧PVは上昇する。これに
より、第２図で示される第１の可変遅延回路３内の各基
本回路のトランスファゲート21,23における抵抗成分が
増加し、この結果として可変遅延回路３の遅延時間が大
きくなる。
上記とは逆に、第７図のタイミングチャートに示すよ
うに、インバータ５における遅延時間を含む可変遅延回
路３の遅延時間がT/2（Ｔは基準周波数信号Frefの周
期）よりも大きいときには、位相比較器４の第２の出力
DPが低レベル（“L"）の状態となり、第１の出力CPは遅
延時間が長い分だけ低レベルとなる。この第１の出力CP
の低レベルはチャージポンプ回路６に対しチャージパル
スとして入力される。チャージポンプ回路６では第３図
中のＰチャネルトランジスタ35が出力CPの低レベル期間
にオン状態となり、その出力37を充電する。このため、
ロウパスフィルタ７の出力電圧Voffは上昇する。従っ
て、このときはノード54の電圧PVが低下し、第２図で示
される第１の可変遅延回路３内の各基本回路のトランス
ファゲート21,23における抵抗成分が減少し、この結果
として可変遅延回路３の遅延時間が小さくなる。
うに、インバータ５における遅延時間を含む可変遅延回
路３の遅延時間がT/2（Ｔは基準周波数信号Frefの周
期）よりも大きいときには、位相比較器４の第２の出力
DPが低レベル（“L"）の状態となり、第１の出力CPは遅
延時間が長い分だけ低レベルとなる。この第１の出力CP
の低レベルはチャージポンプ回路６に対しチャージパル
スとして入力される。チャージポンプ回路６では第３図
中のＰチャネルトランジスタ35が出力CPの低レベル期間
にオン状態となり、その出力37を充電する。このため、
ロウパスフィルタ７の出力電圧Voffは上昇する。従っ
て、このときはノード54の電圧PVが低下し、第２図で示
される第１の可変遅延回路３内の各基本回路のトランス
ファゲート21,23における抵抗成分が減少し、この結果
として可変遅延回路３の遅延時間が小さくなる。
そして、第８図のタイミングチャートに示すように、
第１の可変遅延回路３の遅延時間が前記T/2に等しくな
り、PLLループが変化しない安定状態にあるときには、
位相比較器４の両出力CP,DPとも“H",“L"の一定レベル
となる。このとき、第１のレベル変換回路８の出力PVの
電位は一定になり、第１の可変遅延回路３における遅延
量は一定のままになる。以上の動作により、この可変遅
延回路３の遅延時間は非常に正確に制御されることにな
る。
第１の可変遅延回路３の遅延時間が前記T/2に等しくな
り、PLLループが変化しない安定状態にあるときには、
位相比較器４の両出力CP,DPとも“H",“L"の一定レベル
となる。このとき、第１のレベル変換回路８の出力PVの
電位は一定になり、第１の可変遅延回路３における遅延
量は一定のままになる。以上の動作により、この可変遅
延回路３の遅延時間は非常に正確に制御されることにな
る。
一方、VCO部２においては、制御電圧Vcontが基準電圧
Vrefと同じレベルであれば、第２のレベル変換回路９の
入力がPLL部１の第１のレベル変換回路８の入力と同じ
になるので、第２の可変遅延回路10内の各基本回路の遅
延時間はPLL部１の第１の可変遅延回路３内の各基本回
路の遅延時間と等しくなる。
Vrefと同じレベルであれば、第２のレベル変換回路９の
入力がPLL部１の第１のレベル変換回路８の入力と同じ
になるので、第２の可変遅延回路10内の各基本回路の遅
延時間はPLL部１の第１の可変遅延回路３内の各基本回
路の遅延時間と等しくなる。
ここで、PLL部１の第１の可変遅延回路３内の基本回
路１段当りの遅延時間ｔは次式で与えられる。
路１段当りの遅延時間ｔは次式で与えられる。
また、VCO部２の第２の可変遅延回路10とインバータ1
1とからなるリング発振回路における発振周波数FVCOは
次式で与えられる。
1とからなるリング発振回路における発振周波数FVCOは
次式で与えられる。
従って、３式に２式を代入すると次の４式が得られ
る。
る。
すなわち、VCO部２のリング発振回路における発振周
波数FVCOは、n,mの値と基準周波数信号Frefのみに基づ
いて決定され、製造条件のばらつきに依存しないで中心
周波数が安定した発振出力が得られるようになる。ま
た、制御電圧Vcontのレベルを変化させれば、レベル変
換回路９の出力PVが変化し、可変遅延回路10の遅延時間
が変化するので、FVCOも変化するようになる。
波数FVCOは、n,mの値と基準周波数信号Frefのみに基づ
いて決定され、製造条件のばらつきに依存しないで中心
周波数が安定した発振出力が得られるようになる。ま
た、制御電圧Vcontのレベルを変化させれば、レベル変
換回路９の出力PVが変化し、可変遅延回路10の遅延時間
が変化するので、FVCOも変化するようになる。
ここで、制御電圧Vcont（Ｖ）対発振周波数信号FVCO
（Hz）特性の一例を第９図に示す。第９図において、各
特性曲線a,b,cが立上がるまでの制御電圧Vcontの値Vth
a,Vthb,Vthｃは、前記第５図のレベル変換回路内のＮチ
ャネルトランジスタ53の閾値電圧である。すなわち、こ
のトランジスタ53の閾値電圧のばらつきが製造時におけ
るばらつきとなって発振周波数信号FVCOに影響を与え、
通常、このばらつきの範囲は0.6V程度である。
（Hz）特性の一例を第９図に示す。第９図において、各
特性曲線a,b,cが立上がるまでの制御電圧Vcontの値Vth
a,Vthb,Vthｃは、前記第５図のレベル変換回路内のＮチ
ャネルトランジスタ53の閾値電圧である。すなわち、こ
のトランジスタ53の閾値電圧のばらつきが製造時におけ
るばらつきとなって発振周波数信号FVCOに影響を与え、
通常、このばらつきの範囲は0.6V程度である。
このような特性は次のようにして得られる。すなわ
ち、VCO部２における第２のレベル変換回路９では、第
５図のＰチャネルトランジスタ51のゲートにロウパスフ
ィルタ７からの出力電圧Voffが入力され、Ｎチャネルト
ランジスタ53のゲートに制御電圧Vcontが入力される。
そしていま、制御電圧Vcontがトランジスタ53の閾値電
圧を越えるまではトランジスタ53はオフしている。他
方、電圧Voffが入力されているトランジスタ51はオン状
態であるとする。このとき、トランジスタ52は、ゲート
とソース間の電位差がＰチャネルトランジスタの閾値電
圧を越えているときにはオンする。ところが、出力ノー
ド54の電圧PVは、オンしているトランジスタ51により既
にVCCにされている。この場合、出力電圧PVにより、第
２の可変遅延回路10内の各基本回路内のトランスファゲ
ート（第２図中の符号21,23）がオフするため、インバ
ータ11とからなるリング発振回路は発振しない。従っ
て、第９図に示すように発振周波数信号FVCOは０（Hz）
となる。そして、制御電圧Vcontがトランジスタ53の閾
値電圧を越えた時点で、各特性曲線a,b,cが立上がる。
そして、各特性曲線a,b,cは、Vcont＝Vrefとなったとき
の中心周波数Fcを必ず通過する。
ち、VCO部２における第２のレベル変換回路９では、第
５図のＰチャネルトランジスタ51のゲートにロウパスフ
ィルタ７からの出力電圧Voffが入力され、Ｎチャネルト
ランジスタ53のゲートに制御電圧Vcontが入力される。
そしていま、制御電圧Vcontがトランジスタ53の閾値電
圧を越えるまではトランジスタ53はオフしている。他
方、電圧Voffが入力されているトランジスタ51はオン状
態であるとする。このとき、トランジスタ52は、ゲート
とソース間の電位差がＰチャネルトランジスタの閾値電
圧を越えているときにはオンする。ところが、出力ノー
ド54の電圧PVは、オンしているトランジスタ51により既
にVCCにされている。この場合、出力電圧PVにより、第
２の可変遅延回路10内の各基本回路内のトランスファゲ
ート（第２図中の符号21,23）がオフするため、インバ
ータ11とからなるリング発振回路は発振しない。従っ
て、第９図に示すように発振周波数信号FVCOは０（Hz）
となる。そして、制御電圧Vcontがトランジスタ53の閾
値電圧を越えた時点で、各特性曲線a,b,cが立上がる。
そして、各特性曲線a,b,cは、Vcont＝Vrefとなったとき
の中心周波数Fcを必ず通過する。
このように第５図のような構成のレベル変換回路を用
いれば、発振周波数信号FVCOは0Hzから始まり、途中Vco
ntがトランジスタ53の閾値電圧を越えた時点で増加し始
め、必ず一定の中心周波数Fcを通過するような特性を実
現することができる。
いれば、発振周波数信号FVCOは0Hzから始まり、途中Vco
ntがトランジスタ53の閾値電圧を越えた時点で増加し始
め、必ず一定の中心周波数Fcを通過するような特性を実
現することができる。
いま仮に、VCCを５（Ｖ）、Vrefを2.5（Ｖ）、Ｎチャ
ネルトランジスタ53の閾値電圧Vthを1.2（Ｖ）とし、Vc
ont＝Vref＝2.5（Ｖ）のときに得られるFVCOが10（MH
z）となるように設計すると、Vcontが０〜2.5（Ｖ）の
範囲でFVCOが０〜10（MHz）の可変範囲を持つVCO回路を
実現することができる。
ネルトランジスタ53の閾値電圧Vthを1.2（Ｖ）とし、Vc
ont＝Vref＝2.5（Ｖ）のときに得られるFVCOが10（MH
z）となるように設計すると、Vcontが０〜2.5（Ｖ）の
範囲でFVCOが０〜10（MHz）の可変範囲を持つVCO回路を
実現することができる。
ところで、上記第５図に示すようなレベル変換回路8,
9を第１図に使用した場合、第９図の特性図に示したよ
うなVcontがトランジスタ53の閾値電圧を越えた時点か
ら急にFVCO特性曲線が立ち上がり始めるため、各特性曲
線a,b,cの傾きが大きく、ΔFVCO/ΔVcontの値が比較的
大きくなってしまう。このことは、前記第１図のVCO回
路に外部からノイズが混入すると、ΔVcontの変化に対
してΔFVCOの変化量が多くなり、発振周波数が変動する
恐れがある。また、Vcontの可変範囲も接地電圧からＮ
チャネルトランジスタの閾値電圧VthN分だけせまくなっ
てしまう。
9を第１図に使用した場合、第９図の特性図に示したよ
うなVcontがトランジスタ53の閾値電圧を越えた時点か
ら急にFVCO特性曲線が立ち上がり始めるため、各特性曲
線a,b,cの傾きが大きく、ΔFVCO/ΔVcontの値が比較的
大きくなってしまう。このことは、前記第１図のVCO回
路に外部からノイズが混入すると、ΔVcontの変化に対
してΔFVCOの変化量が多くなり、発振周波数が変動する
恐れがある。また、Vcontの可変範囲も接地電圧からＮ
チャネルトランジスタの閾値電圧VthN分だけせまくなっ
てしまう。
このような場合には、前記第１及び第２のレベル変換
回路8,9として、第10図のような構成のものを使用すれ
ばよい。すなわち、この第10図のレベル変換回路では、
新たにノード54と接地との間にＮチャネルトランジスタ
55のソース，ドレイン間を挿入し、このトランジスタ55
のゲートに一定電圧E1を入力するようにしたものであ
る。ただし一定電圧E1はＮチャネルトランジスタ55の閾
値電圧よりも大きくされており、このトランジスタ55は
常時オン状態にされる。
回路8,9として、第10図のような構成のものを使用すれ
ばよい。すなわち、この第10図のレベル変換回路では、
新たにノード54と接地との間にＮチャネルトランジスタ
55のソース，ドレイン間を挿入し、このトランジスタ55
のゲートに一定電圧E1を入力するようにしたものであ
る。ただし一定電圧E1はＮチャネルトランジスタ55の閾
値電圧よりも大きくされており、このトランジスタ55は
常時オン状態にされる。
このレベル変換回路では、トランジスタ55が常時オン
状態になることで、PVの電圧はVCC側から接地側に引か
れ、トランジスタ51,52,53,55のつりあいがとれた状態
で電圧PVが設定される。従って、上記トランジスタ55の
大きさを大きくしていけば、制御電圧Vcont（Ｖ）対発
振周波数信号FVCO（Hz）特性は第11図に示すように、特
性a,b,cの如く順次なだらかなものとなる。これによ
り、外部ノイズによる影響を低減させることができる。
しかも、Vcontの可変範囲も接地電圧にまで広げること
ができる。
状態になることで、PVの電圧はVCC側から接地側に引か
れ、トランジスタ51,52,53,55のつりあいがとれた状態
で電圧PVが設定される。従って、上記トランジスタ55の
大きさを大きくしていけば、制御電圧Vcont（Ｖ）対発
振周波数信号FVCO（Hz）特性は第11図に示すように、特
性a,b,cの如く順次なだらかなものとなる。これによ
り、外部ノイズによる影響を低減させることができる。
しかも、Vcontの可変範囲も接地電圧にまで広げること
ができる。
第12図の回路は上記実施例のVCO回路で使用される前
記第１及び第２のレベル変換回路8.9の具体的な構成を
示す回路図である。この第12図の場合には、上記第10図
回路内のＮチャネルトランジスタ55のゲートに一定電圧
E1を入力する代わりに、そのゲートを、ドレイン側すな
わちPVの出力ノード54に接続するようにしたものであ
る。第10図のように、ゲートに一定電圧E1を入力した場
合にトランジスタ55に流れる電流はほぼ一定となり、ト
ランジスタ55は定電流源的な動作を行なう。これに対
し、第12図のようにトランジスタ55のゲートをドレイン
に接続した場合でもトランジスタ55は常時オンし、上記
第11図とほぼ同様の特性を得ることができる。
記第１及び第２のレベル変換回路8.9の具体的な構成を
示す回路図である。この第12図の場合には、上記第10図
回路内のＮチャネルトランジスタ55のゲートに一定電圧
E1を入力する代わりに、そのゲートを、ドレイン側すな
わちPVの出力ノード54に接続するようにしたものであ
る。第10図のように、ゲートに一定電圧E1を入力した場
合にトランジスタ55に流れる電流はほぼ一定となり、ト
ランジスタ55は定電流源的な動作を行なう。これに対
し、第12図のようにトランジスタ55のゲートをドレイン
に接続した場合でもトランジスタ55は常時オンし、上記
第11図とほぼ同様の特性を得ることができる。
第13図は上記実施例のVCO回路で使用される前記第１
及び第２のレベル変換回路8.9の具体的な構成を示す回
路図である。この第13図回路の場合には、上記第５図回
路内のＰチャネルトランジスタ52のゲートをPVの出力ノ
ード54に接続する代わりに、そのゲートに一定電圧E2を
入力することによって、トランジスタ52を定電流負荷と
して使用するようにしたものである。この場合にも前記
第９図に示すような特性を得ることができる。
及び第２のレベル変換回路8.9の具体的な構成を示す回
路図である。この第13図回路の場合には、上記第５図回
路内のＰチャネルトランジスタ52のゲートをPVの出力ノ
ード54に接続する代わりに、そのゲートに一定電圧E2を
入力することによって、トランジスタ52を定電流負荷と
して使用するようにしたものである。この場合にも前記
第９図に示すような特性を得ることができる。
第14図は前記可変遅延回路3,10それぞれで使用される
基本回路の他の構成を示す回路図である。この第14図の
基本回路では、入力信号がＰチャネル及びＮチャネルト
ランジスタからなる第１のCMOSトランスファゲート25、
インバータ22、Ｐチャネル及びＮチャネルトランジスタ
からなる第２のCMOSトランスファゲート26、インバータ
24を直列に介して出力される。第１及び第２のCMOSトラ
ンスファゲート25,26それぞれのＰチャネルトランジス
タ側のゲートには前記遅延量制御信号PVが供給され、Ｎ
チャネルトランジスタ側のゲートには新たな遅延量制御
信号NVが供給される。上記遅延量制御信号NVの電圧値
は、遅延量制御信号PVの電圧値が小さくなるときにはこ
れに対応して大きくなり、これとは逆にPVの電圧値が大
きくなるときにはこれに対応して小さくなる。
基本回路の他の構成を示す回路図である。この第14図の
基本回路では、入力信号がＰチャネル及びＮチャネルト
ランジスタからなる第１のCMOSトランスファゲート25、
インバータ22、Ｐチャネル及びＮチャネルトランジスタ
からなる第２のCMOSトランスファゲート26、インバータ
24を直列に介して出力される。第１及び第２のCMOSトラ
ンスファゲート25,26それぞれのＰチャネルトランジス
タ側のゲートには前記遅延量制御信号PVが供給され、Ｎ
チャネルトランジスタ側のゲートには新たな遅延量制御
信号NVが供給される。上記遅延量制御信号NVの電圧値
は、遅延量制御信号PVの電圧値が小さくなるときにはこ
れに対応して大きくなり、これとは逆にPVの電圧値が大
きくなるときにはこれに対応して小さくなる。
第15図は、可変遅延回路3,10それぞれが上記第14図の
ような基本回路を用いて構成されている場合の、前記第
１及び第２のレベル変換回路8.9の具体的な構成を示す
回路図である。この第15図回路では、前記第５図回路に
対してさらにＰチャネルトランジスタ56とＮチャネルト
ランジスタ57が追加されている。上記追加されたＰチャ
ネルトランジスタ56のソース，ドレイン間は電源電圧V
CCと遅延量制御信号NVの出力ノード58との間に挿入さ
れ、そのゲートはPVの出力ノード54に接続されている。
追加されたＮチャネルトランジスタ57のソース，ドレイ
ン間はNVの出力ノード58と接地との間に挿入され、その
ゲートはNVの出力ノード58に接続されている。すなわ
ち、新たに追加されたトランジスタ56と57はPVを入力と
するインバータを構成しているため、その出力NVの電圧
変化方向はPVの逆になる。
ような基本回路を用いて構成されている場合の、前記第
１及び第２のレベル変換回路8.9の具体的な構成を示す
回路図である。この第15図回路では、前記第５図回路に
対してさらにＰチャネルトランジスタ56とＮチャネルト
ランジスタ57が追加されている。上記追加されたＰチャ
ネルトランジスタ56のソース，ドレイン間は電源電圧V
CCと遅延量制御信号NVの出力ノード58との間に挿入さ
れ、そのゲートはPVの出力ノード54に接続されている。
追加されたＮチャネルトランジスタ57のソース，ドレイ
ン間はNVの出力ノード58と接地との間に挿入され、その
ゲートはNVの出力ノード58に接続されている。すなわ
ち、新たに追加されたトランジスタ56と57はPVを入力と
するインバータを構成しているため、その出力NVの電圧
変化方向はPVの逆になる。
ところで、上記第15図に示すレベル変換回路におい
て、トランジスタ53のゲートに入力される基準電圧Vref
もしくは制御電圧Vcontの変化量に対し、NVの変化量は
減衰すする方向にあるため、同じ基準電圧Vrefもしくは
制御電圧Vcontの変化量に対し、PVとNVの変化量に差を
生じてしまう。これにより、前記第14図に示す基本回路
内の第１及び第２のCMOSトランスファゲート25,26のＮ
チャネルトランジスタのゲート電圧変化量が小さくな
り、基本回路における遅延時間の変化量が低下し、発振
周波数の制御性が損われる恐れがある。
て、トランジスタ53のゲートに入力される基準電圧Vref
もしくは制御電圧Vcontの変化量に対し、NVの変化量は
減衰すする方向にあるため、同じ基準電圧Vrefもしくは
制御電圧Vcontの変化量に対し、PVとNVの変化量に差を
生じてしまう。これにより、前記第14図に示す基本回路
内の第１及び第２のCMOSトランスファゲート25,26のＮ
チャネルトランジスタのゲート電圧変化量が小さくな
り、基本回路における遅延時間の変化量が低下し、発振
周波数の制御性が損われる恐れがある。
このようにPVとNVの変化量に差が生じることが問題と
なるような場合には、第15図のレベル変換回路の代わり
に第16図に示すような構成のものを使用すればよい。こ
のレベル変換回路では、NVの変化量の減衰を補うため
に、第15図回路に対して新たにＮチャネルトランジスタ
59、Ｐチャネルトランジスタ60及びＮチャネルトランジ
スタ61が追加されている。
なるような場合には、第15図のレベル変換回路の代わり
に第16図に示すような構成のものを使用すればよい。こ
のレベル変換回路では、NVの変化量の減衰を補うため
に、第15図回路に対して新たにＮチャネルトランジスタ
59、Ｐチャネルトランジスタ60及びＮチャネルトランジ
スタ61が追加されている。
上記トランジスタ59のソース，ドレイン間はNVの出力
ノード58と接地との間に挿入されている。また、上記ト
ランジスタ60のソース，ドレイン間は電源電圧VCCと上
記トランジスタ59のゲートノード62との間に挿入され、
そのゲートはノード62に接続されている。さらに上記ト
ランジスタ61のソース，ドレイン間は上記ノード62と接
地の間に挿入され、そのゲートには基準電圧Vrefもしく
は制御電圧Vcontが入力されている。
ノード58と接地との間に挿入されている。また、上記ト
ランジスタ60のソース，ドレイン間は電源電圧VCCと上
記トランジスタ59のゲートノード62との間に挿入され、
そのゲートはノード62に接続されている。さらに上記ト
ランジスタ61のソース，ドレイン間は上記ノード62と接
地の間に挿入され、そのゲートには基準電圧Vrefもしく
は制御電圧Vcontが入力されている。
すなわち、このレベル変換回路では、基準電圧Vrefも
しくは制御電圧Vcontが上昇することによって、PVが低
下しかつNVが上昇する際に、トランジスタ60と61とから
なるインバータによりノード62の電圧が低下する。これ
によりトランジスタ59に流れる電流が減少する。このよ
うに、トランジスタ56がNVを上昇させる方向に作用する
ため、NVの変化量の減衰が補なわれる。
しくは制御電圧Vcontが上昇することによって、PVが低
下しかつNVが上昇する際に、トランジスタ60と61とから
なるインバータによりノード62の電圧が低下する。これ
によりトランジスタ59に流れる電流が減少する。このよ
うに、トランジスタ56がNVを上昇させる方向に作用する
ため、NVの変化量の減衰が補なわれる。
［発明の効果］ 以上説明したようにこの発明よれば、可変遅延回路の
遅延時間を制御することによって発振周波数の中心周波
数を決定でき、この遅延時間を位相同期ループにより精
度良く制御できるので、製造条件のばらつきに依存しな
い安定した中心周波数が得られる。また、基準周波数信
号によって上記遅延時間が変わるため、中心周波数を任
意に設定でき、発振周波数の帯域を任意に設定できるよ
うになる。
遅延時間を制御することによって発振周波数の中心周波
数を決定でき、この遅延時間を位相同期ループにより精
度良く制御できるので、製造条件のばらつきに依存しな
い安定した中心周波数が得られる。また、基準周波数信
号によって上記遅延時間が変わるため、中心周波数を任
意に設定でき、発振周波数の帯域を任意に設定できるよ
うになる。
第１図はこの発明に係る電圧制御発振回路の全体の構成
を示すブロック図、第２図は第１図中の可変遅延回路の
１段分の具体例を示す回路図、第３図は第１図中の位相
比較器及びチャージポンプ回路の具体例を示す回路図、
第４図は第１図中のロウパスフィルタの具体例を示す回
路図、第５図は第１図中のレベル変換回路の具体例を示
す回路図、第６図ないし第８図はそれぞれ第１図中のPL
L部の動作例を示すタイミングチャート、第９図は第５
図のレベル変換回路の特性図、第10図は第１図中のレベ
ル変換回路の上記とは異なる具体例を示す回路図、第11
図は第10図のレベル変換回路の特性図、第12図及び第13
図はそれぞれ第１図中のレベル変換回路の他の具体例を
示す回路図、第14図は第１図中の可変遅延回路の１段分
の上記とは異なる具体例を示す回路図、第15図及び第16
図はそれぞれ第14図の可変遅延回路を用いた場合の第１
図中のレベル変換回路の具体例を示す回路図、第17図は
従来の電圧制御回路を示す図である。 １……PLL部、２……VCO部、３……第１の可変遅延回
路、４……位相比較器、５……インバータ、６……チャ
ージポンプ回路、７……ロウパスフィルタ（LPF）、８
……第１のレベル変換回路、９……第２のレベル変換回
路、10……第２の可変遅延回路、11……インバータ、21
……第１のトランスファゲート、22,24……インバー
タ、23……第２のトランスファゲート、25……第１のCM
OSトランスファゲート、26……第２のCMOSトランスファ
ゲート、51,52,56,60……Ｐチャネルトランジスタ、53,
55,57,61……Ｎチャネルトランジスタ。
を示すブロック図、第２図は第１図中の可変遅延回路の
１段分の具体例を示す回路図、第３図は第１図中の位相
比較器及びチャージポンプ回路の具体例を示す回路図、
第４図は第１図中のロウパスフィルタの具体例を示す回
路図、第５図は第１図中のレベル変換回路の具体例を示
す回路図、第６図ないし第８図はそれぞれ第１図中のPL
L部の動作例を示すタイミングチャート、第９図は第５
図のレベル変換回路の特性図、第10図は第１図中のレベ
ル変換回路の上記とは異なる具体例を示す回路図、第11
図は第10図のレベル変換回路の特性図、第12図及び第13
図はそれぞれ第１図中のレベル変換回路の他の具体例を
示す回路図、第14図は第１図中の可変遅延回路の１段分
の上記とは異なる具体例を示す回路図、第15図及び第16
図はそれぞれ第14図の可変遅延回路を用いた場合の第１
図中のレベル変換回路の具体例を示す回路図、第17図は
従来の電圧制御回路を示す図である。 １……PLL部、２……VCO部、３……第１の可変遅延回
路、４……位相比較器、５……インバータ、６……チャ
ージポンプ回路、７……ロウパスフィルタ（LPF）、８
……第１のレベル変換回路、９……第２のレベル変換回
路、10……第２の可変遅延回路、11……インバータ、21
……第１のトランスファゲート、22,24……インバー
タ、23……第２のトランスファゲート、25……第１のCM
OSトランスファゲート、26……第２のCMOSトランスファ
ゲート、51,52,56,60……Ｐチャネルトランジスタ、53,
55,57,61……Ｎチャネルトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 悟史 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイコンエンジニアリング株式会 社内 (56)参考文献 特開 昭55−55621（ＪＰ，Ａ) 特開 昭61−107810（ＪＰ，Ａ) 特開 昭61−214615（ＪＰ，Ａ) 特開 昭55−37031（ＪＰ，Ａ)
Claims (5)
- 【請求項１】それぞれが第１の制御信号に基づいて信号
遅延時間が制御される縦続接続されたｍ段の遅延段から
なり基準周波数信号を所定時間遅延する第１の遅延手段
と、上記第１の遅延手段の出力と上記基準周波数信号の
位相差に応じた位相差電圧を発生する位相差電圧発生手
段と、基準電圧と上記位相差電圧に基づいて上記第１の
遅延手段内の各遅延段における信号遅延時間を決定する
ための上記第１の制御信号を発生する第１の制御信号発
生手段とからなる位相同期ループ部と、 それぞれが上記第１の遅延手段内の各遅延段と等価な構
成にされ縦続接続されたｎ段の遅延段からなる第２の遅
延手段と、上記第２の遅延手段の出力をその入力側に帰
還することにより第２の遅延手段と共にリング発振回路
を構成する帰還手段と、出力周波数制御用の制御電圧と
上記位相差電圧に基づいて上記第２の遅延手段内の各遅
延段における信号遅延時間を決定するための第２の制御
信号を発生する第２の制御信号発生手段とからなる電圧
制御発振部とを具備し、 上記第１及び第２の遅延手段内の各遅延段のそれぞれ
が、第１のトランスミッションゲート、この第１のトラ
ンスミッションゲートの出力が供給される第１のインバ
ータ、この第１のインバータの出力が供給される第２の
トランスミッションゲート、この第２のトランスミッシ
ョンゲートの出力が供給される第２のインバータで構成
され、 上記第１及び第２の制御信号発生手段のそれぞれが、第
１の電圧と出力ノードとの間にソース、ドレイン間が挿
入されゲートに上記位相差電圧が供給される第１極性の
第１のトランジスタと、上記第１の電圧と上記出力ノー
ドとの間にソース、ドレイン間が挿入されゲートが上記
出力ノードに接続された第１極性の第２のトランジスタ
と、上記出力ノードと第２の電圧との間にソース、ドレ
イン間が挿入されゲートに上記基準電圧又は制御電圧が
供給される第２極性の第３のトランジスタとから構成さ
れ、上記第１及び第２の制御信号発生手段の出力ノード
の信号を上記第１及び第２の制御信号として上記及び第
２の遅延手段内の各遅延手段の第１及び第２のトランス
ミッションゲートのゲート電極にそれぞれ供給するよう
に構成したことを特徴とする電圧制御発振回路。 - 【請求項２】それぞれが第１の制御信号に基づいて信号
遅延時間が制御される縦続接続されたｍ段の遅延段から
なり基準周波数信号を所定時間遅延する第１の遅延手段
と、上記第１の遅延手段の出力と上記基準周波数信号の
位相差に応じた位相差電圧を発生する位相差電圧発生手
段と、基準電圧と上記位相差電圧に基づいて上記第１の
遅延手段内の各遅延段における信号遅延時間を決定する
ための上記第１の制御信号を発生する第１の制御信号発
生手段とからなる位相同期ループ部と、 それぞれが上記第１の遅延手段内の各遅延段と等価な構
成にされ縦続接続されたｎ段の遅延段からなる第２の遅
延手段と、上記第２の遅延手段の出力をその入力側に帰
還することにより第２の遅延手段と共にリング発振回路
を構成する帰還手段と、出力周波数制御用の制御電圧と
上記位相差電圧に基づいて上記第２の遅延手段内の各遅
延段における信号遅延時間を決定するための第２の制御
信号を発生する第２の制御信号発生手段とからなる電圧
制御発振部とを具備し、 上記第１及び第２の遅延手段内の各遅延段のそれぞれ
が、第１のトランスミッションゲート、この第１のトラ
ンスミッションゲートの出力が供給される第１のインバ
ータ、この第１のインバータの出力が供給される第２の
トランスミッションゲート、この第２のトランスミッシ
ョンゲートの出力が供給される第２のインバータで構成
され、 上記第１及び第２の制御信号発生手段のそれぞれが、第
１の電圧と出力ノードとの間にソース、ドレイン間が挿
入されゲートに上記位相差電圧が供給される第１極性の
第１のトランジスタと、上記第１の電圧と上記出力ノー
ドとの間にソース、ドレイン間が挿入されゲートが上記
出力ノードに接続された第１極性の第２のトランジスタ
と、上記出力ノードと第２の電圧との間にソース、ドレ
イン間が挿入されゲートに上記基準電圧又は制御電圧が
供給される第２極性の第３のトランジスタと、上記出力
ノードと第２の電圧との間にソース、ドレイン間が挿入
され常時導通状態となるように設定された第２極性の第
４のトランジスタとから構成され、上記第１及び第２の
制御信号発生手段の出力ノードの信号を上記第１及び第
２の制御信号として上記及び第２の遅延手段内の各遅延
段の第１及び第２のトランスミッションゲートのゲート
電極にそれぞれ供給するように構成したことを特徴とす
る電圧制御発振回路。 - 【請求項３】前記第４のトランジスタのゲートにはこの
第４のトランジスタが導通状態となるような一定電圧が
供給されている請求項２記載の電圧制御発振回路。 - 【請求項４】前記第４のトランジスタのゲートが前記第
１及び第２の制御信号発生手段それぞれの出力ノードに
接続されている請求項２記載の電圧制御発振回路。 - 【請求項５】それぞれが第１、第２の制御信号に基づい
て信号遅延時間が制御される縦続接続されたｍ段の遅延
段からなり基準周波数信号を所定時間遅延する第１の遅
延手段と、上記第１の遅延手段の出力と上記基準周波数
信号の位相差に応じた位相差電圧を発生する位相差電圧
発生手段と、基準電圧と上記位相差電圧に基づいて上記
第１の遅延手段内の各遅延段における信号遅延時間を決
定するための上記第１、第２の制御信号を発生する第１
の制御信号発生手段とからなる位相同期ループ部と、 それぞれが上記第１の遅延手段内の各遅延段と等価な構
成にされ縦続接続されたｎ段の遅延段からなる第２の遅
延手段と、上記第２の遅延手段の出力をその入力側に帰
還することにより第２の遅延手段と共にリング発振回路
を構成する帰還手段と、出力周波数制御用の制御電圧と
上記位相差電圧に基づいて上記第２の遅延手段内の各遅
延段における信号遅延時間を決定するための第３、第４
の制御信号を発生する第２の制御信号発生手段とからな
る電圧制御発振部とを具備し、 上記第１及び第２の遅延手段内の各遅延段のそれぞれ
が、Ｐチャネルトランジスタ及びＮチャネルトランジス
タからなる第１のCMOSトランスミッションゲート、この
第１のCMOSトランスミッションゲートの出力が供給され
る第１のインバータ、この第１のインバータの出力が供
給されるＰチャネルトランジスタ及びＮチャネルトラン
ジスタからなる第２のCMOSトランスミッションゲート、
この第２のCMOSトランスミッションゲートの出力が供給
される第２のインバータで構成され、 上記第１及び第２の制御信号発生手段のそれぞれが、第
１の電圧と第１の出力ノードとの間にソース、ドレイン
間が挿入されゲートに上記位相差電圧が供給される第１
極性の第１のトランジスタと、上記第１の電圧と上記第
１の出力ノードとの間にソース、ドレイン間が挿入され
ゲートが上記第１の出力ノードに接続された第１極性の
第２のトランジスタと、上記第１の出力ノードと第２の
電圧との間にソース、ドレイン間が挿入されゲートに上
記基準電圧又は制御電圧が供給される第２極性の第３の
トランジスタと、上記第１の電圧と第２の出力ノードと
の間にソース、ドレイン間が挿入されゲートが上記第１
の出力ノードに接続された第１極性の第４のトランジス
タと、上記第２の出力ノードと第２の電圧との間にソー
ス、ドレイン間が挿入されゲートが上記第２の出力ノー
ドに接続された第２極性の第５のトランジスタとから構
成され、上記第１及び第２の制御信号発生手段の第１の
出力ノードの信号を上記第１、第３の制御信号として上
記第１及び第２の遅延手段内の各遅延段の第１及び第２
のCMOSトランスミッションゲートのＰチャネルトランジ
スタのゲートに供給し、第２の出力ノードの信号を上記
第２、第４の制御信号として上記第１及び第２の遅延手
段内の各遅延段の第１及び第２のCMOSトランスミッショ
ンゲートのＮチャネルトランジスタのゲートに供給する
ように構成したことを特徴とする電圧制御発振回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63119701A JP2531742B2 (ja) | 1988-05-17 | 1988-05-17 | 電圧制御発振回路 |
| US07/352,540 US4912433A (en) | 1988-05-17 | 1989-05-16 | VCO controlled by separate phase locked loop |
| EP89108840A EP0342626B1 (en) | 1988-05-17 | 1989-05-17 | Voltage controlled oscillator circuit |
| DE68916854T DE68916854T2 (de) | 1988-05-17 | 1989-05-17 | Spannungsgesteuerte Oszillatorschaltung. |
| KR1019890006579A KR920004335B1 (ko) | 1988-05-17 | 1989-05-17 | 전압제어발진회로 |
| HK83395A HK83395A (en) | 1988-05-17 | 1995-05-25 | Voltage controlled oscillator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63119701A JP2531742B2 (ja) | 1988-05-17 | 1988-05-17 | 電圧制御発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0289422A JPH0289422A (ja) | 1990-03-29 |
| JP2531742B2 true JP2531742B2 (ja) | 1996-09-04 |
Family
ID=14767940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63119701A Expired - Fee Related JP2531742B2 (ja) | 1988-05-17 | 1988-05-17 | 電圧制御発振回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4912433A (ja) |
| EP (1) | EP0342626B1 (ja) |
| JP (1) | JP2531742B2 (ja) |
| KR (1) | KR920004335B1 (ja) |
| DE (1) | DE68916854T2 (ja) |
| HK (1) | HK83395A (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0396015A (ja) * | 1989-09-08 | 1991-04-22 | Oki Electric Ind Co Ltd | 高速デジタルｐｌｌ装置 |
| FR2658015B1 (fr) * | 1990-02-06 | 1994-07-29 | Bull Sa | Circuit verrouille en phase et multiplieur de frequence en resultant. |
| US6150855A (en) * | 1990-02-06 | 2000-11-21 | Bull, S.A. | Phase-locked loop and resulting frequency multiplier |
| FR2664770A1 (fr) * | 1990-07-11 | 1992-01-17 | Bull Sa | Procede et systeme de transmission numerique de donnees en serie. |
| FR2664765B1 (fr) * | 1990-07-11 | 2003-05-16 | Bull Sa | Dispositif de serialisation et de deserialisation de donnees et systeme de transmission numerique de donnees en serie en resultant. |
| FR2664769A1 (fr) * | 1990-07-11 | 1992-01-17 | Bull Sa | Dispositif d'echantillonnage de donnees et systeme de transmission numerique de donnees en resultant. |
| JP2597739B2 (ja) * | 1990-08-24 | 1997-04-09 | 株式会社東芝 | 信号遅延回路、クロック信号発生回路及び集積回路システム |
| DE69130043T2 (de) * | 1990-09-18 | 1999-04-15 | Fujitsu Ltd., Kawasaki, Kanagawa | Elektronische Anordnung mit einem Bezugsverzögerungsgenerator |
| US5142696A (en) * | 1991-04-16 | 1992-08-25 | Motorola, Inc. | Current mirror having increased output swing |
| EP0520558A1 (en) * | 1991-06-27 | 1992-12-30 | Koninklijke Philips Electronics N.V. | Phase locked loop and digital phase comparator for use in a phase-locked loop |
| US5150078A (en) * | 1991-11-29 | 1992-09-22 | Hughes Aircraft Company | Low noise fine frequency step synthesizer |
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| US10361802B1 (en) | 1999-02-01 | 2019-07-23 | Blanding Hovenweep, Llc | Adaptive pattern recognition based control system and method |
| US5903454A (en) | 1991-12-23 | 1999-05-11 | Hoffberg; Linda Irene | Human-factored interface corporating adaptive pattern recognition based controller apparatus |
| US8352400B2 (en) | 1991-12-23 | 2013-01-08 | Hoffberg Steven M | Adaptive pattern recognition based controller apparatus and method and human-factored interface therefore |
| US6418424B1 (en) | 1991-12-23 | 2002-07-09 | Steven M. Hoffberg | Ergonomic man-machine interface incorporating adaptive pattern recognition based control system |
| US6400996B1 (en) | 1999-02-01 | 2002-06-04 | Steven M. Hoffberg | Adaptive pattern recognition based control system and method |
| US5552733A (en) * | 1993-01-19 | 1996-09-03 | Credence Systems Corporation | Precise and agile timing signal generator based on a retriggered oscillator |
| US5317284A (en) * | 1993-02-08 | 1994-05-31 | Hughes Aircraft Company | Wide band, low noise, fine step tuning, phase locked loop frequency synthesizer |
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| CA2134594A1 (en) * | 1994-04-12 | 1995-10-13 | Kimberly-Clark Worldwide, Inc. | Method for making soft tissue products |
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