KR910008514B1 - 재기동가능한 멀티바이브레이터 - Google Patents

Abstract

내용 없음.

Description

재기동가능한 멀티바이브레이터

제1도는 본 발명, 재기동가능한 멀티바이브레이터의 일실시예를 나타낸 블록도.

제2도는 제1도중 지연회로의 일부분을 구체적으로 나타낸 회로도.

제3도는 제1도의 동작예를 나타내는 타이밍도.

제4도, 제6도 및 제7도는 각각 본 발명의 다른 실시예를 나타낸 블록도.

제5도는 제4도의 동작예를 나타낸 타이밍도.

제8도는 제7도중 지연회로의 일부분을 구체적으로 나타낸 회로도.

제9도는 제7도중 위상비교기 및 충전펌프회로의 구체적인 일예를 나타낸 회로도.

제10도는 제7도중 저역여파기의 구체적인 일예를 나타낸 회로도.

제11도는 제7도중 레벨변환회로의 구체적인 일예를 나타낸 회로도.

제12도 내지 제14도는 제7도중 PLL부의 동작예를 나타낸 타이밍도.

제15도는 종래의 재기동가능한 멀티바이브레이터를 나타낸 구성도.

제16도는 제15도의 재기동가능한 멀티바이브레이터의 동작파형을 나타낸 타이밍도이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 펄스정형회로 2, 70 : 플립플롭회로

42, 52 : 세트우선형플립플롭회로 3, 43, 53, 73 : 제1지연회로

5, 45, 55, 75 : 제2지연회로 6, 46 : 앤드회로

7, 47 : 지연회로부 60 : PLL부

61 : 가변지연회로 62 : 위상비교기

64 : 충전펌프회로 65 : 저역여파기

66 : 레벨변화회로

본 발명은 반도체집적회로화시킨 단안정 회로에 관한 것으로, 특히 재기동이 가능한 멀티바이브레이터에 관한 것이다.

종래의 재기동가능한 멀티바이브레이터의 구성을 제15도에, 그 동작파형을 제16도에 각각 나타내어 놓고 있는데, 여기서 C 및 R은 집적회로의 외부에 접속된 콘덴서 및 저항이다. 트리거 입력으로는 상승엣지에서 기동하는 입력(A)과, 하강엣지에서 기동하는 입력(

)이 있고, 출력으로는 상호 보완적인 Q,，

가 있다. 지금 입력(Ａ), 출력(Q)기준으로 하여 입력(

)이 하이레벨(H), 입력(

)이 하이레벨(Ｈ)일 때, 입력(A)이 상승하면 출력(Q)은 하이레벨(H)로 된다. 그러면 노드(T2)에 접속되어 있는 내부스위치가 온 상태로 제어되어, 지금까지 전원전압(Vcc)레벨로 유지되어 있던 노드(T2)의 전위가 로우레벨측 기준입력전위(Vref(L))로 될 때, 상기 내부스위치가 오프상태로 제어되어 이번에는 전원전압(Vcc)노드로부터 저항(R) 및 콘덴서(C)의 회로에 충전전류가 흐르게 되고, 이 회로의 시정수에 따라 상기 노드(T2)의 전위가 상승하게 된다. 이 전위가 하이레벨측 기준입력전위(Vref(H))로 이르게 될 때 출력(Q)은 로우레벨로 반전되게 된다. 결국 출력(Q)은 일정폭(Tw)의 펄스로 출력되는데, 이 펄스폭(Tw)은 콘덴서(C)와 저항(R)에 따라 결정되게 된다.

상기한 바와 같이 출력(Q)이 하이레벨 상태로(로우레벨로 반전되기 전)의 기간에 두번째 입력(A)이 상승하게 되면 이 재입력의 시점에서 노드(Ｔ2)가 다시 충전되도록 내부스위치가 제어되어 출력(Q)의 펄스폭(Tw)은 첫번째 입력(A)으로부터 두번째 입력(A)에 까지의 시간(Tr)만큼 연장하게 된다. 두번째 입력(A)에 의해서 그 전의 첫번째 입력(A)이 무시되고, 재입력의 시점으로부터 출력(Q)의 하이레벨이 상기 Tw의 주기만큼 계속되게 된다.

따라서 이 Tw기간보다 짧은 간격으로 입력(A)이 연속해서 입력되면 출력(Q)은 하이레벨로 유지되게 된다.

그러나 상기와 같은 종래의 재기동가능한 멀티바이브레이터는 집적회로에 외부접속된 콘덴서(C) 및 저항(R)에 따라 출력 펄스폭(Tw)를 조정할 수는 있지만 인쇄회로 기판위에 설치할때에 부품수가 많기 때문에 설치면적을 많이 차지하게 되고, 공정수가 증가되는 등의 문제가 있었다. 또 상기 재기동가능한 멀티바이브레이터 자체도 상기한 것처럼 노드(T2)의 전압(Vref(L))(Vref(H))과 비교하기 위한 2개의 전압비교기를 필요로하기 때문에, 구성소자수가 많아져 회로설계가 곤란하였다.

이에 본 발명은 상기한 바와같이 집적회로의 회부접속 부품을 필요로 하고, 회로구성의 소자수도 많아짐에 따른 문제점을 해결하기 위해 발명된 것으로, 외부접속 부품이 불필요하게 되고, 설치면적이 줄어들므로써 구성소자수를 줄일 수 있으며 출력펄스폭을 정밀하게 조정할 수 있도록 된 재기동가능한 멀티바이브레이터를 제공하는데 그 목적이 있다.

이하 본 발명의 구성 및 작용, 효과에 대해 상세히 설명한다.

본 발명, 멀티바이브레이터는 입력신호를 소정시간 동안 지연시키는 제1지연회로와 이 제1지연회로의 출력이 입력되어 세트기능 또는 리세트기능를 하는 제2지연회로, 상기 입력신호 및 제2지연회로의 출력신호에 따라서 세트 또는 리세트되는 플립플롭회로, 어떤 설정시간내에 상기 입력신호가 다시 입력된 경우를 검출하여 상기 제2지연회로를 세트 또는 리세트 시키는 제어회로로 구성된 것을 특징으로 하고 있다.

상기와 같이 구성된 본 발명은, 입력신호의 예컨대 하강엣지에 따라 플립플롭회로가 세트되고, 상기 입력신호가 제1지연회로 및 제2지연회로를 거친경우에 플립플롭회로가 리세트 됨으로써 상기 두 지연회로의 지연시간에 동일한 출력펄스폭(Tw)이 얻어지게 되며, 또 최초의 입력신호에 따라 플립플롭회로가 세트되어 있는 기간내에 다시 신호가 입력되면, 이 두 번째 입력신호의 검출에 따라 제2지연회로가 세트 또는 리세트되어 플립플롭회로에 입력되는 예정리세트입력이 소멸되게되고, 그래서 상기 두 번째 입력신호에 대한 두 지연회로의 지연시간후에 상기 리세트입력이 발생하게 되어 상기 출력펄스폭이 길어지게 됨으로써, 상기 출력펄스폭(Tw)보다 짧은 간격으로 입력신호가 연속하여 입력되는 경우에는 플립플롭회로는 세트상태로 계속 유지하게 된다.

이하 도면을 참조하여 본 발명의 일실시예를 자세히 설명한다.

제1도는 집적회로화된 재기동가능한 멀티바이브레이터를 나타내고 있는데, 도면중 부호1은 입력클럭(

)을 펄스정형 시키는 펄스정형회로이고, 그 출력은 세트, 리세트형(SR형) 플립플롭회로(2)의 세트입력(S)으로 입력됨과 동시에 제1지연회로(3) 및 인버터회로(4)에 입력되게 된다.

상기 제1지연회로(3)의 출력은 예컨대 세트기능이 부착된 제2지연회로(5)에 입력되고, 이 제2지연회로(5)의 출력은 상기 플립플롭회로(2)의 리세트입력(R)으로서 입력되게 된다. 이 플립플롭회로(2)의 세트출력(Q) 및 상기 인버터회로(4)의 출력은 2입력 앤드회로(6)에 입력되고, 이 앤드회로(6)의 출력은 상기 제2지연회로(5)의 세트입력(SET)으로서 입력되게 된다.

상기 제2지연회로는 예컨대 제2도에 나타낸 기본회로가 필요한 수로 종속접속되어 구성되어 있다.

즉 전단계로부터의 입력과 세트입력(SET)이 2입력 노아회로(21)에 입력되고, 이 노아회로(21)의 출력단과 접지단과의 사이에 콘덴서(22)가 접속되며, 상기 제1지연회로(3)도, 예컨대 상기 제2도와 마찬가지인 기본회로가 필요한 수로 종속접속되어 구성되어 있는데, 세트입력(SET)에 대신하여 고정레벨(이 실시예에서는 로우레벨)이 설정되어 있다.

다음에 상기 제1도의 회로동작에 대하여 제3도를 참조하여 설명한다. 입력클럭(

)은 펄스정형회로(1)에 의해 일정 펄스폭으로 정형되는데, 여기서 이 입력클럭(

)의 펄스폭이 적절하면 상기 펄스정형회로(1)를 생략할 수도 있다.

먼저 입력클럭(또는 정형후의 클럭, 이하같음)(

)의 펄스간격(trr)이 소정의 출력펄스폭(Tw)보다 긴 경우에 대해서 설명한다. 입력클럭(

)의 하강엣지에 따라 플립플롭회로(2)가 세트되어서 출력(Q)이 하이레벨로 되는 한편, 상기 입력클럭(

)이 제1지연회로(3) 및 제2지연회로(5)에 의해 일정시간 늦어져 플립플립회로(2)를 리세트시켜 출력(Q)이 로우레벨로 된다. 또한 상기 출력(Q)이 하이레벨 기간에 입력클럭(

)이 로우레벨로 되면 인버터회로(4)의 출력이 하이레벨로 되고, 앤드회로(6)의 출력이 하이레벨로 되어서 제2지연회로(5)를 세트시키게 되는데, 이때 입력클럭(

)이 제1지연회로(3)내를 통과하도록 그 지연시간을 입력클럭(

)의 펄스폭보다 약간 길게해 놓으면 이 입력클력(

)이 지연회로부(7)내에서 소멸되지 않게 된다.

따라서 상기 두 지연회로(3,5)의 지연시간의 합계에 동일한 펄스폭(Tw)만큼 출력(Q)이 하이레벨로 된다.

다음에 입력클럭(

)이 입력된 후 상기 펄스폭(Tw)기간내에 다시 입력클럭(

)이 입력된 경우에 대해서 설명한다.

이 경우 두 번째 입력클럭(

)이 입력되는 때에 인버터회로(4)의 출력이 하이레벨로 되면 플립플롭회로(2)의 출력(Q)은 이전에 최초입력클럭(

)에 의해 하이레벨로 되어 있기 때문에 앤드회로(6)의 출력이 하이레벨로 되어 제2지연회로(5)를 세트시키게 된다. 이에 따라서 이때 제2지연회로(5)내를 통과하고 있는 최초입력클럭(

)이 소거되고, 이 최초입력클럭(

)의 지연에 따른 플립플롭회로(2)의 리세트는 이루어지지 않게 된다.

따라서 상기 두 번째의 입력클럭(

)의 입력시점으로부터 상기 펄스폭(Tw)의 기간후에 두 번째 입력클럭(

)의 지연에 따른 플립플롭회로(2)의 리세트가 이루어지게 된다. 또한 최초의 입력클럭(

)이 입력된 후에 상기 펄스폭(Tw)보다 짧은 간격으로 입력클럭(

)이 연속하여 입력되는 경우에는 상기한 것처럼 제2지연회로(5)내에 입력클럭(

)이 소거되고, 플립플롭회로(2)는 리세트 되지 않음으로 세트상태를 계속 유지하게 된다.

또한 상기 펄스폭(Tw)은 상기 지연회로(3,5)를 구성하는 상기 기본회로의 스테이지수가 필요수로 되도록 예컨대 마스터 슬라이스 방식에 따라 제조하든지 디지탈 제어방식에 따라 선택함으로써 용이하게 변경할 수가 있다.

또한 상기 플립플롭회로(2)에 세트입력(S)(입력클럭(

))과 리세트입력(R)(지연된 입력클록(

))이 동시에 입력되는 때에는, 플립플롭회로(2)의 출력(Q,Q)에 잡음펄스가 발생할 우려가 있는데, 이를 방지하기 위해서는 제4도에 나타낸 것처럼 세트 우선형의 세트 리세트형 플립플롭회로(42)를 이용하면 좋다.

이 제4도의 회로는 입력클럭(

)의 상승엣지에 따라 동작되도록 구성되어져 있는데, 여기서 부호 41은 펄스정형회로, 43은 제1지연회로, 45는 리세트 가능한 제2지연회로, 46은 재입력클럭검출용 앤드회로, 47은 지연회로이다. 상기 제4도의 회로에 있는 각 부분의 동작타이밍의 일예를 제5도에 나타내고 있다.

또한 상기 각 실시예의 회로에서는 집적회로에 전원접압이 인가될 때에 발생하는 잡음입력이 지연회로부(7,47)내를 통과함에 따라서 잡음출력이 발생할 우려가 있어, 이를 방지하기 위한 제6도의 회로는 상기 제4도의 회로에 비해서 펄스정형회로(51) 및 제1지연회로(53)에 리세트 기능을 가짐과 아울러 플립플롭회로(52)에 클리어기능을 갖추어서 클리어신호(CLR)를 입력시키고, 이 클리어신호(CLR)와 재입력클럭검출회로의 출력을 제2지연회로(55)의 리세트입력(RESET)으로 입력시키도록 한 점이 다르다

여기서 재입력클럭검출회로로서 제1낸드회로(56)가 이용되어, 클리어신호(CLR)를 인버터회로(54)에서 반전시킨 신호와 상기 제1낸드회로(56)의 출력을 제2낸드회로(58)에 입력시켜, 이 낸드회로(58)의 출력을 상기 제2지연회로(55)의 리세트입력(RESET)으로 하고 있다.

또한 상기 각 실시예는 통상입력시 출력펄스폭(Tw)을 지연회로의 지연시간을 변화시킴에 따라 조정할 수 있는데, 제7도에 나타낸 것처럼 제2지연회로로서 세트기능이 부착된 가변지연회로(75)를 이용함으로서 기준주파수(Fref) 입력신호의 주파수(또는 주기)를 변화시킴에 따라 출력펄스폭(Tw)을 조정할 수 있게 된다.

즉 제7도의 회로에 있어서 재기동가능한 멀티바이브레이터(70)는 제1도의 재기동가능한 멀티바이브레이터의 제2지연회로(5)를 가변지연회로(75)로 변경한 것이며, 여기서 부호 60은 상기 가변지연시간(75)의 지연시간을 매우 정밀하게 제어하기 위한 위상 동기루프(Phase Locked Loopp: 이하 PLL 이라 함)부이다. 이 PLL부(60)는 기준주파수(Fref)의 신호가 입력되어 루프내부의 가변지연회로(61)의 지연시간이 일정(예컨대 상기 Fref의 주기(T)의 1/2)하게 되도록 귀환제어를 실시하게 된다. 즉 상기 Fref입력은 상기 가변지연회로(61)에 입력됨과 동시에 위상비교기(62)의 한쪽 입력으로 되며, 이 가변지연회로(61)의 출력(DF)은 인버터(63)를 통해서 상기 위상비교기(62)의 다른쪽 입력으로 된다. 이 위상비교기(62)는 두 입력의 위상관계를 비교하여 그 비교결과에 따라서 제1출력(CP) 또는 제2출력(DP)을 제어하게 된다. 이 두 출력(CP, DP)은 충전펌프회로(64)에 입력되고, 이 충전펌프회로(64)의 출력은 저역여파기(65)에 입력되며, 이 저역여파기(65)의 출력은 레벨변환회로(66)에 입력되게 된다.

이 레벨변환회로(66)는 입력레벨에 따라서 제1출력(PS), 제2출력(NS)의 전위를 제어하는 것이고, 이 두출력(PS)(NS)은 상기 가변지연회로(61)의 지연량 제어입력으로 주어짐과 아울러 상기 재기동가능한 멀티바이브레이터부(70)의 가변지연회로(75)의 지연량제어입력으로 주어지게 된다.

또한 상기 가변지연회로(61,75)는 각각 예컨대 제8도에 나타낸 것과 같이 기본회로가 필요한 수로 종속접속되어서 구성되어져 있다.

즉 입력신호는 제1CMOS전달게이트(81)를 통하여 낸드게이트(82)의 한쪽 입력으로 되고, 이 낸드게이트(82)의 다른쪽 입력으로서는 세트입력(SET)이 입력되며, 이 낸드게이트(82)의 출력이 제2CMOS전달게이트(83) 및 인버터(84)를 직렬로 거쳐서 출력되게 된다. 상기 CMOS전달게이트(81,83)는 각각 P챈널 트랜지스터, N챈널 트랜지스터가 병렬접속되어 있고, 각각의 게이트에 상응하여 상기 지연량 제어입력(PS,NS)이 주어지게 된다.

따라서 지연량 제어입력(PS,NS)에 따라서 CMOS전달게이트(81,83)의 저항분이 변화되어 지연량이 변화하게 된다. 또한 재기동가능한 멀티바이브레이터부(70)는 필요한 수로 종속 접속되어 구성되어 있고 CMOS전달게이트(81,83)의 제어입력 레벨이 고정되어 있어, 세트입력(SET)으로서 고정레벨(예컨대 로우레벨)이 주어짐에 따라서 세트기능을 가지지 않게 되어 있다.

제9도는 상기 위상비교기(62), 충전펌프회로(64)의 일예를 나타내고 있는데, Fref입력은 제1D형 플립플롭(91)의 클럭입력(CK)으로 되고, 제7도중 인버터(63)의 출력(NDF)이 제2D형 플립플롭(92)의 클럭입력(CK)으로 된다. 상기 두 플립플롭(91,92)의 각 출력(Q)은 앤드게이트(93)에 입력되고, 이 앤드게이트(93)출력은 상기 두 플립플롭(91,92)의 리세트입력(R)으로 된다. 그래서 상기 제1플립플롭(91)의 출력(Q)은 인버터(94)를 통해서 제1출력(CP)으로 되고, 상기 제2플립플롭(92)의 출력(Q)은 제2출력(DP)으로 된다.

상기 충전펌프회로(64)는 전원전압(Vcc)단과 접지단 사이에 P챈널 트랜지스터(95)와 N챈널 트랜지스터(96)가 직렬로 접속되어 있고, 상기 두 트랜지스터(95,96)의 게이트에 상응해서 상기 위상비교기(62)의 출력(CP, DP)이 입력되게 된다.

또한 상기 저역여파기(95)는 예컨대 제10도에 나타낸 것처럼 저항(101,102) 및 콘덴서(103)가 접속되어 있다.

또 상기 레벨교환회로(66)는 예컨대 제11도에 나타낸 것처럼 상기 저역여파기로부터의 Vcnt 입력이 게이트에 입력되는 N챈널 트랜지스터(111)와, 이 트랜지스터(111)의 부하로 되는 게이트· 드레인이 상호 접속된 P챈널 트랜지스터(113)이, 이 트랜지스터(113)의 부하로 되는 게이트·드레인이 상호 접속된 N챈널 트랜지스터(114)로 구성되어, 상기 챈널 트랜지스터(111,112)의 각 드레인으로부터 상응하여 제1출력(PS), 제2출력(NS)이 출력되게 된다.

다음에 상기 제7도의 PLL부(60)부의 동작에 대해서 설명한다.

지금 제12도에 나타낸 것처럼 가변지연회로(61)의 지연시간(정확히는 인버터(63)의 지연시간도 포함)이 T/2(T는 Fref 입력의 주기)보다 작은 경우에는 위상비교기(62)의 제1출력(CP)은 일정 하이레벨, 제2출력(DP)은 지연시간은 짧아진 만큼 하이레벨로 되어서 충전펄스를 발생시키고, 그에 따라 충전펌프회로(64)가 방전되어 저역여파기(65)의 출력(Vcnt)전압이 낮아지게 된다. 여기서 Vcnt가 어떤 일정전위(예컨대 전원전위(Vcc)의 1/2)로 되어 있다고 하면, 레벨교환회로(66)의 제1출력(PS)의 전위가 상승하게 되고, 제2출력(NS)의 전위가 하강하게 되면, 이에 따라 가변지연회로(61)의 지연시간이 늘어나게 된다.

상기와는 반대로 제13도에 나타낸 것처럼 가변지연회로(61)의 지연시간이 상기 T/2보다 큰 경우에는 위상 비교기(62)의 제2출력(DP)은 일정 로우레벨, 제1출력(CP)은 지연시간이 길어진 만큼 로우레벨로 되어서 충전펄스를 발생시키고, 그에따라 충전펌프회로(64)가 충전되게 되어, 저역여파기(65)의 출력(Vcnt)의 전위가 상승하게 된다. 이에따라 레벨변환회로(66)의 제1출력(PS)의 전위가 하강하게 되고, 제2출력(NS) 전위가 상승하게 되어 가변지연회로(61)의 지연시간이 짧아지게 된다.

그래서 제14도에 도시된 것처럼 가변지연회로(61)의 지연시간이 상기 T/2와 같게 되어서 PLL 루프가 동기 상태로 있을 때에는, 위상비교기(62)의 두 출력(CP,DP)과도 일정레벨로써 방전용, 충전용 펄스를 발생시키지 않아, 레벨변환회로(66)의 두 출력(PS,NS)과도 일정레벨로 되어 가변지연회로(61)의 지연량이 일정하게 된다. 따라서 상기 가변지연회로(61)의 지연량이 일정하기 된다. 따라서 상기 가변지연회로(61)의 지연시간은 아주 정확하게 제어되게 된다.

상기한 바와같은 PLL부(60)는 Fref입력의 주기를 변경하는 것으로, 가변지연회로(61,73,75)의 지연시간을 변경할 수가 있어서 재기동가능한 멀티바이브레이터부(70)의 출력펄스폭(Tw)을 변경할 수가 있게 되어있다. 예컨대 상기 제8도에 나타낸 기본회로를 재기동가능한 멀티바이브레이터부(70)의 제1기변회로(73)와 제2가변회로(75)를 합해서 16스테이지, PLＬ부(60)의 가변지연회로(61)를 8스테이지 이용하여 Fref입력을 ２㎒로 할 경우, 1스테이지당 지연시간이 약 31.3ns(=1/2×1/2㎒×1/8)로 되게 PLL부(60)에 따라 제어하면 멀티바이브레이터부(70)의 펄스폭(Tw)은 31.3×16=500Ms로, 되고 상기 Fref입력을 １㎒로 하면 1스테이지당 지연시간이 약 62.5㎱, Tw는 1㎳로 된다. 또 Fref입력은 수정발진기(도시되지 않음)의 클럭출력을 분주해 주는 것으로 하면 이 분주수를 변경(예컨대 디지탈 제어입력에 따라 분주단의 분주수를 변경한다)함에 따라 Tw를 변경할 수가 있다.

또 상기 제7도의 회로는 바이브레이터부(70)의 지연회로와 PLL부(60)의 지연회로로서 같은 정수를 가진 기본 지연회로를 이용하기 때문에 설계가 용이한데, 반드시 같은 정수의 지연회로를 이용할 필요는 없다.

또 상기 실시예에서는 바이브레이터부(70)의 제1지연회로 및 제2지연회로의 적어도 한쪽을 가변지연 회로로 해도 좋다.

상기와 같은 본 발명은 출력펄스폭이 내부지연회로의 지연시간에 따라 결정되어 집적회로에 출력펄스폭 결정용 콘덴서 저항의 외부접속이 불필요하게 되어있고, 주요한 구성요소가 플립플롭회로, 지연회로, 지연회로제어(세트 또는 리세트)용 논리회로되어 있어서 구성 소자수가 적어지고, 회로 설계가 용이하게 되며, 또 상기 지연시간을 정확히 설정, 또는 제어함에 따라서 출력펄스폭을 매우 정밀하게 조정할 수가 있는 등의 효과가 있다.

Claims (5)

1. 입력신호를 소정시간동안 지연시키는 제1지연회로(3), 이 제1지연회로(3)의 출력이 입력되고 세트기능 또는 리세트기능을 갖은 제2지연회로(5), 상기 입력신호 및 상기 제2지연회로의 출력신호에 따라서 세트 또는 리세트되는 플립플롭회로(2), 어떤 설정시간내에 상기 입력신호가 다시 입력되는 것을 검출하여 상기 제2지연회로(5)를 세트 또는 리세트시키는 제어회로(6)로 구성된 것을 특징으로 하는 재기동가능한 멀티바이브레이트.
2. 제1항에 있어서 상기 제1지연회로(3) 및 제2지연회로(5)의 적어도 어느 한쪽이 가변지연회로(73 또는 75)로 된 것을 특징으로 하는 재기동가능한 멀티바이브레이터.
3. 제2항에 있어서, 상기 가변지연회로(73,75)는 기준주파수 입력과 위상이 같은 루프(60)내의 저역여파기(LPF) 출력에 의해서 상기 루프(60)내의 가변지연회로(61)와 같은 형태로 지연량이 제어되도록 된 것을 특징으로 하는 재기동가능한 멀티바이브레이터.
4. 제1항에 있어서, 상기 플립플롭회로(2)가 세트우선형의 세트리세트형 플립플롭(42)으로 구성된 것을 특징으로 하는 재기동가능한 멀티바이브레이터.
5. 제1항 또는 제4항에 있어서, 상기 제1지연회로(3) 및 플립플롭회로(2)는, 클리어신호가 입력되어, 이 클리어신호에 의해서 초기화되도록 된 것을 특징으로 하는 재기동가능한 멀티바이브레이터.

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